WO2014087633A1 - スーパージャンクション構造の縦型ｍｏｓｆｅｔを有する半導体装置およびその製造方法 - Google Patents

スーパージャンクション構造の縦型ｍｏｓｆｅｔを有する半導体装置およびその製造方法 Download PDF

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semiconductor layer
semiconductor
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vertical mosfet
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浩次 江口
洋平 小田
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Definitions

  • the present disclosure relates to a semiconductor device including a vertical MOSFET having an SJ structure in which a second semiconductor layer is epitaxially grown in a trench formed in a first semiconductor layer to form a super junction (hereinafter referred to as SJ) structure, and a method for manufacturing the same. Is.
  • a semiconductor device having an SJ structure in which n-type columns and p-type columns are alternately and repeatedly formed is known (see, for example, Patent Document 1).
  • a semiconductor substrate J3 in which an n ⁇ type layer J2 is epitaxially grown on the surface of an n + type silicon substrate J1 is used. Yes.
  • FIG. 9B after forming a trench J4 in the n ⁇ -type layer J2, a p ⁇ -type layer J5 is epitaxially grown in the trench J4 as shown in FIG. 9C. Then, as shown in FIG.
  • the p ⁇ -type layer J5 formed outside the trench J4 is removed by planarization of the surface and is left only in the trench J4.
  • an SJ structure having a PN column in which an n-type column composed of an n ⁇ -type layer J2 and a p-type column composed of a p ⁇ -type layer J5 are alternately repeated is formed.
  • the p ⁇ -type layer J6 is epitaxially grown, and then a subsequent device formation step is performed.
  • the n + -type source region J7, the trench gate structure J8, the front surface electrode J9, the back surface electrode J10, and the like are formed by a method similar to the conventional method.
  • a vertical MOS transistor having an SJ structure is manufactured by such a method.
  • the treatment between structures means planarization polishing of the surface of the SJ structure performed after the SJ structure is formed and wafer cleaning before the growth of the p ⁇ -type layer J6. May occur and the p-type layer may grow abnormally when the crystal defects are taken over.
  • the present disclosure relates to a semiconductor device including a vertical MOSFET having an SJ structure capable of suppressing deterioration in device characteristics by suppressing variations in the depth of a PN column and simplifying a manufacturing process, and a manufacturing method thereof. It is a first object to provide In addition, after forming the SJ structure by burying the second conductive type second semiconductor layer in the trench formed in the first conductive type first semiconductor layer, the second conductive type layer is formed on the first semiconductor layer.
  • a second object of the present invention is to provide a method of manufacturing a semiconductor device including a vertical MOSFET having an SJ structure that suppresses abnormal growth of the second conductivity type layer and suppresses deterioration of device characteristics.
  • a method of manufacturing a semiconductor device having a vertical MOSFET having a super junction structure includes a semiconductor having a first semiconductor layer of a first conductivity type formed on a surface of a substrate made of a semiconductor material.
  • a step is formed in the first semiconductor layer by preparing a substrate and forming a first recess so as to include at least a part of a main region used as a chip by forming a vertical MOSFET in the first semiconductor layer.
  • a mask is disposed on the first semiconductor layer including the inside of the first recess, and a plurality of the first semiconductor layers are etched in the first recess in the main region using the mask.
  • a second conductive type second semiconductor layer is epitaxially grown on the first semiconductor layer, and the second semiconductor layer is planarized and polished, so that the second semiconductor layer is formed in the trenches and the first recesses. And the second conductivity type column of the second semiconductor layer left in each trench and the first conductivity type column of the first semiconductor layer disposed between the plurality of trenches are alternately repeated.
  • the first recess is formed in the first semiconductor layer, and when the second semiconductor layer is formed to fill the trench, the first recess is also filled.
  • the part formed in the 1st recessed part among the 2nd semiconductor layers can be used as a 2nd conductivity type layer formed on SJ structure. Therefore, the second conductivity type layer for forming the second conductivity type column and the second conductivity type layer formed on the SJ structure can be constituted by the same second semiconductor layer and can be formed simultaneously. Therefore, the manufacturing process can be simplified.
  • the surface of the PN column such as planarization polishing of the surface of the PN column or wafer cleaning, the second semiconductor layer, It is not necessary to perform processing between the structures. Therefore, variation in the breakdown voltage of the semiconductor device can be suppressed, and deterioration of device characteristics can be suppressed.
  • the second semiconductor layer prior to epitaxial growth of the second semiconductor layer, further including forming a third recess in an outer peripheral region that is a peripheral region of the main region in which the vertical MOSFET is formed in the first semiconductor layer.
  • the second semiconductor layer is formed on the first semiconductor layer so as to fill the third recess.
  • a third recess is formed in the first semiconductor layer, and the second semiconductor layer is embedded in the third recess.
  • a method for manufacturing a semiconductor device having a vertical MOSFET having a super junction structure includes a semiconductor having a first semiconductor layer of a first conductivity type formed on a surface of a substrate made of a semiconductor material.
  • a substrate is prepared, a mask is disposed on the first semiconductor layer, and then a vertical MOSFET is formed in the first semiconductor layer, and the first semiconductor layer is etched in a main region used as a chip.
  • a plurality of trenches are formed, and a second semiconductor layer of the second conductivity type is epitaxially grown on the first semiconductor layer outside the trench of the first semiconductor layer while filling the trenches.
  • the first conductive layer formed between the second conductive type column and the first semiconductor layer disposed between the plurality of trenches is left in the trench.
  • Forming a vertical MOSFET by forming a drain electrode connected to the back surface of the substrate on the back surface side.
  • the second semiconductor layer is subsequently formed on the portion outside the trench in the first semiconductor layer. Try to form. That is, after the second semiconductor layer is embedded in the trench, the inter-structure processing such as planarization polishing of the first semiconductor layer and the second semiconductor layer is not performed, and the portion of the first semiconductor layer outside the trench is further processed. A second semiconductor layer is formed thereon. For this reason, when forming a 2nd conductivity type layer on a 1st semiconductor layer, the abnormal growth of a 2nd conductivity type layer can be suppressed, and it becomes possible to suppress deterioration of a device characteristic.
  • a semiconductor device having a vertical MOSFET having a super junction structure includes a semiconductor substrate in which a first semiconductor layer of a first conductivity type is disposed on a surface of a substrate made of a semiconductor material; A first recess formed in a part of the first semiconductor layer, and a step formed in the first semiconductor layer by the first recess, the outer side of the first recess in the first semiconductor layer.
  • a plurality of trenches disposed in the first semiconductor layer below the first recess, the first semiconductor layer embedded in each of the trenches and in the first recess;
  • a super junction structure having a PN column with alternating columns, a first conductivity type channel layer disposed on the super junction structure, and a second conductivity type source region in contact with the channel layer;
  • a gate electrode disposed on the surface of the channel layer via a gate insulating film, a source electrode electrically connected to the source region, and a drain electrode connected to the back surface of the substrate on the back surface side of the semiconductor substrate And have.
  • the first recess is formed in the first semiconductor layer, and when the second semiconductor layer is arranged to fill the trench, the first recess is also buried.
  • the part formed in the 1st recessed part among the 2nd semiconductor layers can be used as a 2nd conductivity type layer formed on SJ structure. Therefore, the second conductivity type layer for forming the second conductivity type column and the second conductivity type layer formed on the SJ structure can be constituted by the same second semiconductor layer and can be formed simultaneously. Therefore, the manufacturing process can be simplified.
  • the surface of the PN column such as planarization polishing of the surface of the PN column or wafer cleaning, the second semiconductor layer, It is not necessary to perform processing between the structures. Therefore, variation in the breakdown voltage of the semiconductor device can be suppressed, and deterioration of device characteristics can be suppressed.
  • a first semiconductor layer of a first conductivity type is formed on a surface of a substrate made of a semiconductor material.
  • a semiconductor substrate having a second semiconductor layer of a second conductivity type formed on the first semiconductor layer is prepared, a mask is disposed on the second semiconductor layer, and the second semiconductor layer is formed using the mask.
  • etching the first semiconductor layer to form a plurality of trenches that penetrate the second semiconductor layer and reach the first semiconductor layer, and are positioned at least around the trenches of the mask.
  • a third semiconductor layer of the second conductivity type is epitaxially grown on the second semiconductor layer while filling the trenches, and the third semiconductor layer is planarized and polished.
  • the second semiconductor layer is exposed while leaving the third semiconductor layer in the trench, and the second conductive type column by the third semiconductor layer left in the trench and the first semiconductor layer between the plurality of trenches
  • a superjunction structure having a PN column in which first conductivity type columns are alternately repeated is formed, and a first conductivity type channel layer and a second conductivity type source in contact with the channel layer are formed on the super junction structure.
  • a second semiconductor layer is formed on the first semiconductor layer in advance before forming a trench for forming the second conductivity type column, and the surface of the second semiconductor layer is formed.
  • a trench is formed.
  • a third semiconductor layer for forming the second conductivity type column is formed in the trench and on the second semiconductor layer. Therefore, as in the case where the third semiconductor layer is formed after the SJ structure is formed, the surface of the PN column is not flattened and processed between the structure of the PN column surface and the third semiconductor layer. There is no need to do. Therefore, even if the third semiconductor layer is planarized and polished, the depth of the PN column is not affected. Therefore, variation in the breakdown voltage of the semiconductor device can be suppressed, and deterioration of device characteristics can be suppressed.
  • the semiconductor substrate is prepared by forming a recess in an outer peripheral region that is a peripheral region of a cell region in which the vertical MOSFET is formed in the first semiconductor layer and filling the recess.
  • This may be implemented by preparing a semiconductor substrate in which the second semiconductor layer is formed on the semiconductor layer.
  • a recess is formed in the first semiconductor layer, and the second semiconductor layer is embedded in the recess. Therefore, when the third semiconductor layer is planarized and polished, even if the second semiconductor layer is removed and the first semiconductor layer is exposed, the second semiconductor layer can remain in the recess. For this reason, the RESURF layer can be reliably configured in the outer peripheral region.
  • FIG. 1A to FIG. 1B are cross-sectional views showing a manufacturing process of a semiconductor device having an SJ-structured trench gate type vertical MOSFET according to the first embodiment of the present disclosure.
  • FIG. 2A to FIG. 2B are cross-sectional views showing a manufacturing process of a semiconductor device having a trench gate type vertical MOSFET having an SJ structure following FIG.
  • FIGS. 3A to 3B are cross-sectional views showing a manufacturing process of a semiconductor device having a trench gate type vertical MOSFET having an SJ structure following FIG.
  • FIG. 4B are cross-sectional views illustrating a manufacturing process of a semiconductor device having a planar vertical MOSFET having an SJ structure according to the second embodiment of the present disclosure.
  • FIG. 5A to FIG. 5B are cross-sectional views illustrating a manufacturing process of a semiconductor device having a planar vertical MOSFET having an SJ structure according to the third embodiment of the present disclosure.
  • 6 (a) to 6 (b) are cross-sectional views showing a manufacturing process of a semiconductor device having a planar vertical MOSFET having an SJ structure following FIG. 5 (b).
  • FIGS. 7A to 7B are cross-sectional views showing a manufacturing process of a semiconductor device having a planar vertical MOSFET having an SJ structure following FIG. 6B.
  • FIG. 8 is a cross-sectional view showing a manufacturing process of a semiconductor device having a trench gate type vertical MOSFET of SJ structure according to another embodiment.
  • FIG. 9A to FIG. 9C are cross-sectional views showing a manufacturing process of a semiconductor device having a vertical MOSFET having a trench gate structure having a conventional SJ structure
  • FIG. 10A to FIG. 10C are cross-sectional views illustrating a manufacturing process of a semiconductor device having a vertical MOSFET having a trench gate structure having an SJ structure following FIG. 9C
  • FIG. 11A to FIG. 11C are cross-sectional views illustrating a manufacturing process of a semiconductor device having an SJ-structured trench gate type vertical MOSFET according to the fourth embodiment of the present disclosure.
  • FIG. 12 (a) and 12 (b) are cross-sectional views illustrating a manufacturing process of a semiconductor device having a trench gate type vertical MOSFET having an SJ structure following FIG. 11 (c).
  • FIG. 13A and FIG. 13B are cross-sectional views illustrating a manufacturing process of a semiconductor device having a planar vertical MOSFET having an SJ structure according to the fifth embodiment of the present disclosure.
  • FIGS. 14A and 14B are cross-sectional views illustrating a manufacturing process of a semiconductor device having a planar vertical MOSFET having an SJ structure according to the third embodiment of the present disclosure.
  • FIG. 15A and FIG. 15B are cross-sectional views showing a manufacturing process of a semiconductor device having a planar vertical MOSFET having an SJ structure following FIG.
  • FIG. 16 (a) and 16 (b) are cross-sectional views illustrating a manufacturing process of a semiconductor device having a planar vertical MOSFET having an SJ structure following FIG. 15 (b).
  • 17 (a) and 17 (b) show that the p ⁇ -type layer 13 and the p ⁇ -type layer 16 are removed to the extent that the n ⁇ -type layer 12 is exposed in the planarization polishing shown in FIG. 16 (a).
  • FIG. 18 is a cross-sectional view showing a manufacturing process of a semiconductor device having an SJ-structured trench gate type vertical MOSFET according to another embodiment.
  • a semiconductor substrate 10 is prepared by epitaxially growing an n ⁇ type layer 12 corresponding to a first semiconductor layer on a surface 11a of an n + type silicon substrate 11 as a substrate composed of a semiconductor material having a front surface 11a and a back surface 11b.
  • the n + type silicon substrate 11 functions as a drain region, and has an n type impurity concentration higher than that of the n ⁇ type layer 12.
  • the n ⁇ type layer 12 functions as a drift layer and constitutes an n type column in the PN column.
  • an oxide film 13 is formed on the surface of the n ⁇ -type layer 12 by a CVD (Chemical Vapor Deposition) method or thermal oxidation.
  • a resist (not shown) is disposed on the oxide film 13, and through a photolithography process, a vertical MOSFET or the like is formed to open the resist in the main region used as a chip and open the resist also in the scribe region. . At this time, the resist remains at the boundary position between the main area and the scribe area.
  • an etching process is performed to open the oxide film 13 at the opening position of the resist.
  • the resist is removed, and using the oxide film 13 as a mask, the RIE (Reactive Ion Etching) method and O 2 , C 4 F 8 and SF 6 are alternately introduced repeatedly to repeat the bottom etching and the side wall protection by the polymer film.
  • An anisotropic etching such as a BOSCH method is performed. More specifically, the n ⁇ -type layer 12 is etched so as to remove the predetermined depth of about 2.5 to 3.5 ⁇ m. As a result, the recess 12a is formed in the main region of the n ⁇ -type layer 12, thereby providing a step between the main region and the scribe region.
  • a recess 12b is formed in the scribe region, which serves as an alignment target when performing mask alignment or the like in a subsequent process. Then, the n ⁇ -type layer 12 is left in a convex shape at the boundary position between the main region and the scribe region, specifically, at least a part of the outer edge portion in the main region. Thereafter, the oxide film 13 is removed.
  • an oxide film 14 having a thickness of 0.2 to 0.3 ⁇ m is formed by CVD or thermal oxidation so as to cover the n ⁇ -type layer 12.
  • a resist (not shown) is disposed on the oxide film 14, and the resist is opened at a trench formation planned position through a photolithography process, and the oxide film 14 is opened at the opening position.
  • anisotropic etching such as RIE or BOSCH is performed using the oxide film 14 as a mask.
  • the n ⁇ type layer 12 is etched to a predetermined depth, for example, equal to or slightly shallower than the thickness of the n ⁇ type layer 12.
  • a stripe-shaped trench 15 for forming the SJ structure is formed at a desired position of the n ⁇ -type layer 12.
  • Step shown in FIG. 2 (b) A portion of the oxide film 14 formed at a position away from the trench 15 is left, and a portion disposed around the opening of the trench 15, specifically, a portion formed in the recess 12 a is removed. To do.
  • a vertical MOSFET or the like is formed in the semiconductor substrate 10, and the resist is opened in a main region used as a chip. Then, the oxide film 14 is patterned by etching in a state where a scribe region which is a region where an alignment target is formed and which is cut during dicing is covered with a resist. Alternatively, a portion of the oxide film 14 formed around the opening of the trench 15 is retreated by performing hydrogen annealing. For example, in a reduced pressure atmosphere of 10.6 kPa (80 Torr) or less, hydrogen annealing is performed at a temperature of 1100 ° C. and a time of 10 minutes, or hydrogen annealing at a temperature of 1170 ° C. and a time of 2 minutes. The periphery of the opening of the trench 15 can be removed.
  • the p-type impurity concentration is set to 2 ⁇ 10 15 to 5 ⁇ 10 15 cm ⁇ 3 .
  • a p ⁇ type layer 16 corresponding to two semiconductor layers is epitaxially grown.
  • over-epitaxial growth is performed such that the p ⁇ -type layer 16 is also formed on the n ⁇ -type layer 12 while the recesses 12a and the trenches 15 are completely buried, for example, the n ⁇ -type layer 12
  • a p ⁇ -type layer 16 is formed thereon with a thickness of about 5 to 7 ⁇ m.
  • a portion of the p ⁇ type layer 16 that protrudes from the semiconductor substrate 10 relative to the oxide film 14, that is, a portion that protrudes from a convex portion other than the concave portion 12 a formed in the n ⁇ type layer 12 is CMP (Chemical Mechanical Polishing). Etc. are removed by surface flattening polishing. At this time, since the oxide film 14 different from the p ⁇ type layer 16 to be polished can be used as a stopper for detecting the end point, the planarization polishing can be stopped with high accuracy.
  • the oxide film 14 is etched.
  • the oxide film 14 is removed in the vicinity of the scribe region in the scribe region or the main region, and a step is formed between the exposed n ⁇ -type layer 12 and the p ⁇ -type layer 16.
  • the n ⁇ type layer 12 and the p ⁇ type layer 16 are flattened and polished so that the level difference is eliminated by performing flattening and polishing of the surface again by CMP or the like.
  • a p-type column in the SJ structure is formed by the portion of the p ⁇ -type layer 16 formed in the trench 15, and a structure in which the p ⁇ -type layer 16 is simultaneously formed on the SJ structure is also completed. To do.
  • the same semiconductor material (silicon) as the n ⁇ -type layer 12 and the p ⁇ -type layer 16 is polished during the surface flattening, there is no stopper for the surface flattening.
  • the thickness of the oxide film 14 is as very thin as 0.2 to 0.3 ⁇ m, even if there is no stopper, flattening polishing can be performed without much variation only by time control or the like.
  • the process between the surface of the PN column and the p ⁇ -type layer 16 is not performed, even if there is some variation, the breakdown voltage of the semiconductor device does not vary greatly.
  • the subsequent steps are the same as in the prior art, but the following manufacturing steps are performed, for example. That is, the p ⁇ type channel layer 17 is formed by ion implantation of p type impurities into the surface layer portion of the p ⁇ type layer 16 on the n ⁇ type layer 12 constituting the n type column. Further, an n + type source region 18 is formed by ion implantation of n type impurities into the surface layer portion of the p ⁇ type channel layer 17.
  • an n-type impurity is ion-implanted into a portion left in a convex shape at the outer edge of the main region to form an n + -type layer 27, thereby conducting the n ⁇ -type layer 12.
  • the n ⁇ type layer 12 can be fixed to a predetermined potential through the n + type layer 27.
  • a gate trench 21 that penetrates the p ⁇ -type channel layer 17 and reaches a portion of the n ⁇ -type layer 12 constituting the n-type column is formed.
  • the gate insulating film 22 is formed so as to cover the inner wall surface of the gate trench 21, and the gate electrode 23 is formed on the gate insulating film 22 so as to fill the gate trench 21.
  • an interlayer insulating film 24 forming process and a gate wiring and source electrode 25 forming process are performed on the surface side of the semiconductor substrate 10. Then, on the back side of the semiconductor substrate 10, a drain electrode 26 connected to the back surface 11 b of the n + -type silicon substrate 11 is formed, whereby an n-channel trench gate type vertical MOSFET is formed. Thereafter, the semiconductor device including the vertical MOSFET having the SJ structure is completed by dividing into chips by dicing.
  • the recess 12a when the recess 12a is formed in the n ⁇ -type layer 12 and the p ⁇ -type layer 16 is formed so as to fill the trench 15, the recess 12a The inside is also embedded. Therefore, a portion of the p ⁇ type layer 16 formed in the recess 12a can be used as a p type layer formed on the SJ structure.
  • the p-type layer for forming the p-type column and the p-type layer formed on the SJ structure can be constituted by the same p ⁇ -type layer 16 and can be formed at the same time. Can be simplified. Further, as in the case where the p-type layer on the SJ structure is formed after the SJ structure is formed, the surface of the PN column is not flattened and the surface of the PN column such as flattening polishing or wafer cleaning is not performed. There is no need to perform processing between the structures of the p - type layer 16 and the p - type layer 16. Therefore, variation in the breakdown voltage of the semiconductor device can be suppressed, and deterioration of device characteristics can be suppressed.
  • the step of forming the concave portion 12a is performed simultaneously with the formation of the concave portion 12b serving as an alignment target formed in the scribe region. For this reason, the formation process of the recessed part 12a and the formation process of the recessed part 12b can be made common, and also it becomes possible to aim at simplification of a manufacturing process.
  • the process of FIG. The same process as that in FIG. 3A described in the embodiment is performed.
  • the p ⁇ type layer 16 was epitaxially grown on the surface of the n ⁇ type layer 12 including the inside of the recess 12a and the trench 15, and the p ⁇ type layer 16 was left in the recess 12a.
  • Structure is constructed. That is, a p-type column constituting the SJ structure and a structure in which the p ⁇ -type layer 16 is already formed on the SJ structure are formed. These steps may be basically the same as those in the first embodiment.
  • the n ⁇ type layer penetrates the p ⁇ type layer 16 on the SJ structure when an n type connection layer 30 described later is formed by ion implantation.
  • the thickness is such that the connection layer 30 can be formed.
  • n + type source region 18 is formed.
  • a p + type body layer 19 is formed by ion implantation of p type impurities centering on a portion of the p ⁇ type channel layer 17 formed on the p ⁇ type layer 16, and this p + type body is also formed.
  • a p + -type contact region 20 is formed in the surface layer portion of the layer 19.
  • n-type impurities are ion-implanted at a predetermined distance from the n + -type source region 18 between adjacent n + -type source regions 18 arranged between the p + -type contact regions 20, An n-type connection layer 30 reaching the n ⁇ -type layer 12 from the p ⁇ -type channel layer 17 is formed.
  • the n-type connection layer 30 is formed so as to pass through the p ⁇ -type layer 16 while being in contact with the channel forming portion in the p ⁇ -type channel layer 17 and reach a portion constituting the n-type column of the n ⁇ -type layer 12.
  • the n-type connection layer 30 serves as a current path when the planar vertical MOSFET operates, and plays a role of reducing the on-resistance.
  • a gate insulating film 22 that covers at least the surface of the p ⁇ -type channel layer 17 is formed, and a gate electrode 23 is formed on the gate insulating film 22.
  • an interlayer insulating film 24 forming process and a gate wiring and source electrode 25 forming process are performed.
  • an n-channel planar vertical MOSFET is formed by performing a process of forming the drain electrode 26 connected to the back surface 11 b of the n + -type silicon substrate 11. Thereafter, the semiconductor device including the planar type vertical MOSFET having the SJ structure is completed by dividing into chips by dicing.
  • the same manufacturing method as that of the first embodiment can be applied to the semiconductor device including the planar type vertical MOSFET, and the same effect as that of the first embodiment can be obtained.
  • the present embodiment is a manufacturing method that takes into account the peripheral breakdown voltage structure of the semiconductor device with respect to the second embodiment, and is otherwise the same as the second embodiment, and is different from the second embodiment. Only the part will be described.
  • the peripheral breakdown voltage structure A manufacturing method including a forming process will be described.
  • an n ⁇ -type layer corresponding to the first semiconductor layer is formed on the surface 11a of an n + -type silicon substrate 11 as a substrate made of a semiconductor material having a front surface 11a and a back surface 11b.
  • 12 is prepared by epitaxial growth.
  • the recessed part 12a, 12b is formed by performing the process shown in FIG.1 (b) demonstrated in 1st Embodiment.
  • a recess 12c is formed in a portion corresponding to the outer peripheral region of the n ⁇ -type layer 12 by a photoetching process using a mask (not shown).
  • the region where the vertical MOSFET is formed in the main region is defined as the cell region, and the RESURF layer is formed in the outer peripheral region to form the outer peripheral withstand voltage structure. Is forming.
  • the p ⁇ -type layer 16 is epitaxially grown on the surface of the n ⁇ -type layer 12 so as to fill the recess 12c, and the surface is planarized and polished as necessary.
  • the p ⁇ type layer 16 remains on the surface of the n ⁇ type layer 12 with a film thickness of 3 to 7 ⁇ m.
  • the semiconductor substrate 10 is formed in which the p ⁇ type layer 16 is thicker than the portion of the recess 12c where the recess 12c is not formed.
  • FIGS. 6A, 6B, 7A, and 7B FIGS. 2A and 2 described in the first and second embodiments. Steps similar to (b), FIG. 4 (a), and FIG. 4 (b) are performed.
  • the RESURF layer 40 is formed in the outer peripheral region by the manufacturing method shown in the second embodiment without forming the recess 12c. can do.
  • FIG. 7A when the surface of the p ⁇ -type layer 16 is planarized and polished, the p ⁇ -type layer 16 is removed to the extent that the n ⁇ -type layer 12 is exposed. It is possible. Even in that case, the semiconductor device including the planar type vertical MOSFET having the SJ structure can be manufactured by performing the same process as in FIG. In that case, the p ⁇ -type layer 16 does not remain in the outer peripheral region, and the RESURF layer 40 cannot be formed.
  • the recess 12c is formed in the n ⁇ -type layer 12 as in the present embodiment, and the p ⁇ -type layer 16 is formed thicker than the cell region in the outer peripheral region in advance, so that the RESURF layer 40 is surely formed. Can be configured.
  • planarization polishing when planarization polishing is performed to such an extent that the surface of the n ⁇ -type layer 12 is exposed, the n ⁇ -type layer 12 can also be polished, so that the PN column depth may vary.
  • planarization polishing since the on-resistance can be reduced by the n-type connection layer 30, planarization polishing may be performed under the condition that the p ⁇ -type layer 16 remains, and it is essential to expose the n ⁇ -type layer 12 as in the prior art. It is not a configuration of. For this reason, even if the n ⁇ -type layer 12 is polished, the amount of polishing is very small, and there is almost no variation in pressure resistance due to variations in the depth of the PN column.
  • the manufacturing method taking into account the peripheral withstand voltage structure is applied to the manufacturing method of the semiconductor device including the trench gate type vertical MOSFET as shown in the first embodiment.
  • the same process as that in FIG. 3B described in the first embodiment is performed, as shown in FIG.
  • a trench gate type vertical MOSFET is used.
  • the RESURF layer 40 can be comprised and the effect similar to 3rd Embodiment can be acquired.
  • an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example.
  • the present disclosure can be applied to a channel type MOSFET.
  • the 1st recessed part 12a was formed so that a level
  • the recess 12a may be formed.
  • the first recess 12a may be formed so as to include, for example, the main region and the scribe region so that a step is formed between the main region and the scribe region and the unnecessary region.
  • a step may be formed on the outer peripheral portion of the main region. In that case, the first recess 12a may be formed so as to include at least a part of the main region, specifically, the cell region.
  • the case where the first recess 12a is formed has been described as an example so as to suppress the variation in the depth of the PN column when forming the SJ structure.
  • abnormal growth of the p ⁇ -type layer 16 based on processing between structures such as planarization polishing can be suppressed regardless of whether or not the first recess 12a is formed. That, n - while buried type layer 16, further continue n - - p in the mold layer 12 in the formed trench 15 also p on the outer portion of the trench 15 of the type layer 12 - -type layer 16
  • abnormal growth of the p ⁇ -type layer 16 can be suppressed, and deterioration of device characteristics can be suppressed.
  • a semiconductor device including a trench gate type vertical MOSFET will be described as an example of the vertical MOSFET having the SJ structure.
  • n ⁇ type layer 112 corresponding to the first semiconductor layer and a p ⁇ type corresponding to the second semiconductor layer are formed on the surface 111a of the n + type silicon substrate 111 as a substrate made of a semiconductor material having the front surface 111a and the back surface 111b.
  • a semiconductor substrate 110 on which the layer 113 is epitaxially grown is prepared.
  • the n + type silicon substrate 111 is a part that functions as a drain region, and has an n type impurity concentration higher than that of the n ⁇ type layer 112.
  • the n ⁇ type layer 112 functions as a drift layer and constitutes an n type column in the PN column.
  • the p ⁇ -type layer 113 is for forming a channel or a breakdown voltage structure on the outer periphery (not shown), and has a thickness of 3 to 7 ⁇ m, for example.
  • an oxide film 114 having a thickness of 0.2 to 0.3 ⁇ m is formed so as to cover the p ⁇ -type layer 113 by a CVD (Chemical Vapor Deposition) method or thermal oxidation. Thereafter, a resist (not shown) is disposed on the oxide film 114, and the resist is opened at a position where a trench is to be formed through a photoetching process, and the oxide film 114 is opened at the opening position.
  • CVD Chemical Vapor Deposition
  • the resist is removed, and using the oxide film 114 as a mask, the RIE (Reactive Ion Etching) method and O 2 , C 4 F 8 and SF 6 are alternately introduced repeatedly to repeat the bottom etching and the side wall protection by the polymer film.
  • An anisotropic etching such as a BOSCH method is performed.
  • the n ⁇ -type layer 112 is etched through the p ⁇ -type layer 113 to a predetermined depth, for example, equal to or slightly shallower than the thickness of the n ⁇ -type layer 112.
  • a stripe-shaped trench 115 for forming the SJ structure is formed at a desired position of the n ⁇ -type layer 112.
  • Step shown in FIG. 11C A portion of the oxide film 114 formed at a position away from the trench 115 is left, and a portion disposed around the opening of the trench 115 is removed.
  • the oxide film 114 is patterned by etching in a state in which a scribe region which is a region where an alignment target is formed and which is cut during dicing is covered with a resist.
  • hydrogen annealing is performed to retreat a portion of the oxide film 114 formed around the opening of the trench 115.
  • the oxide film 114 is formed by performing hydrogen annealing with a temperature of 1100 ° C. and a time of 10 minutes, or hydrogen annealing with a temperature of 1170 ° C. and a time of 2 minutes. Of these, the periphery of the opening of the trench 115 can be removed.
  • the third semiconductor layer is formed on the surface of the p ⁇ -type layer 113 including the inside of the trench 115 so that the p-type impurity concentration becomes 2 ⁇ 10 15 to 5 ⁇ 10 15 cm ⁇ 3 , for example.
  • a p ⁇ type layer 116 corresponding to is epitaxially grown. At this time, over-epitaxial growth is performed such that the p ⁇ -type layer 116 is also formed on the p ⁇ -type layer 113 while the trenches 115 are completely buried, for example, 5 p on the p ⁇ -type layer 13.
  • the p ⁇ -type layer 116 is formed with a thickness of about 7 ⁇ m.
  • Step shown in FIG. 12 (a) First, a portion of the p ⁇ -type layer 116 protruding from the semiconductor substrate 110 rather than the oxide film 114 is removed by surface planarization polishing such as CMP (Chemical Mechanical Polishing). At this time, since the oxide film 114 different from the p ⁇ type layer 116 to be polished can be used as a stopper for detecting the end point, the planarization polishing can be stopped with high accuracy.
  • CMP Chemical Mechanical Polishing
  • the oxide film 114 is etched.
  • the oxide film 114 is removed in the vicinity of the scribe region in the scribe region or the main region, and a step is formed between the exposed p ⁇ -type layer 113 and the p ⁇ -type layer 116.
  • the p ⁇ -type layer 113 and the p ⁇ -type layer 116 are flattened and polished so that the level difference is eliminated by performing planarization polishing of the surface again by CMP or the like.
  • a p-type column constituting the SJ structure and a structure in which the p ⁇ -type layer 113 is already formed on the SJ structure are completed.
  • the same semiconductor material (silicon) as the p ⁇ type layer 113 and the p ⁇ type layer 116 is polished during the surface flattening, there is nothing to serve as a surface flattening stopper.
  • the oxide film 114 has a very thin film thickness of 0.2 to 0.3 ⁇ m, the planarization polishing can be performed without a large variation only by time control or the like without a stopper.
  • the process between the surface of the PN column and the p ⁇ -type layer 113 is not performed, even if there is some variation, the breakdown voltage of the semiconductor device does not vary greatly.
  • Step shown in FIG. 12B The subsequent steps are the same as in the prior art, but the following manufacturing steps are performed, for example. That is, the p ⁇ type channel layer 117 is formed by ion implantation of p type impurities into the surface layer portion of the p ⁇ type layer 113 on the n ⁇ type layer 112 constituting the n type column. Further, an n + type source region 118 is formed by ion implantation of n type impurities into the surface layer portion of the p ⁇ type channel layer 117.
  • a p + type body layer 119 is formed by ion implantation of a p type impurity around a portion of the p ⁇ type channel layer 117 formed on the p ⁇ type layer 116, and this p + type A p + -type contact region 120 is formed in the surface layer portion of the body layer 119.
  • a gate trench 121 that penetrates the p ⁇ type channel layer 117 and reaches the portion of the n ⁇ type layer 112 that constitutes the n type column is formed.
  • a gate insulating film 122 is formed so as to cover the inner wall surface of the gate trench 121, and a gate electrode 123 is formed on the gate insulating film 122 so as to fill the gate trench 121.
  • a step of forming an interlayer insulating film 124 and a step of forming a gate wiring and a source electrode 125 are performed on the surface side of the semiconductor substrate 110 .
  • an n channel trench gate type vertical MOSFET is formed by performing a process of forming the drain electrode 126 connected to the back surface 111 b of the n + type silicon substrate 111.
  • the semiconductor device including the vertical MOSFET having the SJ structure is completed by dividing into chips by dicing.
  • the p ⁇ type layer 113 is formed on the n ⁇ type layer 112 in advance before forming the trench 115 for forming the p type column.
  • a trench 115 is formed from the surface of the p ⁇ type layer 113.
  • a p ⁇ type layer 116 for forming a p type column is formed in the trench 115 and on the p ⁇ type layer 113.
  • the surface of the PN column is not flattened, and the surface of the PN column such as flattening polishing or wafer cleaning and the p - there is no need to perform processing between the structure of the mold layer 113. Therefore, even if the p ⁇ -type layer 116 is planarized and polished, the depth of the PN column is not affected. Therefore, variation in the breakdown voltage of the semiconductor device can be suppressed, and deterioration of device characteristics can be suppressed.
  • FIG. 12A described in the fourth embodiment is performed.
  • the same process is performed.
  • a p-type column constituting the SJ structure and a structure in which the p ⁇ -type layer 113 is already formed on the SJ structure are formed.
  • These steps may be basically the same as those in the fourth embodiment.
  • p - the thickness of the mold layer 113 when formed by ion implanting n-type contact layer 130 to be described later, p - thickness such that n-type contact layer 130 through the mold layer 113 can be formed It is trying to become.
  • p-type impurities are ion-implanted into the surface layer portion of the p ⁇ -type layer 113 to form the p ⁇ -type channel layer 117
  • n-type impurities are ion-implanted into the surface layer portion of the p ⁇ -type channel layer 117 to form n +
  • a mold source region 18 is formed.
  • a p + type body layer 119 is formed by ion implantation of p type impurities centering on a portion of the p ⁇ type channel layer 117 formed on the p ⁇ type layer 116, and this p + type body is also formed.
  • a p + -type contact region 120 is formed in the surface layer portion of the layer 119.
  • n-type impurities are ion-implanted at a predetermined distance from the n + -type source region 118 between adjacent n + -type source regions 118 disposed between the p + -type contact regions 120,
  • An n-type connection layer 130 reaching the n ⁇ -type layer 112 from the p ⁇ -type channel layer 117 is formed.
  • the n-type connection layer 130 is formed so as to reach the portion of the n ⁇ -type layer 112 constituting the n-type column through the p ⁇ -type layer 113 while being in contact with the channel forming portion in the p ⁇ -type channel layer 117. Is done. For this reason, the n-type connection layer 130 serves as a current path when the planar vertical MOSFET operates, and plays a role of reducing the on-resistance.
  • a gate insulating film 122 covering at least the surface of the p ⁇ type channel layer 117 is formed, and a gate electrode 123 is formed on the gate insulating film 122.
  • a step of forming an interlayer insulating film 124 and a step of forming a gate wiring and a source electrode 125 are performed on the surface side of the semiconductor substrate 110.
  • an n-channel planar vertical MOSFET is formed by performing a process of forming the drain electrode 126 connected to the back surface 111 b of the n + -type silicon substrate 111. Thereafter, the semiconductor device including the planar type vertical MOSFET having the SJ structure is completed by dividing into chips by dicing.
  • the same manufacturing method as that of the fourth embodiment can be applied to the semiconductor device including the planar type vertical MOSFET, and the same effect as that of the fourth embodiment can be obtained.
  • the present embodiment is a manufacturing method that takes into account the peripheral breakdown voltage structure of the semiconductor device with respect to the fifth embodiment, and is otherwise the same as the fifth embodiment, and is different from the fifth embodiment. Only the part will be described.
  • the peripheral breakdown voltage structure is improved.
  • a manufacturing method including a forming process will be described.
  • an n ⁇ -type layer corresponding to the first semiconductor layer is formed on the surface 111a of an n + -type silicon substrate 111 as a substrate made of a semiconductor material having a front surface 111a and a back surface 111b.
  • a material obtained by epitaxially growing 112 is prepared.
  • a recess 112a is formed in a portion corresponding to the outer peripheral region of the n ⁇ -type layer 112 by a photoetching process using a mask (not shown).
  • the region where the vertical MOSFET is formed is a cell region, and the RESURF layer is formed in the outer peripheral region to form the outer peripheral withstand voltage structure, but the concave portion 112a is formed in the portion to become the RESURF layer. .
  • the p ⁇ type layer 113 is epitaxially grown on the surface of the n ⁇ type layer 112 so as to fill the recess 112a, and the surface is planarized and polished as necessary.
  • the p ⁇ type layer 113 remains on the surface of the n ⁇ type layer 112 with a film thickness of 3 to 7 ⁇ m.
  • the semiconductor substrate 110 is formed in which the p ⁇ type layer 113 is thicker than the portion of the recess 112a where the recess 112a is not formed.
  • FIGS. 15A, 15B, 16A, and 16B FIGS. 11B and 11C described in the fourth embodiment. And the process similar to FIG.13 (a) demonstrated in 5th Embodiment, and FIG.13 (b) is performed.
  • a semiconductor device provided with a planar vertical MOSFET having an SJ structure in which the RESURF layer 140 is formed by forming the p ⁇ -type layer 116 deeper in the outer peripheral region than in the cell region. Is completed.
  • the RESURF layer 140 is formed in the outer peripheral region by the manufacturing method shown in the fifth embodiment without forming the recess 112a.
  • p shown in FIG. 16 (a) when subjected to flattening polishing of the surface of the mold layer 116, for example, as shown in FIG. 17 (a), n - - -type layer 113 and the p type layer 112 is The p ⁇ type layer 113 and the p ⁇ type layer 116 may be removed to the extent that they are exposed. Even in such a case, as shown in FIG.
  • a semiconductor device including a planar vertical MOSFET having an SJ structure can be manufactured by performing the same process as in FIG.
  • the p ⁇ -type layer 116 does not remain in the outer peripheral region, and the RESURF layer 140 cannot be formed.
  • the recess 112a is formed in the n ⁇ -type layer 112 as in the present embodiment, and the p ⁇ -type layer 113 is formed thicker than the cell region in the outer peripheral region in advance, so that the RESURF layer 140 is surely formed.
  • planarization polishing when planarization polishing is performed to such an extent that the surface of the n ⁇ -type layer 112 is exposed, the n ⁇ -type layer 112 can also be polished, so that there is a possibility that the PN column depth varies.
  • planarization polishing since the on-resistance can be reduced by the n-type connection layer 130, planarization polishing may be performed under the condition that the p ⁇ -type layer 113 remains, and it is essential to expose the n ⁇ -type layer 112 as in the past. It is not a configuration of. For this reason, even if the n ⁇ -type layer 112 is polished, the amount of polishing is very small, and there is almost no breakdown voltage variation due to variations in the depth of the PN column.
  • the manufacturing method taking into account the peripheral withstand voltage structure is applied to the manufacturing method of the semiconductor device including the trench gate type vertical MOSFET as shown in the fourth embodiment.
  • a trench gate type vertical MOSFET as shown in FIG. 18 is obtained by performing the same process as in FIG. 12B described in the fourth embodiment.
  • the recess 112a is formed in the n ⁇ type layer 112 in advance, so that at least in the recess 112a even after the planarization polishing.
  • the p ⁇ type layer 113 remains. Accordingly, the RESURF layer 140 can be configured, and the same effect as that of the sixth embodiment can be obtained.
  • an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example.
  • the present disclosure can be applied to a channel type MOSFET.

Abstract

　半導体装置の製造方法は、基板（１１）上に第１半導体層（１２）が形成された半導体基板（１０）を用意し、前記第１半導体層に第１凹部（１２ａ）を形成し、前記第１凹部内の前記第１半導体層に複数のトレンチ（１５）を形成し、前記各トレンチ内および前記第１凹部内を埋め込む第２半導体層（１６）をエピタキシャル成長させ、前記各トレンチ内の前記第２半導体層と複数のトレンチ間の前記第１半導体層からなるＰＮカラムを有するＳＪ構造を形成し、前記ＳＪ構造の上に、チャネル層（１７）と該チャネル層に接するソース領域（１８）を形成し、前記チャネル層上にゲート絶縁膜（２２）を介してゲート電極（２３）を形成し、前記ソース領域に接続されるソース電極（２５）を形成し、前記基板の裏面にドレイン電極（２６）を形成することで縦型ＭＯＳＦＥＴを形成することを有する。

Description

スーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置およびその製造方法 関連出願の相互参照
　本開示は、２０１２年１２月７日に出願された日本出願番号２０１２－２６８４１２号と、２０１２年１２月７日に出願された日本出願番号２０１２－２６８４１３号と、２０１３年１０月２５日に出願された日本出願番号２０１３－２２２２５６号とに基づくもので、ここにその記載内容を援用する。
　本開示は、第１半導体層に形成したトレンチ内に第２半導体層をエピタキシャル成長させてスーパージャンクション（以下、ＳＪという）構造を形成するＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置とその製造方法に関するものである。
　従来より、ｎ型カラムとｐ型カラムとが交互に繰り返し形成されたＳＪ構造を有する半導体装置が知られている（例えば、特許文献１参照）。ＳＪ構造の半導体装置を製造する際には、例えば図９（ａ）に示すように、ｎ+型シリコン基板Ｊ１の表面にｎ-型層Ｊ２をエピタキシャル成長させた半導体基板Ｊ３を用いて行われている。図９（ｂ）に示すように、ｎ-型層Ｊ２にトレンチＪ４を形成したのち、図９（ｃ）に示すように、そのトレンチＪ４内にｐ-型層Ｊ５をエピタキシャル成長させる。そして、図１０（ａ）に示すように、表面の平坦化研磨によってトレンチＪ４の外に形成されたｐ-型層Ｊ５を除去してトレンチＪ４内にのみ残す。これにより、ｎ-型層Ｊ２からなるｎ型カラムとｐ-型層Ｊ５からなるｐ型カラムが交互に繰り返されたＰＮカラムを有するＳＪ構造を形成している。
　その後、図１０（ｂ）に示すように、ＳＪ構造を形成した後で、ｐ-型層Ｊ６をエピタキシャル成長させたのち、その後のデバイス形成工程を行う。例えば、図１０（ｃ）に示すように、ｎ+型ソース領域Ｊ７、トレンチゲート構造Ｊ８や表面電極Ｊ９および裏面電極Ｊ１０の形成工程などを従来と同様の手法によって行う。このような手法により、ＳＪ構造の縦型ＭＯＳトランジスタを製造している。
　しかしながら、ｐ-型層Ｊ５をトレンチＪ４内に埋め込むようにエピタキシャル成長させた後で行うｐ-型層Ｊ５およびｎ-型層Ｊ２の表面の平坦化研磨のバラツキが大きく、ＰＮカラムの深さがばらついて精度良く所望の深さにすることができなかった。これは、エピタキシャル成長自体の精度の問題もあるが、それ以上にｐ-型層Ｊ５およびｎ-型層Ｊ２の平坦化研磨が同じ半導体材料（例えばシリコン）の研磨加工となり、狙いの膜厚で研磨ストップを行うのが原理的に難しいためである。そして、このようにＰＮカラムの深さのバラツキが発生すると、半導体装置の耐圧がばらつき、デバイス特性が悪化するという問題を発生させる。
　また、ＳＪ構造を形成した後でＳＪ構造の上にｐ-型層Ｊ６をエピタキシャル成長させているが、ＳＪ構造の表面とｐ-型層Ｊ６との構造間の処理によって上側のｐ-型層Ｊ６が異常成長し、デバイス特性を悪化させるという問題もある。ここでいう構造間の処理とは、ＳＪ構造を形成した後で行われるＳＪ構造の表面の平坦化研磨やｐ-型層Ｊ６の成長前のウェハ洗浄のことであり、この処理次第で結晶欠陥が発生し、その結晶欠陥が引き継がれることでｐ型層が異常成長することがある。
　また、ｐ-型層Ｊ６の形成工程を独立して行っていることから、製造工程が増加し、製造コストが高くなるという問題もある。
特開２０１２－０６４６６０号公報
　本開示は、ＰＮカラムの深さのバラツキを抑制してデバイス特性の悪化を抑制でき、かつ、製造工程の簡略化を図ることができるＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置とその製造方法を提供することを第１の目的とする。また、第１導電型の第１半導体層に形成したトレンチ内に第２導電型の第２半導体層を埋め込んでＳＪ構造を形成したのち、第１半導体層の上に第２導電型層を形成する際に、第２導電型層の異常成長を抑制し、デバイス特性の悪化を抑制するＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法を提供することを第２の目的とする。
　本開示の第一の態様において、スーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法は、半導体材料で構成された基板の表面に、第１導電型の第１半導体層が形成された半導体基板を用意し、前記第１半導体層のうち縦型ＭＯＳＦＥＴを形成してチップとして用いるメイン領域の少なくとも一部を含むように第１凹部を形成することで、前記第１半導体層に段差を形成し、前記第１凹部内を含めて前記第１半導体層の上にマスクを配置し、該マスクを用いて前記メイン領域における前記第１凹部内において、前記第１半導体層をエッチングすることで複数のトレンチを形成し、前記マスクのうちの少なくとも前記第１凹部内に形成されている部分を除去したのち、前記各トレンチ内および前記第１凹部内を埋め込みつつ前記第１半導体層の上に、第２導電型の第２半導体層をエピタキシャル成長させ、前記第２半導体層を平坦化研磨することで、前記第２半導体層を前記各トレンチおよび前記第１凹部に残し、前記各トレンチ内に残された前記第２半導体層による第２導電型カラムと複数のトレンチ間に配置された前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造を形成し、前記スーパージャンクション構造の上に、第１導電型のチャネル層と該チャネル層に接する第２導電型のソース領域を形成すると共に、前記チャネル層の表面にゲート絶縁膜を介してゲート電極を形成し、さらに前記半導体基板の表面側に前記ソース領域に電気的に接続されるソース電極を形成すると共に、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極を形成することで縦型ＭＯＳＦＥＴを形成することを含んでいる。
　上記の半導体装置の製造方法において、第１半導体層に第１凹部を形成しておき、トレンチを埋め込むように第２半導体層を形成する際に、第１凹部内も埋め込まれるようにしている。このため、第２半導体層のうち第１凹部内に形成された部分をＳＪ構造の上に形成される第２導電型層として用いることができる。このため、第２導電型カラムを形成するための第２導電型層とＳＪ構造の上に形成される第２導電型層を同じ第２半導体層によって構成することができ、同時に形成することができるので、製造工程の簡略化を図ることができる。また、ＳＪ構造を構成してからＳＪ構造の上の第２導電型層を形成する場合のように、ＰＮカラムの表面の平坦化研磨やウェハ洗浄などのＰＮカラムの表面と第２半導体層との構造間の処理を行う必要がない。よって、半導体装置の耐圧がばらつくことを抑制でき、デバイス特性の悪化を抑制することが可能となる。
　代案として、前記第２半導体層のエピタキシャル成長の前に、前記第１半導体層のうち前記縦型ＭＯＳＦＥＴが形成されるメイン領域の周辺領域となる外周領域において第３凹部を形成することをさらに含んでもよい。前記第２半導体層のエピタキシャル成長では、前記第３凹部内を埋め込むように前記第１半導体層の上に前記第２半導体層を形成する。この場合、第１半導体層に第３凹部を形成しておき、その第３凹部内にも第２半導体層を埋め込むようにしている。このようにすれば、第２半導体層を平坦化研磨する際に、仮に第１半導体層の上において第２半導体層が除去されて第１半導体層が露出するまで研磨されたとしても、第３凹部内に第２半導体層を残せる。このため、外周領域において確実にリサーフ層が構成されるようにすることができる。
　本開示の第二の態様において、スーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法は、半導体材料で構成された基板の表面に、第１導電型の第１半導体層が形成された半導体基板を用意し、前記第１半導体層の上にマスクを配置したのち、該第１半導体層のうち縦型ＭＯＳＦＥＴを形成してチップとして用いるメイン領域において、該第１半導体層をエッチングすることで複数のトレンチを形成し、前記各トレンチ内を埋め込みつつ、前記第１半導体層のうち前記トレンチの外側の部分の該第１半導体層上にも、第２導電型の第２半導体層をエピタキシャル成長させることで、前記トレンチ内に残された前記第２半導体層による第２導電型カラムと複数のトレンチ間に配置された前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造を形成し、前記スーパージャンクション構造の上に、第１導電型のチャネル層と該チャネル層に接する第２導電型のソース領域を形成すると共に、前記チャネル層の表面にゲート絶縁膜を介してゲート電極を形成し、さらに前記半導体基板の表面側に前記ソース領域に電気的に接続されるソース電極を形成すると共に、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極を形成することで縦型ＭＯＳＦＥＴを形成することを含んでいる。
　上記の半導体装置の製造方法において、第１半導体層に形成したトレンチ内に第２半導体層を形成したのち、引き続いて第１半導体層のうちトレンチの外側の部分の上にも第２半導体層を形成するようにしている。つまり、トレンチ内に第２半導体層を埋め込んだ後に第１半導体層および第２半導体層の平坦化研磨などの構造間の処理を行うことなく、更に第１半導体層のうちトレンチの外側の部分の上に第２半導体層を形成している。このため、第１半導体層の上に第２導電型層を形成する際に、第２導電型層の異常成長を抑制でき、デバイス特性の悪化を抑制することが可能となる。
　本開示の第三の態様において、スーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置は、半導体材料で構成された基板の表面に、第１導電型の第１半導体層が配置された半導体基板と、前記第１半導体層の一部に配置された第１凹部と、前記第１凹部により前記第１半導体層に形成された段差によって構成され、前記第１半導体層のうち前記第１凹部の外側に位置している凸部と、前記第１凹部の下側において、前記第１半導体層に配置された複数のトレンチと、前記各トレンチ内および前記第１凹部内に埋め込まれ、前記第１半導体層の上にエピタキシャルに配置された第２導電型の第２半導体層と、前記各トレンチ内の前記第２半導体層による第２導電型カラムと複数のトレンチの間の前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造と、前記スーパージャンクション構造の上に配置された、第１導電型のチャネル層と該チャネル層に接する第２導電型のソース領域と、前記チャネル層の表面にゲート絶縁膜を介して配置されたゲート電極と、前記ソース領域に電気的に接続されるソース電極と、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極とを有する。
　上記の半導体装置において、第１半導体層に第１凹部を形成しておき、トレンチを埋め込むように第２半導体層を配置する際に、第１凹部内も埋め込まれるようにしている。このため、第２半導体層のうち第１凹部内に形成された部分をＳＪ構造の上に形成される第２導電型層として用いることができる。このため、第２導電型カラムを形成するための第２導電型層とＳＪ構造の上に形成される第２導電型層を同じ第２半導体層によって構成することができ、同時に形成することができるので、製造工程の簡略化を図ることができる。また、ＳＪ構造を構成してからＳＪ構造の上の第２導電型層を形成する場合のように、ＰＮカラムの表面の平坦化研磨やウェハ洗浄などのＰＮカラムの表面と第２半導体層との構造間の処理を行う必要がない。よって、半導体装置の耐圧がばらつくことを抑制でき、デバイス特性の悪化を抑制することが可能となる。
　本開示の第四の態様において、スーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法は、半導体材料で構成された基板の表面に、第１導電型の第１半導体層が形成されると共に該第１半導体層の上に第２導電型の第２半導体層が形成された半導体基板を用意し、前記第２半導体層の上にマスクを配置し、該マスクを用いて前記第２半導体層および前記第１半導体層をエッチングすることで、前記第２半導体層を貫通して前記第１半導体層に達する複数のトレンチを形成し、前記マスクのうちの少なくとも前記各トレンチの周辺に位置している部分を除去したのち、前記各トレンチ内を埋め込みつつ前記第２半導体層の上に、第２導電型の第３半導体層をエピタキシャル成長させ、前記第３半導体層を平坦化研磨し、前記第３半導体層を前記トレンチに残しつつ前記第２半導体層を露出させ、前記トレンチ内に残された前記第３半導体層による第２導電型カラムと複数のトレンチ間の前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造を形成し、前記スーパージャンクション構造の上に、第１導電型のチャネル層と該チャネル層に接する第２導電型のソース領域を形成すると共に、前記チャネル層の表面にゲート絶縁膜を介してゲート電極を形成し、さらに前記半導体基板の表面側に前記ソース領域に電気的に接続されるソース電極を形成すると共に、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極を形成することで縦型ＭＯＳＦＥＴを形成すること、を含んでいる。
　上記の半導体装置の製造方法において、第２導電型カラムを形成するためのトレンチを形成する前に予め第１半導体層の上に第２半導体層を形成しておき、その第２半導体層の表面からトレンチを形成している。そして、トレンチ内および第２半導体層の上に第２導電型カラムを形成するための第３半導体層を形成している。このため、ＳＪ構造を構成してから第３半導体層を形成する場合のように、ＰＮカラムの表面の平坦化研削が行われないし、ＰＮカラムの表面と第３半導体層との構造間の処理を行う必要もない。したがって、第３半導体層を平坦化研磨しても、ＰＮカラムの深さに影響を与えることはない。よって、半導体装置の耐圧がばらつくことを抑制でき、デバイス特性の悪化を抑制することが可能となる。
　代案として、前記半導体基板の用意は、前記第１半導体層のうち前記縦型ＭＯＳＦＥＴが形成されるセル領域の周辺領域となる外周領域において凹部を形成し、該凹部内を埋め込むように前記第１半導体層の上に前記第２半導体層を形成したものを前記半導体基板として用意することにより、実施されてもよい。この場合、第１半導体層に凹部を形成しておき、その凹部内にも第２半導体層を埋め込むようにしている。このため、第３半導体層を平坦化研磨する際に、仮に第２半導体層が除去されて第１半導体層が露出するまで研磨されたとしても、凹部内に第２半導体層を残せる。このため、外周領域において確実にリサーフ層が構成されるようにすることができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図1（ａ）から図１（ｂ）は、本開示の第１実施形態にかかるＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図２（ａ）から図２（ｂ）は、図１（ｂ）に続くＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図３（ａ）から図３（ｂ）は、図２（ｂ）に続くＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図４（ａ）から図４（ｂ）は、本開示の第２実施形態にかかるＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図５（ａ）から図５（ｂ）は、本開示の第３実施形態にかかるＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図６（ａ）から図６（ｂ）は、図５（ｂ）に続くＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図７（ａ）から図７（ｂ）は、図６（ｂ）に続くＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図８は、他の実施形態にかかるＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図９（ａ）から図９（ｃ）は、従来のＳＪ構造のトレンチゲート構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図１０（ａ）から図１０（ｃ）は、図９（ｃ）に続くＳＪ構造のトレンチゲート構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図１１（ａ）から図１１（ｃ）は、本開示の第４実施形態にかかるＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図１２（ａ）と図１２（ｂ）は、図１１（ｃ）に続くＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図１３（ａ）と図１３（ｂ）は、本開示の第５実施形態にかかるＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図１４（ａ）と図１４（ｂ）は、本開示の第３実施形態にかかるＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図１５（ａ）と図１５（ｂ）は、図１４（ｂ）に続くＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図１６（ａ）と図１６（ｂ）は、図１５（ｂ）に続くＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図であり、 図１７（ａ）と図１７（ｂ）は、図１６（ａ）に示す平坦化研磨において、ｎ-型層１２が露出する程度までｐ-型層１３およびｐ-型層１６が除去されたときの様子を示した断面図であり、 図１８は、他の実施形態にかかるＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態にかかる半導体装置の製造方法について、図１（ａ）から図２（ｂ）を参照して説明する。なお、ここではＳＪ構造の縦型ＭＯＳＦＥＴとして、トレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置を例に挙げて説明する。
　〔図１（ａ）に示す工程〕
　表面１１ａおよび裏面１１ｂを有する半導体材料で構成された基板としてのｎ+型シリコン基板１１の表面１１ａに、第１半導体層に相当するｎ-型層１２をエピタキシャル成長させた半導体基板１０を用意する。ｎ+型シリコン基板１１は、ドレイン領域として機能する部分であり、ｎ-型層１２よりもｎ型不純物濃度が高くされている。ｎ-型層１２は、ドリフト層として機能と共にＰＮカラムにおけるｎ型カラムを構成する部分である。
　〔図１（ｂ）に示す工程〕
　半導体基板１０の表面側において、ｎ-型層１２の表面にＣＶＤ（Chemical Vapor Deposition）法や熱酸化などによって酸化膜１３を形成する。その後、酸化膜１３の上に図示しないレジストを配置し、フォトリソグラフィ工程を経て、縦型ＭＯＳＦＥＴなどを形成してチップとして利用するメイン領域においてレジストを開口させると共に、スクライブ領域においてもレジストを開口させる。このとき、メイン領域とスクライブ領域の境界位置についてはレジストが残るようにしている。次いで、エッチング工程を行い、レジストの開口位置において酸化膜１３を開口させる。
　そして、レジストを除去し、酸化膜１３をマスクとして、ＲＩＥ（Reactive Ion Etching）法や、Ｏ2とＣ4Ｆ8およびＳＦ6を交互に繰り返し導入して底部エッチングおよびポリマー膜による側壁保護を繰り返し行うＢＯＳＣＨ法などの異方性エッチングを行う。具体的には、ｎ-型層１２を所定深さ２．５～３．５μｍ程度除去する程度エッチングする。これにより、ｎ-型層１２のメイン領域に凹部１２ａが形成されることで、メイン領域とスクライブ領域との間に段差が付けられる。また、このとき同時に、スクライブ領域に後工程においてマスク合わせなどを行う際のアライメントのターゲットとなる凹部１２ｂが形成される。そして、メイン領域とスクライブ領域との境界位置、具体的にはメイン領域における外縁部の少なくとも一部にｎ-型層１２が凸状に残される。この後、酸化膜１３を除去する。
　〔図２（ａ）に示す工程〕
　再び、半導体基板１０の表面側において、ｎ-型層１２を覆うようにＣＶＤ法や熱酸化などによって酸化膜１４を０．２～０．３μｍの厚みで形成する。その後、酸化膜１４の上に図示しないレジストを配置し、フォトリソグラフィ工程を経てトレンチ形成予定位置においてレジストを開口させると共にその開口位置において酸化膜１４を開口させる。そして、レジストを除去し、酸化膜１４をマスクとして、ＲＩＥやＢＯＳＣＨ法などの異方性エッチングを行う。具体的には、凹部１２ａ内において、ｎ-型層１２を所定深さ、例えばｎ-型層１２の厚みと同等もしくはそれよりも若干浅くエッチングする。これにより、ｎ-型層１２の所望位置にＳＪ構造形成用の例えばストライプ状とされたトレンチ１５が形成される。
　〔図２（ｂ）に示す工程〕
　酸化膜１４のうちトレンチ１５から離れた位置に形成されている部分については残し、トレンチ１５の開口部周辺に配置されている部分、具体的には凹部１２ａ内に形成されている部分については除去する。
　例えば、酸化膜１４の上に再びレジストを配置したのち、半導体基板１０のうち縦型ＭＯＳＦＥＴなどを形成してチップとして利用するメイン領域においてレジストを開口させる。そして、アライメントのターゲットを形成する領域であってダイシング時にカットされるスクライブ領域をレジストで覆った状態でエッチングすることで、酸化膜１４をパターニングする。または、水素アニールを行うことで、酸化膜１４のうちトレンチ１５の開口部周辺に形成された部分を後退させる。例えば、１０．６ｋＰａ（８０Ｔｏｒｒ）以下の減圧雰囲気において、温度を１１００℃とし時間を１０分間とした水素アニールや、温度を１１７０℃とし時間を２分間とした水素アニールを行うことで、酸化膜１４のうちのトレンチ１５の開口部周辺を除去できる。
　その後、半導体基板１０の表面側において、凹部１２ａおよびトレンチ１５内を含めｎ-型層１２の表面に、例えばｐ型不純物濃度が２×１０15～５×１０15ｃｍ-3となるように第２半導体層に相当するｐ-型層１６をエピタキシャル成長させる。このとき、凹部１２ａおよび各トレンチ１５内が完全に埋め込まれるようにしつつ、ｎ-型層１２の上にもｐ-型層１６が形成されるようなオーバーエピタキシャル成長とし、例えばｎ-型層１２の上に５～７μｍ程度の厚みでｐ-型層１６を形成する。
　〔図３（ａ）に示す工程〕
　まず、ｐ-型層１６のうち酸化膜１４よりも半導体基板１０から突き出した部分、すなわちｎ-型層１２に形成された凹部１２ａ以外の凸状部分から突き出した部分をＣＭＰ（Chemical Mechanical Polishing）などの表面の平坦化研磨によって除去する。このときには、研磨対象となるｐ-型層１６と異なる酸化膜１４を終点検出用のストッパとして用いることができるため、精度良く平坦化研磨を停止できる。
　続いて、酸化膜１４をエッチングする。これにより、スクライブ領域やメイン領域におけるスクライブ領域の近傍において酸化膜１４が除去されて、露出したｎ-型層１２とｐ-型層１６との間に段差が形成される。このため、再度ＣＭＰなどによる表面の平坦化研磨を行うことで、当該段差が無くなるようにｎ-型層１２およびｐ-型層１６を平坦化研磨する。これにより、ｐ-型層１６のうちトレンチ１５内に形成された部分によってＳＪ構造におけるｐ型カラムが構成されると共に、ＳＪ構造の上にもｐ-型層１６が同時に形成された構造が完成する。
　なお、この表面平坦化の際に、ｎ-型層１２およびｐ-型層１６という同じ半導体材料（シリコン）の研磨加工となるため、表面平坦化のストッパとなるものが無い。しかしながら、酸化膜１４の膜厚が０．２～０．３μｍと非常に薄いため、ストッパが無くても時間制御などだけで大きなバラツキなく平坦化研磨が行える。また、ＰＮカラムの表面とｐ-型層１６との構造間の処理を行う訳ではないので、仮に多少のバラツキがあったとしても、半導体装置の耐圧が大きくばらつくことも無い。
　〔図３（ｂ）に示す工程〕
　この後の工程については従来と同様であるが、例えば以下の製造工程を行っている。すなわち、ｎ型カラムを構成するｎ-型層１２の上におけるｐ-型層１６の表層部にｐ型不純物をイオン注入してｐ-型チャネル層１７を形成する。また、ｐ-型チャネル層１７の表層部にｎ型不純物をイオン注入してｎ+型ソース領域１８を形成する。このとき、必要に応じて、メイン領域の外縁部において凸状に残された部分にもｎ型不純物をイオン注入し、ｎ+型層２７を形成することで、ｎ-型層１２との導通を図ることができ、このｎ+型層２７を通じてｎ-型層１２を所定電位に固定することができる。
　このように、メイン領域の外縁部に凸部を残し、ｎ+型層２７を形成して電位固定できるようにすることで、外周領域において所望の耐圧を確保できる。つまり、もしもこの凸部がない構造の場合、ｎ-型層１２の表面側の電位を固定できず、所望の耐圧を確保することができない。
　また、ｐ-型チャネル層１７のうちのｐ型カラムの上に形成された部分を中心としてｐ型不純物をイオン注入することでｐ+型ボディ層１９を形成すると共に、このｐ+型ボディ層１９の表層部にｐ+型コンタクト領域２０を形成する。また、ｐ-型チャネル層１７を貫通してｎ-型層１２のうちｎ型カラムを構成する部分に達するゲートトレンチ２１を形成する。さらに、ゲートトレンチ２１の内壁面を覆うようにゲート絶縁膜２２を形成すると共に、ゲートトレンチ２１内を埋め込むようにゲート絶縁膜２２上にゲート電極２３を形成する。また、半導体基板１０の表面側において、層間絶縁膜２４の形成工程やゲート配線およびソース電極２５の形成工程を行う。そして、半導体基板１０の裏面側において、ｎ+型シリコン基板１１の裏面１１ｂに接続されるドレイン電極２６の形成工程を行うことにより、ｎチャネルのトレンチゲート型の縦型ＭＯＳＦＥＴが形成される。その後、ダイシングによりチップ単位に分割することでＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
　以上説明した本実施形態にかかる半導体装置の製造方法によれば、ｎ-型層１２に凹部１２ａを形成しておき、トレンチ１５を埋め込むようにｐ-型層１６を形成する際に、凹部１２ａ内も埋め込まれるようにしている。このため、ｐ-型層１６のうち凹部１２ａ内に形成された部分をＳＪ構造の上に形成されるｐ型層として用いることができる。
　このため、ｐ型カラムを形成するためのｐ型層とＳＪ構造の上に形成されるｐ型層を同じｐ-型層１６によって構成することができ、同時に形成することができるので、製造工程の簡略化を図ることができる。また、ＳＪ構造を構成してからＳＪ構造の上のｐ型層を形成する場合のように、ＰＮカラムの表面の平坦化研磨が行われないし、平坦化研磨やウェハ洗浄などのＰＮカラムの表面とｐ-型層１６との構造間の処理を行う必要がない。よって、半導体装置の耐圧がばらつくことを抑制でき、デバイス特性の悪化を抑制することが可能となる。
　さらに、凹部１２ａの形成工程を、スクライブ領域に形成されるアライメントのターゲットとなる凹部１２ｂの形成と同時に行うようにしている。このため、凹部１２ａの形成工程と凹部１２ｂの形成工程を共通化することができ、さらに製造工程の簡略化を図ることが可能となる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置に形成される縦型ＭＯＳＦＥＴをプレーナ型に変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図４（ａ）および図４（ｂ）を参照して、本実施形態にかかる縦型ＭＯＳＦＥＴの製造方法について説明する。
　まず、第１実施形態で説明した図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）の工程を行ったのち、図４（ａ）の工程として、第１実施形態で説明した図３（ａ）と同様の工程を行う。これにより、半導体基板１０の表面側において、凹部１２ａおよびトレンチ１５内を含めｎ-型層１２の表面にｐ-型層１６をエピタキシャル成長させ、さらにｐ-型層１６が凹部１２ａ内に残された構造が構成される。つまり、ＳＪ構造を構成するｐ型カラムおよびＳＪ構造の上にｐ-型層１６が既に形成された構造が形成される。これらの工程は基本的に第１実施形態と全く同じで構わない。ただし、ＳＪ構造の上に残るｐ-型層１６の膜厚については、後述するｎ型接続層３０をイオン注入によって形成する際に、ＳＪ構造上のｐ-型層１６を貫通してｎ型接続層３０が形成できる程度の膜厚となるようにしている。
　そして、図４（ｂ）に示す工程において、プレーナ型の縦型ＭＯＳＦＥＴの各構成要素を形成するための製造工程を行う。
　すなわち、ＳＪ構造上のｐ-型層１６の表層部にｐ型不純物をイオン注入してｐ-型チャネル層１７を形成すると共に、ｐ-型チャネル層１７の表層部にｎ型不純物をイオン注入してｎ+型ソース領域１８を形成する。また、ｐ-型チャネル層１７のうちｐ-型層１６の上に形成された部分を中心としてｐ型不純物をイオン注入することでｐ+型ボディ層１９を形成すると共に、このｐ+型ボディ層１９の表層部にｐ+型コンタクト領域２０を形成する。さらに、各ｐ+型コンタクト領域２０の間に配置された隣り合うｎ+型ソース領域１８の間において、ｎ+型ソース領域１８から所定間隔離間した位置にｎ型不純物をイオン注入することで、ｐ-型チャネル層１７からｎ-型層１２に達するｎ型接続層３０を形成する。このｎ型接続層３０は、ｐ-型チャネル層１７におけるチャネル形成部に接しつつｐ-型層１６を貫通してｎ-型層１２のうちｎ型カラムを構成する部分に達するように形成される。このため、ｎ型接続層３０は、プレーナ型の縦型ＭＯＳＦＥＴが動作する際の電流経路となってオン抵抗を低減させる役割を果たす。
　さらに、少なくともｐ-型チャネル層１７の表面を覆うゲート絶縁膜２２を形成すると共に、ゲート絶縁膜２２上にゲート電極２３を形成する。また、半導体基板１０の表面側において、層間絶縁膜２４の形成工程やゲート配線およびソース電極２５の形成工程を行う。そして、半導体基板１０の裏面側において、ｎ+型シリコン基板１１の裏面１１ｂに接続されるドレイン電極２６の形成工程を行うことにより、ｎチャネルのプレーナ型の縦型ＭＯＳＦＥＴが形成される。その後、ダイシングによりチップ単位に分割することでＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
　このように、第１実施形態と同様の製造方法をプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置についても適用することができ、第１実施形態と同様の効果を得ることができる。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態は、第２実施形態に対して半導体装置の外周耐圧構造を考慮に入れた製造方法としたものであり、その他については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
　図５（ａ）～図７（ｂ）を参照して、本実施形態にかかる縦型ＭＯＳＦＥＴの製造方法、つまりＳＪ構造を有するプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置において、外周耐圧構造の形成工程も含めた製造方法について説明する。
　まず、図５（ａ）に示す工程では、表面１１ａおよび裏面１１ｂを有する半導体材料で構成された基板としてのｎ+型シリコン基板１１の表面１１ａに、第１半導体層に相当するｎ-型層１２をエピタキシャル成長させたものを用意する。そして、第１実施形態で説明した図１（ｂ）に示す工程を行って、凹部１２ａ、１２ｂを形成する。続いて、図示しないマスクを用いたフォトエッチング工程により、ｎ-型層１２のうち外周領域に相当する部分に凹部１２ｃを形成する。具体的には、メイン領域のうちの縦型ＭＯＳＦＥＴが形成される領域をセル領域として、その外周領域においてリサーフ層を形成することによって外周耐圧構造とするが、このリサーフ層となる部分において凹部１２ｃを形成している。
　その後、図５（ｂ）に示す工程では、凹部１２ｃ内を埋め込むようにｎ-型層１２の表面にｐ-型層１６をエピタキシャル成長させ、必要に応じて表面を平坦化研磨する。このとき、例えばｎ-型層１２の表面にｐ-型層１６が３～７μｍの膜厚で残るようにしている。これにより、凹部１２ｃ内において凹部１２ｃが形成されていない部分よりもｐ-型層１６が厚くされた半導体基板１０が形成される。
　この後は、図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）に示す工程において、第１、第２実施形態で説明した図２（ａ）、図２（ｂ）、図４（ａ）、図４（ｂ）と同様の工程を行う。これにより、外周耐圧構造として、セル領域よりも外周領域において、ｐ-型層１６が深くまで形成されることでリサーフ層４０が構成されたＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
　このように、外周耐圧構造としてリサーフ層を形成する場合を考慮した製造方法とすることもできる。このようにしても、第２実施形態と同様の効果を得ることができる。
　なお、第２実施形態でもｐ-型層１６を外周領域にも形成しているため、凹部１２ｃを形成しなくても、第２実施形態に示した製造方法によって外周領域にリサーフ層４０を構成することができる。しかしながら、図７（ａ）に示したように、ｐ-型層１６の表面の平坦化研磨を行ったときに、ｎ-型層１２が露出する程度までｐ-型層１６が除去されてしまうことも有り得る。その場合においても、図７（ｂ）と同様の工程を行うことで、ＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置を製造することができる。その場合、外周領域にｐ-型層１６が残らなくなりリサーフ層４０を構成することができなくなる。このため、本実施形態のようにｎ-型層１２に凹部１２ｃを形成しておき、予め外周領域においてセル領域よりもｐ-型層１６を厚く形成しておくことで、確実にリサーフ層４０が構成されるようにすることができる。
　また、ｎ-型層１２の表面が露出する程度まで平坦化研磨を行った場合、ｎ-型層１２も研磨され得るのでＰＮカラムの深さにバラツキが生じる可能性がある。しかしながら、ｎ型接続層３０によって低オン抵抗化が図れるため、ｐ-型層１６が残るような条件で平坦化研磨を行えば良く、従来のようにｎ-型層１２を露出させることが必須の構成ではない。このため、仮にｎ-型層１２が研磨されたとしても研磨量は非常に少なく、殆どＰＮカラムの深さのバラツキによる耐圧バラツキは生じないで済む。
　（他の実施形態）
　例えば、上記第３実施形態に示すように外周耐圧構造を考慮に入れた製造方法を第１実施形態に示したようなトレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法に適用することもできる。具体的には、第３実施形態で説明した図７（ａ）の工程まで行ったのち、第１実施形態で説明した図３（ｂ）と同様の工程を行うことで、図８に示すようなトレンチゲート型の縦型ＭＯＳＦＥＴとする。このように、トレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置を製造する際にも、ｎ-型層１２に予め凹部１２ｃを形成しておくことで、平坦化研磨後にも少なくとも凹部１２ｃ内にｐ-型層１６が残る。これにより、リサーフ層４０が構成されるようにでき、第３実施形態と同様の効果を得ることができる。
　また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本開示を適用することができる。
　また、上記実施形態では、メイン領域とスクライブ領域との間において段差が形成されるように第１凹部１２ａを形成したが、これらの領域の間以外の場所に段差が形成されるように第１凹部１２ａを形成しても良い。例えば、チップ単位に分割する前のウェハにおいては、メイン領域およびスクライブ領域の他に、これらの外周部においてチップ化されない不要領域が存在する。このため、メイン領域およびスクライブ領域と不要領域との間に段差が形成されるように、例えばメイン領域およびスクライブ領域を含むように第１凹部１２ａを形成しても良い。また、メイン領域のうちの外周部に段差が形成されるようにしても良い。その場合、メイン領域の少なくとも一部、具体的にはセル領域を含むように第１凹部１２ａを形成すれば良い。
　さらに、上記実施形態では、ＳＪ構造を形成する際のＰＮカラムの深さのバラツキを抑制できるように、第１凹部１２ａを形成する場合を例に挙げて説明した。しかしながら、平坦化研磨などの構造間の処理に基づくｐ-型層１６の異常成長に関しては、第１凹部１２ａを形成するか否かにかかわらず抑制可能である。すなわち、ｎ-型層１２に形成したトレンチ１５内にｐ-型層１６を埋め込みつつ、更に引き続きｎ-型層１２のうちトレンチ１５の外側の部分の上にもｐ-型層１６を形成することで、ｐ-型層１６の異常成長を抑制でき、デバイス特性の悪化を抑制することが可能となる。
　（第４実施形態）
　本開示の第４実施形態にかかる半導体装置の製造方法について、図１１（ａ）から図１２（ｂ）を参照して説明する。なお、ここではＳＪ構造の縦型ＭＯＳＦＥＴとして、トレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置を例に挙げて説明する。
　〔図１１（ａ）に示す工程〕
　表面１１１ａおよび裏面１１１ｂを有する半導体材料で構成された基板としてのｎ+型シリコン基板１１１の表面１１１ａに、第１半導体層に相当するｎ-型層１１２と第２半導体層に相当するｐ-型層１１３をエピタキシャル成長させた半導体基板１１０を用意する。ｎ+型シリコン基板１１１は、ドレイン領域として機能する部分であり、ｎ-型層１１２よりもｎ型不純物濃度が高くされている。ｎ-型層１１２は、ドリフト層として機能と共にＰＮカラムにおけるｎ型カラムを構成する部分である。ｐ-型層１１３は、チャネル形成や図示しないが外周での耐圧構造を構成するためのものであり、例えば３～７μｍの厚みとされている。
　〔図１１（ｂ）に示す工程〕
　半導体基板１１０の表面側において、ｐ-型層１１３を覆うようにＣＶＤ（Chemical Vapor Deposition）法や熱酸化などによって酸化膜１１４を０．２～０．３μｍの厚みで形成する。その後、酸化膜１１４の上に図示しないレジストを配置し、フォトエッチング工程を経てトレンチ形成予定位置においてレジストを開口させると共にその開口位置において酸化膜１１４を開口させる。そして、レジストを除去し、酸化膜１１４をマスクとして、ＲＩＥ（Reactive Ion Etching）法や、Ｏ2とＣ4Ｆ8およびＳＦ6を交互に繰り返し導入して底部エッチングおよびポリマー膜による側壁保護を繰り返し行うＢＯＳＣＨ法などの異方性エッチングを行う。具体的には、ｐ-型層１１３を貫通してｎ-型層１１２を所定深さ、例えばｎ-型層１１２の厚みと同等もしくはそれよりも若干浅くエッチングする。これにより、ｎ-型層１１２の所望位置にＳＪ構造形成用の例えばストライプ状とされたトレンチ１１５が形成される。
　〔図１１（ｃ）に示す工程〕
　酸化膜１１４のうちトレンチ１１５から離れた位置に形成されている部分については残し、トレンチ１１５の開口部周辺に配置されている部分については除去する。
　例えば、酸化膜１１４の上に再びレジストを配置したのち、半導体基板１１０のうち縦型ＭＯＳＦＥＴなどを形成してチップとして利用するメイン領域においてレジストを開口させる。そして、アライメントのターゲットを形成する領域であってダイシング時にカットされるスクライブ領域をレジストで覆った状態でエッチングすることで、酸化膜１１４をパターニングする。または、水素アニールを行うことで、酸化膜１１４のうちトレンチ１１５の開口部周辺に形成された部分を後退させる。例えば、１０．６ｋＰａ（８０Ｔｏｒｒ）以下の減圧雰囲気において、温度を１１００℃とし時間を１０分間とした水素アニールや、温度を１１７０℃とし時間を２分間とした水素アニールを行うことで、酸化膜１１４のうちのトレンチ１１５の開口部周辺を除去できる。
　その後、半導体基板１１０の表面側において、トレンチ１１５内を含めｐ-型層１１３の表面に、例えばｐ型不純物濃度が２×１０15～５×１０15ｃｍ-3となるように第３半導体層に相当するｐ-型層１１６をエピタキシャル成長させる。このとき、各トレンチ１１５内が完全に埋め込まれるようにしつつ、ｐ-型層１１３の上にもｐ-型層１１６が形成されるようなオーバーエピタキシャル成長とし、例えばｐ-型層１３の上に５～７μｍ程度の厚みでｐ-型層１１６を形成する。
　〔図１２（ａ）に示す工程〕
　まず、ｐ-型層１１６のうち酸化膜１１４よりも半導体基板１１０から突き出した部分をＣＭＰ（Chemical Mechanical Polishing）などの表面の平坦化研磨によって除去する。このときには、研磨対象となるｐ-型層１１６と異なる酸化膜１１４を終点検出用のストッパとして用いることができるため、精度良く平坦化研磨を停止できる。
　続いて、酸化膜１１４をエッチングする。これにより、スクライブ領域やメイン領域におけるスクライブ領域の近傍において酸化膜１１４が除去されて、露出したｐ-型層１１３とｐ-型層１１６との間に段差が形成される。このため、再度ＣＭＰなどによる表面の平坦化研磨を行うことで、当該段差が無くなるようにｐ-型層１１３およびｐ-型層１１６を平坦化研磨する。これにより、ＳＪ構造を構成するｐ型カラムおよびＳＪ構造の上にｐ-型層１１３が既に形成された構造が完成する。
　なお、この表面平坦化の際に、ｐ-型層１１３およびｐ-型層１１６という同じ半導体材料（シリコン）の研磨加工となるため、表面平坦化のストッパとなるものが無い。しかしながら、酸化膜１１４の膜厚が０．２～０．３μｍと非常に薄いため、ストッパが無くても時間制御などだけで大きなバラツキなく平坦化研磨が行える。また、ＰＮカラムの表面とｐ-型層１１３との構造間の処理を行う訳ではないので、仮に多少のバラツキがあったとしても、半導体装置の耐圧が大きくばらつくことも無い。
　〔図１２（ｂ）に示す工程〕
　この後の工程については従来と同様であるが、例えば以下の製造工程を行っている。すなわち、ｎ型カラムを構成するｎ-型層１１２の上におけるｐ-型層１１３の表層部にｐ型不純物をイオン注入してｐ-型チャネル層１１７を形成する。また、ｐ-型チャネル層１１７の表層部にｎ型不純物をイオン注入してｎ+型ソース領域１１８を形成する。また、ｐ-型チャネル層１１７のうちのｐ-型層１１６の上に形成された部分を中心としてｐ型不純物をイオン注入することでｐ+型ボディ層１１９を形成すると共に、このｐ+型ボディ層１１９の表層部にｐ+型コンタクト領域１２０を形成する。また、ｐ-型チャネル層１１７を貫通してｎ-型層１１２のうちｎ型カラムを構成する部分に達するゲートトレンチ１２１を形成する。さらに、ゲートトレンチ１２１の内壁面を覆うようにゲート絶縁膜１２２を形成すると共に、ゲートトレンチ１２１内を埋め込むようにゲート絶縁膜１２２上にゲート電極１２３を形成する。また、半導体基板１１０の表面側において、層間絶縁膜１２４の形成工程やゲート配線およびソース電極１２５の形成工程を行う。そして、半導体基板１１０の裏面側において、ｎ+型シリコン基板１１１の裏面１１１ｂに接続されるドレイン電極１２６の形成工程を行うことにより、ｎチャネルのトレンチゲート型の縦型ＭＯＳＦＥＴが形成される。その後、ダイシングによりチップ単位に分割することでＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
　以上説明した本実施形態にかかる半導体装置の製造方法によれば、ｐ型カラムを形成するためのトレンチ１１５を形成する前に予めｎ-型層１１２の上にｐ-型層１１３を形成しておき、そのｐ-型層１１３の表面からトレンチ１１５を形成している。そして、トレンチ１１５内およびｐ-型層１１３の上にｐ型カラムを形成するためのｐ-型層１１６を形成している。
　このため、ＳＪ構造を構成してからｐ-型層１１３を形成する場合のように、ＰＮカラムの表面の平坦化研磨が行われないし、平坦化研磨やウェハ洗浄などのＰＮカラムの表面とｐ-型層１１３との構造間の処理を行う必要がない。したがって、ｐ-型層１１６を平坦化研磨しても、ＰＮカラムの深さに影響を与えることはない。よって、半導体装置の耐圧がばらつくことを抑制でき、デバイス特性の悪化を抑制することが可能となる。
　（第５実施形態）
　本開示の第５実施形態について説明する。本実施形態は、第４実施形態に対して半導体装置に形成される縦型ＭＯＳＦＥＴをプレーナ型に変更したものであり、その他については第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。
　図１３（ａ）と図１３（ｂ）を参照して、本実施形態にかかる縦型ＭＯＳＦＥＴの製造方法について説明する。
　まず、第４実施形態で説明した図１１（ａ）～図１１（ｃ）と同様の工程を行った後、図１３（ａ）の工程において、第４実施形態で説明した図１２（ａ）と同様の工程を行う。これにより、ＳＪ構造を構成するｐ型カラムおよびＳＪ構造の上にｐ-型層１１３が既に形成された構造が形成される。これらの工程は基本的に第４実施形態と全く同じで構わない。ただし、ｐ-型層１１３の膜厚については、後述するｎ型接続層１３０をイオン注入によって形成する際に、ｐ-型層１１３を貫通してｎ型接続層１３０が形成できる程度の膜厚となるようにしている。
　そして、図１３（ｂ）に示す工程において、プレーナ型の縦型ＭＯＳＦＥＴの各構成要素を形成するための製造工程を行う。
　すなわち、ｐ-型層１１３の表層部にｐ型不純物をイオン注入してｐ-型チャネル層１１７を形成すると共に、ｐ-型チャネル層１１７の表層部にｎ型不純物をイオン注入してｎ+型ソース領域１８を形成する。また、ｐ-型チャネル層１１７のうちｐ-型層１１６の上に形成された部分を中心としてｐ型不純物をイオン注入することでｐ+型ボディ層１１９を形成すると共に、このｐ+型ボディ層１１９の表層部にｐ+型コンタクト領域１２０を形成する。さらに、各ｐ+型コンタクト領域１２０の間に配置された隣り合うｎ+型ソース領域１１８の間において、ｎ+型ソース領域１１８から所定間隔離間した位置にｎ型不純物をイオン注入することで、ｐ-型チャネル層１１７からｎ-型層１１２に達するｎ型接続層１３０を形成する。このｎ型接続層１３０は、ｐ-型チャネル層１１７におけるチャネル形成部に接しつつｐ-型層１１３を貫通してｎ-型層１１２のうちのｎ型カラムを構成する部分に達するように形成される。このため、ｎ型接続層１３０は、プレーナ型の縦型ＭＯＳＦＥＴが動作する際の電流経路となってオン抵抗を低減させる役割を果たす。
　さらに、少なくともｐ-型チャネル層１１７の表面を覆うゲート絶縁膜１２２を形成すると共に、ゲート絶縁膜１２２上にゲート電極１２３を形成する。また、半導体基板１１０の表面側において、層間絶縁膜１２４の形成工程やゲート配線およびソース電極１２５の形成工程を行う。そして、半導体基板１１０の裏面側において、ｎ+型シリコン基板１１１の裏面１１１ｂに接続されるドレイン電極１２６の形成工程を行うことにより、ｎチャネルのプレーナ型の縦型ＭＯＳＦＥＴが形成される。その後、ダイシングによりチップ単位に分割することでＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
　このように、第４実施形態と同様の製造方法をプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置についても適用することができ、第４実施形態と同様の効果を得ることができる。
　（第６実施形態）
　本開示の第６実施形態について説明する。本実施形態は、第５実施形態に対して半導体装置の外周耐圧構造を考慮に入れた製造方法としたものであり、その他については第５実施形態と同様であるため、第５実施形態と異なる部分についてのみ説明する。
　図１４（ａ）～図１６（ｂ）を参照して、本実施形態にかかる縦型ＭＯＳＦＥＴの製造方法、つまりＳＪ構造を有するプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置において、外周耐圧構造の形成工程も含めた製造方法について説明する。
　まず、図１４（ａ）に示す工程では、表面１１１ａおよび裏面１１１ｂを有する半導体材料で構成された基板としてのｎ+型シリコン基板１１１の表面１１１ａに、第１半導体層に相当するｎ-型層１１２をエピタキシャル成長させたものを用意する。そして、図示しないマスクを用いたフォトエッチング工程により、ｎ-型層１１２のうち外周領域に相当する部分に凹部１１２ａを形成する。具体的には、縦型ＭＯＳＦＥＴが形成される領域をセル領域として、その外周領域においてリサーフ層を形成することによって外周耐圧構造とするが、このリサーフ層となる部分において凹部１１２ａを形成している。
　その後、図１４（ｂ）に示す工程では、凹部１１２ａ内を埋め込むようにｎ-型層１１２の表面にｐ-型層１１３をエピタキシャル成長させ、必要に応じて表面を平坦化研磨する。このとき、例えばｎ-型層１１２の表面にｐ-型層１１３が３～７μｍの膜厚で残るようにしている。これにより、凹部１１２ａ内において凹部１１２ａが形成されていない部分よりもｐ-型層１１３が厚くされた半導体基板１１０が形成される。
　この後は、図１５（ａ）、図１５（ｂ）、図１６（ａ）、図１６（ｂ）に示す工程において、第４実施形態で説明した図１１（ｂ）、図１１（ｃ）および第５実施形態で説明した図１３（ａ）、図１３（ｂ）と同様の工程を行う。これにより、外周耐圧構造として、セル領域よりも外周領域において、ｐ-型層１１６が深くまで形成されることでリサーフ層１４０が構成されたＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
　このように、外周耐圧構造としてリサーフ層を形成する場合を考慮した製造方法とすることもできる。このようにしても、第５実施形態と同様の効果を得ることができる。
　なお、第５実施形態でも、ｐ-型層１１３を外周領域にも形成しているため、凹部１１２ａを形成しなくても、第５実施形態に示した製造方法によって外周領域にリサーフ層１４０を構成することができる。しかしながら、図１６（ａ）に示すｐ-型層１１３およびｐ-型層１１６の表面の平坦化研磨を行ったときに、例えば、図１７（ａ）に示すように、ｎ-型層１１２が露出する程度までｐ-型層１１３およびｐ-型層１１６が除去されてしまうことも有り得る。その場合においても、図１７（ｂ）に示すように、図１６（ｂ）と同様の工程を行うことで、ＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置を製造することができる。その場合、外周領域にｐ-型層１１６が残らなくなりリサーフ層１４０を構成することができなくなる。このため、本実施形態のようにｎ-型層１１２に凹部１１２ａを形成しておき、予め外周領域においてセル領域よりもｐ-型層１１３を厚く形成しておくことで、確実にリサーフ層１４０が構成されるようにすることができる。
　また、ｎ-型層１１２の表面が露出する程度まで平坦化研磨を行った場合、ｎ-型層１１２も研磨され得るのでＰＮカラムの深さにバラツキが生じる可能性がある。しかしながら、ｎ型接続層１３０によって低オン抵抗化が図れるため、ｐ-型層１１３が残るような条件で平坦化研磨を行えば良く、従来のようにｎ-型層１１２を露出させることが必須の構成ではない。このため、仮にｎ-型層１１２が研磨されたとしても研磨量は非常に少なく、殆どＰＮカラムの深さのバラツキによる耐圧バラツキは生じないで済む。
　（他の実施形態）
　例えば、上記第６実施形態に示すように外周耐圧構造を考慮に入れた製造方法を第４実施形態に示したようなトレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法に適用することもできる。具体的には、第６実施形態で説明した図１３（ａ）、図１３（ｂ）、図１４（ａ）、図１４（ｂ）および図１５（ａ）と同様の工程を行ったのち、第４実施形態で説明した図１２（ｂ）と同様の工程を行うことで、図１８に示すようなトレンチゲート型の縦型ＭＯＳＦＥＴとする。このように、トレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置を製造する際にも、ｎ-型層１１２に予め凹部１１２ａを形成しておくことで、平坦化研磨後にも少なくとも凹部１１２ａ内にｐ-型層１１３が残る。これにより、リサーフ層１４０が構成されるようにでき、第６実施形態と同様の効果を得ることができる。
　また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本開示を適用することができる。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (16)

  1. 　半導体材料で構成された基板（１１）の表面（１１ａ）に、第１導電型の第１半導体層（１２）が形成された半導体基板（１０）を用意し、
    　前記第１半導体層のうち縦型ＭＯＳＦＥＴを形成してチップとして用いるメイン領域の少なくとも一部を含むように第１凹部（１２ａ）を形成することで、前記第１半導体層に段差を形成し、
    　前記第１凹部内を含めて前記第１半導体層の上にマスク（１４）を配置し、該マスクを用いて前記メイン領域における前記第１凹部内において、前記第１半導体層をエッチングすることで複数のトレンチ（１５）を形成し、
    　前記マスクのうちの少なくとも前記第１凹部内に形成されている部分を除去したのち、前記各トレンチ内および前記第１凹部内を埋め込みつつ前記第１半導体層の上に、第２導電型の第２半導体層（１６）をエピタキシャル成長させ、
    　前記第２半導体層を平坦化研磨することで、前記第２半導体層を前記各トレンチおよび前記第１凹部に残し、前記各トレンチ内に残された前記第２半導体層による第２導電型カラムと複数のトレンチ間に配置された前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造を形成し、
    　前記スーパージャンクション構造の上に、第１導電型のチャネル層（１７）と該チャネル層に接する第２導電型のソース領域（１８）を形成すると共に、前記チャネル層の表面にゲート絶縁膜（２２）を介してゲート電極（２３）を形成し、さらに前記半導体基板の表面側に前記ソース領域に電気的に接続されるソース電極（２５）を形成すると共に、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極（２６）を形成することで縦型ＭＯＳＦＥＴを形成すること、
    　を含んでいるスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  2. 　前記段差の形成は、前記メイン領域とダイシング時にカットされるスクライブ領域との境界位置近傍まで前記第１凹部を形成し、前記メイン領域と前記スクライブ領域の間に段差を設けることにより実施される請求項１に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  3. 　前記段差の形成は、前記メイン領域とダイシング時にカットされるスクライブ領域との境界位置において、前記メイン領域における外縁部の少なくとも一部に前記第１半導体層が凸状に残されるようにする請求項１または２に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  4. 　前記第１半導体層が凸状に残された位置に、前記第１半導体層との導通をとる第１導電型不純物層（２７）を形成することをさらに含んでいる請求項３に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  5. 　前記スクライブ領域にアライメントのターゲットとなる第２凹部（１２ｂ）を形成することをさらに含んでいる請求項２ないし４のいずれか１つに記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  6. 　前記第２凹部（１２ｂ）の形成は、前記段差の形成における前記第１凹部の形成と同時に行う請求項５に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  7. 　前記第２半導体層のエピタキシャル成長の前に、前記第１半導体層のうち前記縦型ＭＯＳＦＥＴが形成されるメイン領域の周辺領域となる外周領域において第３凹部（１２ｃ）を形成することをさらに含み、
    　前記第２半導体層のエピタキシャル成長では、前記第３凹部内を埋め込むように前記第１半導体層の上に前記第２半導体層を形成する請求項１ないし６のいずれか１つに記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  8. 　前記縦型ＭＯＳＦＥＴの形成は、
    　第１導電型カラムの上の第２半導体層において、第２導電型不純物をイオン注入して前記チャネル層を形成し、
    　前記チャネル層の表層部に第１導電型不純物をイオン注入して前記ソース領域を形成し、
    　前記チャネル層を貫通して前記第１導電型カラムに達するゲートトレンチ（２１）を形成し、
    　前記ゲートトレンチの内壁面に前記ゲート絶縁膜を形成すると共に、前記ゲート絶縁膜の表面に前記ゲート電極を形成することを含み、
    　前記縦型ＭＯＳＦＥＴは、トレンチゲート型の縦型ＭＯＳＦＥＴである請求項１ないし７のいずれか１つに記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  9. 　前記縦型ＭＯＳＦＥＴの形成は、
    　第１導電型カラムの上の第２半導体層において、第２導電型不純物をイオン注入して前記チャネル層を形成し、
    　前記チャネル層の表層部に第１導電型不純物をイオン注入して前記ソース領域を形成し、
    　前記ソース領域から所定間隔離間した位置に第１導電型不純物をイオン注入して、前記チャネル層を貫通して前記第１半導体層に達する第１導電型接続層（３０）を形成し、
    　前記チャネル層の表面に前記ゲート絶縁膜を形成すると共に、前記ゲート絶縁膜の表面に前記ゲート電極を形成することを含み、
    　前記縦型ＭＯＳＦＥＴは、プレーナ型の縦型ＭＯＳＦＥＴである請求項１ないし７のいずれか１つに記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  10. 　半導体材料で構成された基板（１１）の表面（１１ａ）に、第１導電型の第１半導体層（１２）が形成された半導体基板（１０）を用意し、
    　前記第１半導体層の上にマスク（１４）を配置したのち、該第１半導体層のうち縦型ＭＯＳＦＥＴを形成してチップとして用いるメイン領域において、該第１半導体層をエッチングすることで複数のトレンチ（１５）を形成し、
    　前記各トレンチ内を埋め込みつつ、前記第１半導体層のうち前記トレンチの外側の部分の該第１半導体層上にも、第２導電型の第２半導体層（１６）をエピタキシャル成長させることで、前記トレンチ内に残された前記第２半導体層による第２導電型カラムと複数のトレンチ間に配置された前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造を形成し、
    　前記スーパージャンクション構造の上に、第１導電型のチャネル層（１７）と該チャネル層に接する第２導電型のソース領域（１８）を形成すると共に、前記チャネル層の表面にゲート絶縁膜（２２）を介してゲート電極（２３）を形成し、さらに前記半導体基板の表面側に前記ソース領域に電気的に接続されるソース電極（２５）を形成すると共に、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極（２６）を形成することで縦型ＭＯＳＦＥＴを形成すること、
    　を含んでいるスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  11. 　半導体材料で構成された基板（１１）の表面（１１ａ）に、第１導電型の第１半導体層（１２）が配置された半導体基板（１０）と、
    　前記第１半導体層の一部に配置された第１凹部（１２ａ）と、
    　前記第１凹部により前記第１半導体層に形成された段差によって構成され、前記第１半導体層のうち前記第１凹部の外側に位置している凸部と、
    　前記第１凹部の下側において、前記第１半導体層に配置された複数のトレンチ（１５）と、
    　前記各トレンチ内および前記第１凹部内に埋め込まれ、前記第１半導体層の上にエピタキシャルに配置された第２導電型の第２半導体層（１６）と、
    　前記各トレンチ内の前記第２半導体層による第２導電型カラムと複数のトレンチの間の前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造と、
    　前記スーパージャンクション構造の上に配置された、第１導電型のチャネル層（１７）と該チャネル層に接する第２導電型のソース領域（１８）と、
    　前記チャネル層の表面にゲート絶縁膜（２２）を介して配置されたゲート電極（２３）と、
    　前記ソース領域に電気的に接続されるソース電極（２５）と、
    　前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極（２６）とを有する、
    　スーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置。
  12. 　前記凸部配置された、前記第１半導体層との導通をとる第１導電型不純物層（２７）をさらに有する請求項１１に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置。
  13. 　半導体材料で構成された基板（１１１）の表面（１１１ａ）に、第１導電型の第１半導体層（１１２）が形成されると共に該第１半導体層（１１２）の上に第２導電型の第２半導体層（１１３）が形成された半導体基板（１１０）を用意し、
    　前記第２半導体層の上にマスク（１１４）を配置し、該マスクを用いて前記第２半導体層および前記第１半導体層をエッチングすることで、前記第２半導体層を貫通して前記第１半導体層に達する複数のトレンチ（１１５）を形成し、
    　前記マスクのうちの少なくとも前記各トレンチの周辺に位置している部分を除去したのち、前記各トレンチ内を埋め込みつつ前記第２半導体層の上に、第２導電型の第３半導体層（１１６）をエピタキシャル成長させ、
    　前記第３半導体層を平坦化研磨し、前記第３半導体層を前記トレンチに残しつつ前記第２半導体層を露出させ、前記トレンチ内に残された前記第３半導体層による第２導電型カラムと複数のトレンチ間の前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造を形成し、
    　前記スーパージャンクション構造の上に、第１導電型のチャネル層（１１７）と該チャネル層に接する第２導電型のソース領域（１１８）を形成すると共に、前記チャネル層の表面にゲート絶縁膜（１２２）を介してゲート電極（１２３）を形成し、さらに前記半導体基板の表面側に前記ソース領域に電気的に接続されるソース電極（１２５）を形成すると共に、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極（１２６）を形成することで縦型ＭＯＳＦＥＴを形成すること、
    　を含んでいるスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  14. 　前記半導体基板の用意は、
    　前記第１半導体層のうち前記縦型ＭＯＳＦＥＴが形成されるセル領域の周辺領域となる外周領域において凹部（１１２ａ）を形成し、該凹部内を埋め込むように前記第１半導体層の上に前記第２半導体層を形成したものを前記半導体基板として用意することにより、実施される請求項１３に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  15. 　前記縦型ＭＯＳＦＥＴの形成は、
    　第１導電型カラムの上の第２半導体層において、第２導電型不純物をイオン注入して前記チャネル層を形成し、
    　前記チャネル層の表層部に第１導電型不純物をイオン注入して前記ソース領域を形成し、
    　前記チャネル層を貫通して前記第１導電型カラムに達するゲートトレンチ（１２１）を形成し、
    　前記ゲートトレンチの内壁面に前記ゲート絶縁膜を形成すると共に、前記ゲート絶縁膜の表面に前記ゲート電極を形成することを含み
    　縦型ＭＯＳＦＥＴは、トレンチゲート型の縦型ＭＯＳＦＥＴである請求項１３または１４に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  16. 　前記縦型ＭＯＳＦＥＴの形成は、
    　第１導電型カラムの上の第２半導体層において、第２導電型不純物をイオン注入して前記チャネル層を形成し、
    　前記チャネル層の表層部に第１導電型不純物をイオン注入して前記ソース領域を形成し、
    　前記ソース領域から所定間隔離間した位置に第１導電型不純物をイオン注入して、前記チャネル層を貫通して前記第１半導体層に達する第１導電型接続層（１３０）を形成し、
    　前記チャネル層の表面に前記ゲート絶縁膜を形成すると共に、前記ゲート絶縁膜の表面に前記ゲート電極を形成することを含み、
    　前記縦型ＭＯＳＦＥＴは、プレーナ型の縦型ＭＯＳＦＥＴである請求項１３または１４に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
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