WO2013021636A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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竹内　有一
巨裕 鈴木
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    • H01L29/1066—Gate region of field-effect devices with PN junction gate

Definitions

  • the present disclosure relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device provided with an outer peripheral withstand voltage structure region so as to surround an outer periphery of a transistor cell region in which cells such as JFETs or MOSFETs are formed, and a manufacturing method thereof.
  • SiC silicon carbide
  • an SiC semiconductor device including a JFET having a trench structure has been proposed (see, for example, Patent Document 1).
  • this SiC semiconductor device an N ⁇ type drift layer, a P + type first gate region, and an N + type source region are formed in this order on an N + type SiC substrate, and then a trench penetrating them is formed.
  • an N ⁇ type channel layer and a P + type second gate region are formed in the trench.
  • the source electrode electrically connected to the N + type source region and the N + type SiC substrate are electrically connected.
  • An operation is performed in which a drain current flows between the drain electrode connected to the first electrode and the second electrode.
  • a mesa structure is formed by forming a recess in the outer peripheral region surrounding the periphery of the transistor cell region in which the JFET is formed, and a P-type is formed at the boundary position of the recess. It is conceivable to form a RESURF layer or a P-type guard ring layer. These P-type RESURF layers and P-type guard ring layers are formed by selectively implanting P-type impurities after forming the recesses, but the following problems occur. This problem will be described with reference to FIG.
  • 18 (a) and 18 (b) are cross-sectional views showing a process of forming a P-type RESURF layer as an outer peripheral pressure resistant structure.
  • an N ⁇ type drift layer J 2 a P + type first gate region J 3 and an N + type source region J 4 are formed in order on an N + type SiC substrate J 1, and then a trench is formed therethrough.
  • J5 is formed, and an N ⁇ -type channel layer J6 and a P + -type second gate region J7 are formed in the trench J5 to constitute the basic structure of the JFET.
  • a recess J9 deeper than the first gate region J3 is formed by selective etching using a different mask.
  • P-type RESURF layer J10 is formed by selectively ion-implanting P-type impurities.
  • the ion implantation of the P-type impurity for forming the P-type RESURF layer J10 is performed from the direction normal to the substrate surface as shown in FIG. 18A and as shown in FIG. 18B. It is conceivable that the oblique ion implantation is performed at an angle inclined by a predetermined angle with respect to the normal direction to the substrate surface.
  • the P-type RESURF layer J10 is not formed on the side surface of the recess J9 and the corner portion serving as the boundary between the side surface and the bottom surface. For this reason, the first gate region J3 and the p-type RESURF layer J10 are separated from the side surface of the recess J9, and the drain breakdown voltage at the time of OFF is significantly reduced to 400 V or less, for example. That is, since the P-type RESURF layer J10 does not exist in the corner portion of the recess J9, electric field concentration occurs in this portion, and the drain breakdown voltage is reduced.
  • the drain breakdown voltage at the time of OFF can be improved to, for example, about 1300V.
  • the ion implantation process becomes complicated and takes time, which in turn reduces the device manufacturing cost. Will be increased.
  • the present disclosure has a structure in which an outer peripheral breakdown voltage structure surrounding the outer periphery of a transistor cell region where a JFET or the like is formed can be formed and a high drain breakdown voltage can be obtained without performing oblique ion implantation.
  • An object of the present invention is to provide a SiC semiconductor device and a manufacturing method thereof.
  • the outer peripheral withstand voltage structure provided in the outer peripheral withstand voltage structure region is formed so as to surround the outer periphery of the transistor cell region, and is deeper than the first conductivity type layer and the second conductivity type layer.
  • a first recess reaching the drift layer a first trench formed so as to surround the outer periphery of the transistor cell region at the position of the inner peripheral side surface of the first recess, and embedded in the first trench, and an electric field relaxation structure including a second conductivity type buried layer constituting the side surface of the recess.
  • the electric field relaxation structure in which the side surface of the first recess is configured by the second conductivity type buried layer, the electric field concentration at the corner portion that becomes the boundary between the side surface and the bottom surface is reduced, and the breakdown position is set. Since it is possible to shift to the drift layer at the bottom surface of the first recess, electric field relaxation can be performed. Therefore, the drain breakdown voltage can be improved. Since the second conductivity type buried layer having such a structure is formed by being buried in the first trench, it can be formed without performing oblique ion implantation. Thereby, it is possible to form an outer peripheral breakdown voltage structure surrounding the outer periphery of the transistor cell region without performing oblique ion implantation, and to obtain a high drain breakdown voltage.
  • the second recess is formed so as to surround the outer periphery of the transistor cell region deeper than the thickness of the first conductivity type layer, and the first recess is more than the second recess. Is formed on the outer peripheral side of the transistor cell region, is formed deeper than the second recess, and the first trench is formed at a boundary position between the second recess and the first recess.
  • the first recess may be formed on the outer peripheral side of the transistor cell region with respect to the second recess.
  • the first recess side of the bottom surface of the second recess and the second recess side of the bottom surface of the first recess are connected to the second conductivity type buried layer.
  • the second conductivity type layer is formed, and the electric field relaxation structure is constituted by the second conductivity type RESURF layer constituted by these connection structures.
  • the second conductivity type layer on the first recess side of the bottom surface of the second recess and the second conductivity type layer on the second recess side of the bottom surface of the first recess become the second conductivity type buried layer. Since the second conductivity type RESURF layer is configured by being continuously connected, it is possible to secure an ideal drain breakdown voltage during OFF.
  • a plurality of first trenches are formed on the outer peripheral side further from the boundary position between the second recess and the first recess, and the second conductivity type buried layer is formed in each first trench.
  • the electric field relaxation structure is configured by a guard ring structure including a second conductive type buried layer provided in the plurality of first trenches.
  • the guard ring structure is configured by the second conductivity type buried layers provided in the plurality of first trenches. Even when such a guard ring structure is provided, the second conductivity type buried layer can be arranged on the side surface of the first recess by using the first trench or the second conductivity type buried layer. . Even with such a structure, an effect similar to that of the third aspect can be obtained.
  • the second conductivity type embedded layer is provided in each of the first trenches, and is formed inside the boundary position between the second recess and the first recess.
  • the electric field relaxation structure is configured by a guard ring structure including a second conductivity type buried layer provided in the first trench.
  • the guard ring structure can be formed inside the boundary position between the second recess and the first recess.
  • the first trench and the first conductive type buried layer are also formed in the second recess.
  • a guard ring structure using the buried layer and the second conductivity type buried layer is formed, and the second conductivity type layer is disposed between the first trenches.
  • the second conductive type buried layer and the second conductive type layer function as a guard ring structure, and the distance between them is only the thickness of the first conductive type buried layer. Therefore, the electric field inside the guard ring structure is further reduced, and the drain breakdown voltage can be secured stably and easily.
  • the first trench constituting the guard ring structure is characterized in that the width is narrowed toward the outer peripheral direction of the transistor cell region.
  • the width of the first trench can be gradually narrowed toward the outer peripheral direction of the transistor cell region.
  • the position of the bottom of the second conductivity type buried layer can be gradually reduced.
  • the transistor cell region includes the first conductivity type layer and the second conductivity type layer in which the second conductivity type layer is the first gate region and the first conductivity type layer is the source region.
  • a JFET that controls the current between the source and the drain is formed by controlling the potential of.
  • the present disclosure can be applied to a SiC semiconductor device that configures a JFET in the transistor cell region.
  • the second trench, the channel layer, and the second gate region are formed. Therefore, using these formation steps, the first trench formation step and the second conductivity type buried layer are formed. A formation process etc. can be performed. As a result, the manufacturing process can be shared, and the electric field relaxation structure can be realized without increasing the manufacturing process.
  • the first trench and the second trench have the same depth, and the second conductivity type buried layer is interposed in the first trench via the first conductivity type buried layer. Will be formed.
  • the transistor cell region has the second conductivity type layer as a base region, the first conductivity type layer as a source region, and a base region located between the source region and the drift layer.
  • a MOSFET that controls the current between the source and the drain by controlling the potential of the gate electrode is formed.
  • the present disclosure can be applied to an SiC semiconductor device that constitutes a MOSFET in the transistor cell region.
  • the second trench can be formed and a deep layer can be embedded in the second trench. Therefore, the first trench forming step and the second trench can be formed using these forming steps.
  • a conductive type buried layer forming step or the like can be performed. As a result, the manufacturing process can be shared, and the electric field relaxation structure can be realized without increasing the manufacturing process.
  • the first trench and the second trench have the same depth.
  • the MOSFET in the transistor cell region, a trench that penetrates through the first conductivity type layer and the second conductivity type layer to reach the drift layer is formed, and the gate insulating film and the gate are formed in the trench.
  • the MOSFET has a trench gate structure, and the depth of the second trench is deeper than the trench in the trench gate structure.
  • the MOSFET formed in the transistor cell region can be a MOSFET having a trench gate structure.
  • the depth of the second trench in which the deep layer is embedded is deeper than the trench constituting the trench gate structure.
  • the present disclosure in the second to eleventh aspects described above, the case where the present disclosure is grasped as an apparatus has been described, but the present disclosure can also be grasped as a manufacturing method.
  • the twelfth to twenty-second aspects are disclosures corresponding to the manufacturing method of the SiC semiconductor device of the first to eleventh aspects.
  • a step of preparing a semiconductor substrate a step of forming a first trench surrounding the outer periphery of the transistor cell region in the outer peripheral withstand voltage structure region, and a second conductivity embedded in the first trench Forming a buried type layer, and forming a first recess that reaches the drift layer deeper than the first conductivity type layer and the second conductivity type layer so as to surround the outer periphery of the transistor cell region,
  • the first concave portion is located at a position that becomes the side surface on the inner peripheral side, and the side surface of the first concave portion is configured by the second conductivity type buried layer, It is characterized by constituting an electric field relaxation structure including a two-conductivity type buried layer.
  • the step of forming the second recess so as to surround the outer periphery of the transistor cell region is deeper than the thickness of the first conductivity type layer
  • the step of forming the first recess includes: The first trench is positioned at the boundary position between the second recess and the first recess, and the side surface of the first recess at the boundary position between the second recess and the first recess is configured by the second conductivity type buried layer.
  • the electric field relaxation structure including the second conductivity type buried layer is formed.
  • a mask is formed on the substrate surface, and the second conductive is performed from the normal direction of the substrate using the mask.
  • the second conductivity is connected to the second conductivity type buried layer on the first recess side of the bottom surface of the second recess and on the second recess side of the bottom surface of the first recess by ion implantation of the type impurity.
  • the electric field relaxation structure is formed by forming the mold layer and forming the second conductivity type RESURF layer by these connection structures.
  • the second conductivity type layer can be formed by ion-implanting the second conductivity type impurity from the substrate normal direction. Thereby, the SiC semiconductor device of the 3rd mode can be manufactured.
  • a plurality of first trenches are formed on the outer peripheral side from the boundary position between the second recess and the first recess, and the second conductivity type is formed.
  • the second conductivity type buried layer is formed in each of the first trenches, thereby constituting the second conductivity type buried layer provided in the plurality of first trenches.
  • An electric field relaxation structure is constituted by the guard ring structure to be formed. Thereby, the SiC semiconductor device of the 4th mode can be manufactured.
  • the first trench in the step of forming the first trench, is also formed inside the boundary position between the second recess and the first recess, and the second trench is formed in each first trench.
  • the electric field relaxation structure is configured by the guard ring structure formed by the second conductive type buried layer provided in the plurality of first trenches. It is characterized by that. Thereby, the SiC semiconductor device of the 5th mode can be manufactured.
  • the step of forming the first trench is characterized in that the width of the plurality of trenches becomes narrower toward the outer peripheral direction of the transistor cell region.
  • the step of forming the second trench that reaches the drift layer through the first conductivity type layer and the second conductivity type layer, and on the inner wall of the second trench Forming a first conductivity type channel layer by epitaxial growth, forming a second conductivity type second gate region on the channel layer, and a source electrode electrically connected to the first conductivity type layer And forming a drain electrode electrically connected to the first conductivity type substrate, the second conductivity type layer as the first gate region and the first conductivity type layer as the source region.
  • a JFET that controls the current between the source and the drain is formed by controlling the potential of at least one of the first gate region and the second gate region.
  • the step of forming the first conductivity type buried layer in the first trench and the second conductivity is performed after the formation of the first conductivity type buried layer in the first trench, the step of forming the first trench and the step of forming the second trench are performed simultaneously, and the first conductivity type is formed.
  • a process of forming a buried layer and a step of forming a channel layer are performed at the same time, and a process of forming a second conductivity type buried layer and a process of forming a second gate region are performed simultaneously. Therefore, the electric field relaxation structure can be realized without increasing the number of manufacturing steps.
  • a step of forming a second trench that reaches the drift layer through the first conductivity type layer and the second conductivity type layer, and embedded in the second trench Forming a deep layer of the second conductivity type, and the surface of the base region located between the source region and the drift layer with the second conductivity type layer as the base region and the first conductivity type layer as the source region
  • Forming a gate insulating film on the surface forming a gate electrode on the surface of the gate insulating film, forming a source electrode electrically connected to the first conductive type layer, and forming a first conductive type substrate on the first conductive type substrate
  • Forming a drain electrode that is electrically connected Forming a MOSFET that controls a source-drain current by controlling the potential of the gate electrode.
  • the step of forming the first trench and the step of forming the second trench are performed simultaneously,
  • the manufacturing process can be shared, and an electric field relaxation structure can be realized without an increase in the manufacturing process.
  • the MOSFET formed in the transistor cell region is a MOSFET having a trench gate structure
  • the first conductivity type layer and the second conductivity type layer are formed in the transistor cell region.
  • the SiC semiconductor device of the eleventh aspect can be manufactured by increasing the depth of.
  • the drawing (A) is a top surface layout view of the SiC semiconductor device including the JFET according to the first embodiment of the present disclosure
  • (b) is a cross-sectional view taken along the line IB-IB in (a).
  • 4 is a graph showing the results of examining the relationship between the impurity concentration of a P + -type layer 15 and the drain breakdown voltage.
  • (A) (b) (c) is sectional drawing which showed the manufacturing process of the SiC semiconductor device shown to Fig.1 (a) (b).
  • FIG. 6 is a cross-sectional view showing a manufacturing process of the SiC semiconductor device shown in FIG. 5. It is sectional drawing of the SiC semiconductor device provided with JFET concerning 3rd Embodiment of this indication.
  • FIG. 8 is a cross-sectional view showing a manufacturing step of the SiC semiconductor device shown in FIG. 7. It is sectional drawing of the SiC semiconductor device provided with JFET concerning 4th Embodiment of this indication.
  • FIG. 14 is a cross-sectional view showing a manufacturing step of the SiC semiconductor device shown in FIG. 13. It is sectional drawing of the SiC semiconductor device provided with MOSFET concerning 7th Embodiment of this indication.
  • FIG. 16 is a cross-sectional view showing a manufacturing step of the SiC semiconductor device shown in FIG. 15. It is sectional drawing of the SiC semiconductor device provided with MOSFET concerning 8th Embodiment of this indication.
  • (A) (b) is sectional drawing which showed the formation process of the P-type RESURF layer as an outer periphery pressure
  • FIGS. 1A and 1B are views showing a SiC semiconductor device provided with a JFET according to the present embodiment.
  • FIG. 1A is a top surface layout diagram
  • FIG. 1B is an IB-IB of FIG. It is sectional drawing.
  • the configuration of the SiC semiconductor device including the JFET according to this embodiment will be described below based on this figure.
  • an embedded epitaxial region R3 in which an epitaxial layer is embedded in a trench to form a gate structure is laid out in a stripe shape in which a plurality of strips are arranged in a strip shape, and the outer peripheral breakdown voltage structure region R2 is provided.
  • the SiC semiconductor device includes an N + type substrate (first conductivity type substrate) 1, an N ⁇ type drift layer 2, a P + type layer (second conductivity type layer) 3, and an N + type layer (first conductivity type) made of SiC.
  • Layer) 4 is formed by using a semiconductor substrate 5 having a laminated structure.
  • the N + type substrate 1 has an N type impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the N ⁇ -type drift layer 2 is, for example, 1 ⁇ 10 15 to 5 ⁇ 10 16 cm ⁇ 3 in which the N-type impurity concentration is lower than that of the N + -type substrate 1, and the P + -type layer 3 has, for example, a P-type impurity concentration.
  • the N + -type layer 4 has an N-type impurity concentration higher than that of the N ⁇ -type drift layer 2, for example, 1 ⁇ 10 18 to 5 ⁇ 10 20 cm ⁇ 3 . Has been.
  • a transistor cell region R1 provided with a large number of JFETs is formed on the inner side of the semiconductor substrate 5, and an outer peripheral breakdown voltage structure region R2 is formed so as to surround the transistor cell region R1, whereby SiC A semiconductor device is configured.
  • a trench (second trench) 6 that penetrates through the N + type layer 4 and the P + type layer 3 to reach the N ⁇ type drift layer 2 is formed.
  • the trench 6 is formed in a state where a plurality of trenches 6 are arranged at a predetermined interval with one direction as a longitudinal direction.
  • an N ⁇ type channel layer (fourth semiconductor layer) having a thickness of 1 ⁇ m or less and an N type impurity concentration of 5 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3.
  • a P + type layer (fifth semiconductor layer) 8 having a P type impurity concentration of 1 ⁇ 10 18 to 5 ⁇ 10 20 cm ⁇ 3 are epitaxially grown in this order.
  • the trench 6 is buried by these N ⁇ type channel layer 7 and P + type layer 8, thereby forming a buried epi region R 3.
  • the first gate region is formed by the P + type layer 3
  • the second gate region is formed by the P + type layer 8
  • the N + type layer 4 is used.
  • An N + type source region is formed.
  • the first gate electrode is electrically connected to the P + -type layer 3 forming the first gate region, and the gate voltage of the first gate region is controlled through the first gate electrode.
  • a second gate electrode 9 is electrically connected to the P + -type layer 8 constituting the second gate region, and the gate voltage of the second gate region is controlled through the second gate electrode 9.
  • the first gate electrode is formed on the surface of the P + -type layer 3 constituting the first gate region, but is formed at a position different from that in FIG. 1B, via the contact hole. In contact with the P + -type layer 3.
  • the second gate electrode 9 is formed on each surface of the P + type layer 8 constituting the second gate region.
  • the first gate electrode and the second gate electrode 9 are made of, for example, Ni which is a material capable of making ohmic contact with a P + type semiconductor, and an alloy film of Ti and Al laminated thereon.
  • a source electrode 10 made of, for example, Ni is formed on the surface of the N + type layer 4 constituting the N + type source region.
  • the source electrode 10 is configured to be electrically separated from the first gate electrode and the second gate electrode 9 through the interlayer insulating film 11.
  • a drain electrode 12 electrically connected to the N + type substrate 1 is formed on the back surface side of the semiconductor substrate 5, and a transistor cell region R1 made up of a plurality of JFETs is configured by such a configuration.
  • trench (first trench) 13 that penetrates N + type layer 4 and P + type layer 3 and reaches N ⁇ type drift layer 2 is also formed on the main surface side of semiconductor substrate 5 in peripheral breakdown voltage structure region R 2.
  • the trench 13 is formed so as to surround the outer periphery of the transistor cell region R1.
  • an N ⁇ type layer (first conductivity type buried layer) 14 formed simultaneously with the N ⁇ type channel layer 7 and a P + type layer (first layer formed simultaneously with the P + type layer 8). 2 conductivity type buried layer) 15 is provided.
  • the mesa structure is formed by forming a recess 17 corresponding to the first recess having a depth that reaches the N ⁇ type drift layer 2 through the 4 and P + type layers 3. That is, a recess 17 is formed so as to surround the transistor cell region R1, and a mesa structure in which the recess 16 is formed so as to surround the transistor cell region R1 on the inner peripheral side thereof is configured.
  • P type P-type regions 18 and 19 having an impurity concentration of 1 ⁇ 10 18 to 5 ⁇ 10 20 cm ⁇ 3 are formed.
  • the position of the boundary between the bottom surface and the side surface of the recess 17 (stepped portion) is aligned with the position of the trench 13 described above, and the side surface of the recess 17 is formed by the P + -type layer 15 disposed in the trench 13. It has a structured structure.
  • the P-type region 18 formed on the bottom surface of the recess 16 is connected to the P + -type layer 15 disposed in the trench 13 and the P-type region 19 formed on the bottom surface of the recess 17. These constitute the P-type RESURF layer 20.
  • the P-type RESURF layer 20 forms an electric field relaxation structure.
  • N + -type layer 21 is formed in the surface layer portion of the N ⁇ -type drift layer 2 on the outer peripheral pressure-resistant structure region R2 on the outer peripheral side of the bottom surface of the recess 17 further than the P-type RESURF layer 20. And, this is the N + -type layer 21 and electrode 22 are connected, these N + -type layer 21 and the electrode 22, the field cutting channel stopper (EQR) is configured.
  • the SiC semiconductor device including the JFET according to the present embodiment is configured by the above structure.
  • the JFET formed in the transistor cell region R1 operates normally off. This operation is controlled by the voltage applied to the first gate electrode and the second gate electrode 9 and is performed as follows.
  • first gate electrode and the second gate electrode 9 are electrically connected and these potentials can be controlled to the same potential, or they are not electrically connected to each other, and each potential is independently
  • double gate driving is performed. That is, the extension amount of the depletion layer extending from the P + type layers 3 and 8 serving as the first and second gate regions to the N ⁇ type channel layer 7 side based on the potentials of the first gate electrode and the second gate electrode 9. Be controlled. For example, when no voltage is applied to the first gate electrode or the second gate electrode 9, the N ⁇ type channel layer 7 is pinched off by a depletion layer extending from the P + type layers 3 and 8. Thereby, the source-drain current is turned off.
  • the P-type region 18 formed on the bottom surface of the recess 16, the P + -type layer 15 disposed in the trench 13, and the recess A P-type RESURF layer 20 is constituted by the P-type region 19 formed on the bottom surface of 17. Since this P-type RESURF layer 20 is configured to surround the periphery of the transistor cell region R1, electric field concentration at the corner portion that becomes the boundary between the side surface and the bottom surface is alleviated, and the breakdown position is set at the bottom surface of the recess 17. Since it is possible to shift to the N ⁇ type drift layer 2, electric field relaxation can be performed. Therefore, the drain breakdown voltage can be improved.
  • FIG. 2 is a graph showing the results of examining the relationship between the impurity concentration of the P + -type layer 15 and the drain breakdown voltage when the P + -type layer 15 is disposed at the boundary position (step portion) between the bottom surface and the side surface of the recess 17. It is.
  • the drain breakdown voltage when the P + -type layer 15 is not disposed at the boundary position between the bottom surface and the side surface of the recess 17 is also shown in the drawing.
  • the drain breakdown voltage is greatly reduced as compared with the case where the P + -type layer 15 is not arranged. It turns out that it improves.
  • the P-type impurity concentration is 3.0 ⁇ 10 17 cm ⁇ 3 or more, a high drain withstand voltage exceeding 1100 V can be obtained. Therefore, a high drain breakdown voltage is obtained by setting the P-type impurity concentration of the P + -type layer 15 to 3.0 ⁇ 10 17 cm ⁇ 3 or more.
  • 1 ⁇ 10 18 to 5 ⁇ 10 By setting to 20 cm ⁇ 3 (for example, 5 ⁇ 10 18 cm ⁇ 3 ), a higher drain breakdown voltage can be obtained more reliably.
  • FIGS. 3A, 3B, and 4C the manufacturing process diagrams shown in FIGS. 3A, 3B, and 4C are shown. It explains using.
  • FIGS. 4A, 4B, and 4C are omitted on the outer peripheral side of the P-type RESURF layer 20 in the cross section shown in FIG. It is.
  • Step shown in FIG. 3 (a) First, an N + type substrate 1 having the above impurity concentration is prepared, and an N ⁇ type drift layer 2, a P + type layer 3 and an N + type layer 4 are epitaxially grown on the surface of the N + type substrate 1 in this order. Then, the semiconductor substrate 5 is formed.
  • a trench 6 that penetrates the N + -type layer 4 and the P + -type layer 3 and reaches the N ⁇ -type drift layer 2 is formed in the transistor cell region R1, and at the same time, in the outer peripheral breakdown voltage structure region R2, N + A trench 13 that penetrates through the mold layer 4 and the P + -type layer 3 to reach the N ⁇ -type drift layer 2 is formed.
  • the trenches 6 and 13 are formed with the same width and the same depth.
  • N ⁇ -type SiC and P + -type SiC are epitaxially grown on the entire surface of the semiconductor substrate 5 to form an N ⁇ -type layer 30 and a P + -type layer 31, thereby filling the trenches 6 and 13. .
  • Step shown in FIG. 4 (a) By flattening the surface of the semiconductor substrate 5 by etch back, CMP (Chemical Mechanical Polishing), etc., the N ⁇ type layer 30 and the P + type layer 31 are left only in the trenches 6 and 13. As a result, an N ⁇ type channel layer 7 and a P + type layer 8 are formed in the trench 6, and an N ⁇ type layer 14 and a P + type layer 15 are formed in the trench 13.
  • CMP Chemical Mechanical Polishing
  • the recess 16 is formed by etching to a position deeper than the N + type layer 4 at the outer edge of the transistor cell region R1.
  • the concave portion 16 is formed by performing anisotropic etching after arranging a mask in which a region where the concave portion 16 is to be formed (peripheral pressure-resistant structure region R2) is opened. Subsequently, using a mask different from the mask used previously, anisotropic etching such as RIE is performed again to selectively etch the outer edge portion of the bottom surface of the concave portion 16 to a position deeper than the P + type layer 3. Form.
  • anisotropic etching such as RIE (Reactive Ion Etching)
  • the side surface of the recess 17 is constituted by the P + type layer 15 disposed in the trench 13.
  • Step shown in FIG. 4 (c)] After disposing the mask 32 for ion implantation, openings are formed in regions where the P-type regions 18 and 19 are to be formed. Thereafter, P-type regions 18 and 19 are formed by ion-implanting P-type impurities from a direction perpendicular to the substrate surface. At this time, in the step shown in FIG. 4B, the side surface of the concave portion 17 is configured by the P + type layer 15 arranged in the trench 13, so that the P formed on the bottom surface of the concave portion 16 is formed. The mold region 18 is connected to the P + -type layer 15 disposed in the trench 13 and the P-type region 19 formed on the bottom surface of the concave portion 17, thereby forming the P-type RESURF layer 20.
  • a residue of the mask 32 may remain on the side surface of the recess 17, and the ion implantation is blocked by this residue, and the end position of the P-type region 19 is slightly changed.
  • the corner portion of the recess 17 may be separated.
  • the P + -type layer 15 disposed in the trench 13 is also present on the bottom surface of the recess 17, the P + -type layer 15 and the P-type region 19 can be formed without interruption.
  • N-type impurities are ion-implanted using a metal mask or the like, and the implanted impurities are activated to form the N + -type layer 21.
  • contact holes are formed in predetermined regions of the interlayer insulating film 11 and the N + type layer 4, and a wiring layer is formed on the interlayer insulating film 11.
  • the first gate electrode, the second gate electrode 9, the source electrode 10, and the electrode 22 are formed by forming a film and patterning the wiring layer.
  • the SiC semiconductor device shown in FIGS. 1A and 1B is completed.
  • an electric field relaxation structure is formed. Since the P-type RESURF layer 20 is configured to surround the periphery of the transistor cell region R1, the electric field concentration at the corner portion that becomes the boundary between the side surface and the bottom surface is alleviated, and the breakdown position is set to the bottom surface of the recess 17. in N - since it shifts the type drift layer 2, it is possible to perform the electric field relaxation. Therefore, the drain breakdown voltage can be improved.
  • the P-type RESURF layer 20 in which the P-type region 18, the P + -type layer 15, and the P-type region 19 are continuously connected constitutes an ideal drain breakdown voltage at OFF. Can be secured.
  • the P-type RESURF layer 20 configured in this way, ions need not be implanted into the side surfaces of the recesses 17 during ion implantation, and only the P-type regions 18 and 19 on the bottom surfaces of the recesses 16 and the recesses 17 are formed. good. For this reason, the P-type RESURF layer 20 can be formed without performing oblique ion implantation. Therefore, an SiC semiconductor device having a structure capable of forming an outer peripheral breakdown voltage structure surrounding the outer periphery of the transistor cell region R1 in which a JFET or the like is formed without obtaining oblique ion implantation, and capable of obtaining a high drain breakdown voltage. Is possible.
  • the trench 13, the N ⁇ -type layer 14 and the P + -type layer 15 for realizing such a structure are simultaneously formed with the trench 6, the N ⁇ -type layer 7 and the P + -type layer 8 for configuring the JFET. Since it can be formed, the manufacturing process can be shared, and the above structure can be realized without increasing the manufacturing process.
  • FIG. 5 is a cross-sectional view of the SiC semiconductor device including the JFET according to the present embodiment.
  • a plurality of trenches 13 are formed, and each trench 13 is filled with an N ⁇ type layer 14 and a P + type layer 15.
  • the position of the boundary position (stepped portion) between the bottom surface and the side surface of the trench 13 and the concave portion 17 on the innermost peripheral side, that is, the transistor cell region R1 side is made to coincide, and the P + type disposed in the trench 13
  • the layer 15 has a structure in which the side surface of the recess 17 is formed.
  • the P + -type layer 15 in each trench 13 formed on the outer peripheral side becomes a structure in which the upper portion is removed by the concave portion 17, but remains as a structure arranged at equal intervals, thereby guarding A ring structure is constructed.
  • the outer peripheral pressure resistant structure region R2 is provided with a guard ring structure instead of the P-type RESURF layer 20 described in the first embodiment. Even when such a guard ring structure is provided, the P + -type layer 15 can be arranged on the side surface of the recess 17 using the trench 13, the N ⁇ -type layer 14 and the P + -type layer 15. . Even if it is such a structure, the effect similar to 1st Embodiment can be acquired.
  • the manufacturing process of the SiC semiconductor device of this embodiment is substantially the same as that of the first embodiment. However, as shown in FIG. 6, the trench 13 is formed in the process of FIG. 3B described in the first embodiment. The difference is that a plurality are formed at equal intervals. If a plurality of trenches 13 are formed at equal intervals in this way, the inside of each trench 13 is filled with an N ⁇ type layer 14 and a P + type layer 15.
  • the SiC semiconductor device according to the embodiment can be manufactured.
  • the SiC semiconductor device has a guard ring structure in place of the P-type RESURF layer 20 in the outer peripheral breakdown voltage structure region R2, the guard ring structure can be formed without performing the ion implantation process.
  • FIG. 7 is a cross-sectional view of the SiC semiconductor device including the JFET according to the present embodiment.
  • the guard ring structure is configured by using the trench 13, the N ⁇ -type layer 14 and the P + -type layer 15, but as the width of the trench 13 moves toward the outer peripheral side. Gradually narrowing. As the width of the trench 13 becomes narrower, the thickness of the N ⁇ -type layer 14 becomes thicker, and the position of the bottom of the P + -type layer 15 formed on the N ⁇ -type layer 14 becomes gradually shallower. .
  • the manufacturing process of the SiC semiconductor device of this embodiment is substantially the same as that of the second embodiment, but as shown in FIG. 8, the trench 13 is formed in the process of FIG. 3B described in the first embodiment.
  • the difference is that the width is gradually narrowed toward the outer peripheral side.
  • the film thickness of the N ⁇ -type layer 14 formed at the bottom of the trench 13 changes according to the width of the trench 13.
  • the film thickness of the N ⁇ -type layer 14 increases as the width of the trench 13 decreases. For this reason, the position of the bottom of the P + type layer 15 formed on the N ⁇ type layer 14 can be gradually made shallower. In this way, the SiC semiconductor device according to the present embodiment can be manufactured.
  • FIG. 9 is a cross-sectional view of a SiC semiconductor device including the JFET according to the present embodiment.
  • the one arranged on the innermost side is the position of the boundary position (stepped portion) between the bottom surface and the side surface of the concave portion 17.
  • the several trenches 13 counted from the innermost one of the plurality of trenches 13 are made to coincide with the position of the boundary position (step portion) between the bottom surface and the side surface of the recess 17.
  • the trench 13 may be further provided inside the trench 13 that coincides with the boundary position between the bottom surface and the side surface of the recess 17.
  • an N ⁇ type located between P-type regions (P + -type layers 15 arranged in the trenches 13 in the second and third embodiments and the present embodiment) arranged in a plurality of rings.
  • the layer 14 and the N ⁇ type drift layer 2 function as an electric field relaxation layer.
  • the innermost peripheral one is the position of the boundary position (stepped portion) between the bottom surface and the side surface of the concave portion 17
  • the interval between the guard rings is a length obtained by adding the film thickness of the N ⁇ type layer 14 in both adjacent trenches 13 and the width of the N ⁇ type drift layer 2 existing between them.
  • a guard ring structure using the trench 13, the N ⁇ -type layer 14 and the P + -type layer 15 is also formed in the recess 16.
  • the P + -type layer 3 is placed. Therefore, the P + -type layer 15 and the P + -type layer 3 function as a guard ring structure, and the distance between them is only the film thickness of the N ⁇ -type layer 14. Therefore, the electric field inside the guard ring structure is further reduced, and the drain breakdown voltage can be secured stably and easily.
  • FIG. 9 illustrates the case where the width of the trench 13 is made equal as in the second embodiment, the width of the trench 14 gradually becomes narrower toward the outer peripheral side as in the third embodiment. The same can be said for these cases.
  • FIG. 10 is a cross-sectional view of the SiC semiconductor device according to the present embodiment.
  • the present embodiment has a structure including a MOSFET having a trench gate structure.
  • the SiC semiconductor device of this embodiment also includes an N + type substrate (first conductivity type substrate) 1, an N ⁇ type drift layer (first conductivity type layer) 2, and a P + type layer (first type) made of SiC. 2 conductivity type layer) 3 and N + type layer 4 are formed using semiconductor substrate 5, and P + type layer 3 functions as a P type base region for forming a channel region. .
  • the trench 6 includes a gate insulating film 40 and a gate electrode 41 formed on the surface of the gate insulating film 40 in place of the N ⁇ type channel layer 7 and the P + type layer 8 described in the first embodiment.
  • the trench 6 is filled with the gate insulating film 40 and the gate electrode 41.
  • a trench deeper than the trench 6 that reaches the N ⁇ type drift layer 2 through the N + type layer 4 and the P + type layer 3 at a predetermined distance from the side surface of the trench 6 ( A second trench) 42 is formed, and the inside of the trench 42 is filled with a P + type deep layer 43. Since the trench 42 is made deeper than the trench 6 in this way, the electric field applied to the gate insulating film 40 at the time of off is relaxed, and the gate insulating film can be prevented from being broken.
  • the trench 42 may be entirely filled with the P + type deep layer 43, but a low concentration layer 44 composed of P ⁇ type or N ⁇ type is formed at the bottom of the trench 42, and this low concentration layer 44 As a result, the corner portion at the bottom of the P + type deep layer 43 is rounded to suppress electric field concentration.
  • An interlayer insulating film 11 is formed so as to cover the gate electrode 41, a source electrode 10 is formed on the interlayer insulating film 11, and a source region is formed via a contact hole formed in the interlayer insulating film 11.
  • a MOSFET having a trench gate structure is configured.
  • a trench (first trench) 45 that penetrates N + type layer 4 and P + type layer 3 and reaches N ⁇ type drift layer 2 is also formed on the main surface side of semiconductor substrate 5 in peripheral breakdown voltage structure region R 2.
  • the trench 45 is formed so as to surround the outer periphery of the transistor cell region R1.
  • a P + type layer (second conductivity type buried layer) 46 formed simultaneously with the P + type deep layer 43 and the low concentration layer 44 and a low concentration layer (first conductivity type or second conductivity type). Mold embedding layer) 47 is provided.
  • the position of the boundary between the bottom surface and the side surface of the concave portion 17 (stepped portion) and the position of the trench 45 described above are made coincident with each other, and the side surface of the concave portion 17 is formed by the P + -type layer 46 disposed in the trench 45.
  • It has a structured structure. With such a structure, the P-type region 18 formed on the bottom surface of the recess 16 is connected to the P + -type layer 46 disposed in the trench 45 and the P-type region 19 formed on the bottom surface of the recess 17.
  • the P-type RESURF layer 20 is constituted.
  • the side surface of the concave portion 17 is configured by the P + -type layer 46 disposed in the trench 45, so that the same as in the first embodiment. The effect of can be obtained.
  • FIGS. 11A, 11B, and 12C are omitted on the outer peripheral side of the P-type RESURF layer 20 in the cross section shown in FIG. .
  • Step shown in FIG. 11A First, an N + type substrate 1 having the above impurity concentration is prepared, and an N ⁇ type drift layer 2, a P + type layer 3 and an N + type layer 4 are epitaxially grown on the surface of the N + type substrate 1 in this order. Then, the semiconductor substrate 5 is formed.
  • a trench 42 that penetrates the N + -type layer 4 and the P + -type layer 3 to reach the N ⁇ -type drift layer 2 is formed in the transistor cell region R1, and at the same time, in the outer peripheral breakdown voltage structure region R2, N + A trench 45 that penetrates the mold layer 4 and the P + -type layer 3 and reaches the N ⁇ -type drift layer 2 is formed.
  • the trenches 42 and 45 are formed with the same width and the same depth.
  • Step shown in FIG. 11C By epitaxial growth, P - -type SiC or N - type SiC and by epitaxially growing sequentially the P + -type SiC on the entire surface of the semiconductor substrate 5, the low-concentration layer 44, 47 and the P + -type deep layer 43 and P + -type layer 46 are formed to fill the trenches 42 and 45.
  • Step shown in FIG. 12 (a) The surface of the semiconductor substrate 5 is planarized by etch back or CMP (Chemical Mechanical Polishing). As a result, the low concentration layers 44 and 47, the P + type deep layer 43 and the P + type layer 46 are left only in the trenches 42 and 45.
  • CMP Chemical Mechanical Polishing
  • the recessed part 16 and the recessed part 17 are formed by performing the process similar to FIG.4 (b) demonstrated in 1st Embodiment. Thereby, a mesa structure is configured. At this time, the side surface of the recess 17 is constituted by the P + type layer 46 disposed in the trench 45.
  • Step shown in FIG. 12 (c) After a trench etching mask (not shown) is arranged on the entire surface of the semiconductor substrate 5, the trench 6 is formed by performing trench etching. Then, after forming the gate insulating film 40 by thermal oxidation or the like, the gate electrode 41 is formed in the trench 6 by depositing doped Poly-Si or the like. Then, planarization is performed so that the gate electrode 41 remains in the trench 6 by etch back or the like.
  • an ion implantation mask having openings formed in the regions where the P-type regions 18 and 19 are to be formed is arranged as in FIG. 4C described in the first embodiment.
  • P-type regions 18 and 19 are formed by ion-implanting P-type impurities from a direction perpendicular to the substrate surface.
  • the side surface of the recess 17 is constituted by the P + type layer 46 disposed in the trench 45, so that the P formed on the bottom surface of the recess 16 is formed.
  • the mold region 18 is connected to the P + -type layer 46 disposed in the trench 13 and the P-type region 19 formed on the bottom surface of the concave portion 17, thereby forming the P-type RESURF layer 20. Then, after removing the mask, N-type impurities are ion-implanted using a metal mask or the like, and the implanted impurities are activated to form the N + -type layer 21. Thereafter, after forming the interlayer insulating film 11, a contact hole is formed in a predetermined region of the interlayer insulating film 11 or the N + type layer 4, and a wiring layer is formed on the interlayer insulating film 11 and the wiring layer is patterned. As a result, the source electrode 10 and the electrode 22 are formed. And the drain electrode 12 is formed in the back surface side of the semiconductor substrate 5, and the SiC semiconductor device shown in FIG. 10 is completed.
  • the P-type region 18 formed on the bottom surface of the recess 16 and the P disposed in the trench 45 are used.
  • the + -type layer 46 and the P-type region 19 formed on the bottom surface of the recess 17 constitute a P-type RESURF layer 20. Even with such a structure, the drain breakdown voltage can be improved as in the first embodiment.
  • the P-type RESURF layer 20 configured as described above does not have to be implanted into the side surface of the recess 17 at the time of ion implantation. Therefore, a transistor cell in which a MOSFET or the like is formed without performing oblique ion implantation. It is possible to form an SiC semiconductor device having a structure in which an outer peripheral breakdown voltage structure surrounding the outer periphery of the region R1 can be formed and a high drain breakdown voltage can be obtained.
  • the trench 45 and the P + type layer 46 for realizing such a structure can be formed at the same time as the trench 42 and the P + type deep layer 43 for configuring the MOSFET, so that the manufacturing process is not increased. The above structure can be realized.
  • FIG. 13 is a cross-sectional view of the SiC semiconductor device including the MOSFET according to the present embodiment.
  • a plurality of trenches 45 are formed, and each trench 45 is filled with a low concentration layer 47 and a P + type layer 46.
  • the innermost, i.e. the boundary position between the bottom and sides of the transistor cell region R1 side of the trench 45 and the recess 17 and the position (the stepped portion) is made to coincide, P + -type disposed in the trench 45
  • the layer 46 has a structure in which the side surface of the recess 17 is formed.
  • the outer peripheral breakdown voltage structure region R2 is provided with a guard ring structure instead of the P-type RESURF layer 20 described in the fifth embodiment. Even when such a guard ring structure is provided, the trench 45 and the P + type layer 46 can be used to arrange the P + type layer 46 on the side surface of the recess 17. Even if it is such a structure, the effect similar to 5th Embodiment can be acquired.
  • the manufacturing process of the SiC semiconductor device of this embodiment is almost the same as that of the fifth embodiment.
  • the trench 45 is formed in the process of FIG. 11B described in the fifth embodiment.
  • the difference is that a plurality are formed at equal intervals. If a plurality of trenches 45 are formed at equal intervals in this manner, the trenches 45 are filled with the low concentration layer 47 and the P + type layer 46 when the low concentration layer 44 and the P + type deep layer 43 are formed. It is.
  • the SiC semiconductor device according to the embodiment can be manufactured.
  • the SiC semiconductor device has a guard ring structure in place of the P-type RESURF layer 20 in the outer peripheral breakdown voltage structure region R2, the guard ring structure can be formed without performing the ion implantation process.
  • FIG. 15 is a cross-sectional view of an SiC semiconductor device including the MOSFET according to the present embodiment.
  • the inside of the trench 45 forms a guard ring structure using the low-concentration layer 47 and the P + -type layer 46.
  • the width of the trench 45 moves toward the outer peripheral side. Gradually narrowing.
  • the film thickness of the low concentration layer 47 is increased as the width of the trench 45 becomes narrower, and the position of the bottom of the P + type layer 46 formed on the low concentration layer 47 is gradually shallower.
  • the electric field can be relaxed by turning off, and the area of the outer peripheral breakdown voltage structure region R2 is small compared to the sixth embodiment in which the position of the bottom of the P + -type layer 46 is equal.
  • an equivalent or large drain breakdown voltage can be secured.
  • the manufacturing process of the SiC semiconductor device of this embodiment is substantially the same as that of the sixth embodiment.
  • the trench 45 is formed.
  • the difference is that the width is gradually narrowed toward the outer peripheral side.
  • the film thickness of the low concentration layer 47 formed at the bottom of the trench 45 changes according to the width of the trench 45, As the width of the trench 45 becomes narrower, the film thickness of the low concentration layer 47 becomes thicker. Therefore, the position of the bottom of the P + type layer 46 formed on the low concentration layer 47 can be gradually made shallower. In this way, the SiC semiconductor device according to the present embodiment can be manufactured.
  • FIG. 17 is a cross-sectional view of the SiC semiconductor device including the MOSFET according to the present embodiment.
  • the heights of the bottom surfaces of the recesses 17 formed in the outer peripheral breakdown voltage structure region R2 are the same, so that the heights of the P + -type layers 46 constituting the plurality of guard rings are equal. It has become.
  • the height of the bottom surface of the recess 17 is gradually lowered toward the outside of the transistor cell region R1, and each P + type layer constituting a plurality of guard rings is formed.
  • the height of 46 may be gradually lowered.
  • each P + -type layer 46 constituting the plurality of guard rings it becomes possible to more effectively relax the electric field and further improve the drain breakdown voltage. It becomes possible.
  • the side surface of the concave portion 17 at the boundary position between the concave portion 16 and the concave portion 17 is configured by the P + type layers 15 and 46, and the P type RESURF layer 20 and the guard ring structure are configured using this.
  • a peripheral pressure-resistant structure may be a structure including an electric field relaxation structure in which the side surface of the concave portion 17 at least at the boundary position between the concave portion 16 and the concave portion 17 is configured by the P + -type layers 15 and 46.
  • Any structure such as a P-type RESURF layer 20, a guard ring structure, or a combination thereof may be used as the outer peripheral pressure resistance structure.
  • the N channel type JFET in which the channel region is set in the N ⁇ type channel layer 7 and the N channel type MOSFET in which the channel region is set in the P + type layer 3 constituting the P type base region are provided.
  • the present disclosure can also be applied to a P-channel type JFET or MOSFET in which the conductivity type of each component is reversed.
  • JFET and MOSFET were mentioned as an example as a transistor formed in transistor cell area
  • the JFET is a double gate drive that controls the current between the source and the drain by controlling both the potentials of the first and second gate regions.
  • a single gate drive in which the current between the source and the drain is controlled by controlling only one of the potentials.
  • the N + type layer 4 constituting the source region is epitaxially grown.
  • the N + type layer 4 is formed by ion implantation of N type impurities into the first gate region 3. It may be formed.
  • the recess 16 does not need to be formed. Therefore, the mesa structure may be configured only by the recess 17.
  • the trench 13 corresponding to the first trench and the trench 6 corresponding to the second trench can be simultaneously formed.
  • An electric field relaxation structure such as a P-type RESURF layer 20 or a guard ring structure is formed using a structure in which the N ⁇ -type layer 14 and the P + -type layer 15 are provided in the trench 13.
  • the trench An electric field relaxation structure such as a P-type RESURF layer 20 or a guard ring structure is formed using a structure in which a P + -type layer 42 is provided in the structure 42.
  • the structure in which the P + -type layer 42 is provided in the trench 42 as described in the fifth to eighth embodiments, or the MOSFET is provided in the trench 13 in the SiC semiconductor device.
  • An electric field relaxation structure such as a P-type RESURF layer 20 or a guard ring structure may be configured using a structure including the N ⁇ -type layer 14 and the P + -type layer 15.

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Abstract

　半導体装置は、炭化珪素半導体基板（５）と、前記半導体基板（５）のセル領域（Ｒ１）に形成されたトランジスタと、前記セル領域（Ｒ１）の外周を囲む領域（Ｒ２）に形成された耐圧構造とを有する。前記半導体基板（５）は、第１導電型基板（１）と、前記第１導電型基板（１）上の第１導電型ドリフト層（２）と、前記ドリフト層（２）上の第２導電型層（３）と、前記第２導電型層（３）上の第１導電型層（４）とを有する。前記耐圧構造は、前記セル領域（Ｒ１）の外周を囲み、前記ドリフト層（２）に達する第１凹部（１７）と、前記第１凹部（１７）の内周側の側面の位置において、前記セル領域（Ｒ１）の外周を囲むトレンチ（１３、４５）と、前記トレンチ（１３、４５）内に埋め込まれ、前記第１凹部（１７）の側面を構成する第２導電型埋込層（１５、４６）とを有する。

Description

炭化珪素半導体装置およびその製造方法 関連出願の相互参照
　本開示は、２０１１年８月１０日に出願された日本出願番号２０１１－１７４７７４号に基づくもので、ここにその記載内容を援用する。
　本開示は、ＪＦＥＴもしくはＭＯＳＦＥＴなどのセルが形成されたトランジスタセル領域の外周を囲むように外周耐圧構造領域が備えられる炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するものである。
　従来より、トレンチ構造のＪＦＥＴを備えたＳｉＣ半導体装置が提案されている（例えば、特許文献１参照）。このＳｉＣ半導体装置では、Ｎ+型ＳｉＣ基板上に、Ｎ-型ドリフト層とＰ+型の第１ゲート領域およびＮ+型ソース領域を順に形成したのち、これらを貫通するトレンチを形成し、このトレンチ内にＮ-型チャネル層およびＰ+型の第２ゲート領域を形成した構造としている。そして、第２ゲート領域に対して電気的に接続したゲート電極に印加するゲート電圧を制御することにより、Ｎ+型ソース領域に電気的に接続されたソース電極とＮ+型ＳｉＣ基板に電気的に接続されたドレイン電極との間にドレイン電流を流すという動作を行う。
　上記のようなＳｉＣ半導体装置に外周耐圧構造を構成する場合、ＪＦＥＴが形成されるトランジスタセル領域の周囲を囲む外周領域に凹部を形成することでメサ構造を構成し、凹部の境界位置においてＰ型リサーフ層やＰ型ガードリング層などを形成することが考えられる。これらＰ型リサーフ層やＰ型ガードリング層は凹部を形成した後に、選択的にＰ型不純物をイオン注入することによって形成されるが、次のような問題が発生する。この問題について、図１８を参照して説明する。
　図１８（ａ）（ｂ）は、外周耐圧構造としてＰ型リサーフ層の形成工程を示した断面図である。この図に示すように、Ｎ+型ＳｉＣ基板Ｊ１上に、Ｎ-型ドリフト層Ｊ２とＰ+型の第１ゲート領域Ｊ３およびＮ+型ソース領域Ｊ４を順に形成したのち、これらを貫通するトレンチＪ５を形成し、このトレンチＪ５内にＮ-型チャネル層Ｊ６およびＰ+型の第２ゲート領域Ｊ７を形成することでＪＦＥＴの基本構造を構成する。続いて、マスクを用いた選択エッチングによってＮ+型ソース領域Ｊ３よりも深い凹部Ｊ８を形成したのち、さらに異なるマスクを用いた選択エッチングによって第１ゲート領域Ｊ３よりも深い凹部Ｊ９をする。そして、Ｐ型不純物を選択的にイオン注入することで、Ｐ型リサーフ層Ｊ１０を形成する。
　このとき、Ｐ型リサーフ層Ｊ１０を形成するためのＰ型不純物のイオン注入は、図１８（ａ）に示すように基板表面に対する法線方向から行う場合と、図１８（ｂ）に示すように基板表面に対する法線方向に対して所定角度傾斜した角度で行う斜めイオン注入により行う場合が考えられる。
　しかしながら、基板表面に対する法線方向からイオン注入を行う場合には、Ｐ型リサーフ層Ｊ１０が凹部Ｊ９の側面および側面と底面との境界となるコーナ部には形成されない。このため、凹部Ｊ９の側面に第１ゲート領域Ｊ３とｐ型リサーフ層Ｊ１０が離間され、オフ時のドレイン耐圧が例えば４００Ｖ以下に大幅に低下することになる。つまり、凹部Ｊ９のコーナ部にＰ型リサーフ層Ｊ１０が存在しないために、この部分に電界集中が発生し、ドレイン耐圧を低下させる。
　一方、斜めイオン注入により行う場合には、Ｐ型リサーフ層Ｊ１０が凹部Ｊ９の側面やコーナ部にも形成されることになるため、オフ時のドレイン耐圧を例えば１３００Ｖ程度まで向上させることが可能となる。ところが、ＪＦＥＴが形成されたトランジスタセル領域を中心として、斜めイオン注入を４方向から順番に行う必要があるため、イオン注入工程が煩雑となって時間が掛かることになり、引いては装置製造コストを増大させることになる。
　なお、ここでは外周耐圧構造としてＰ型リサーフ層Ｊ１０を形成する場合について説明したが、Ｐ型リサーフ層Ｊ１０に限らず、Ｐ型ガードリングを形成する場合にも、同様のことが言える。
特開２００５－１５０３５２号公報
　本開示は上記点に鑑みて、斜めイオン注入を行わなくても、ＪＦＥＴなどが形成されるトランジスタセル領域の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることができる構造のＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
　本開示の第１の態様によれば、外周耐圧構造領域に備えられた外周耐圧構造は、トランジスタセル領域の外周を囲むように形成され、第１導電型層と第２導電型層よりも深く、ドリフト層に達する第１凹部と、第１凹部の内周側の側面の位置において、トランジスタセル領域の外周を囲むように形成された第１トレンチと、第１トレンチ内に埋め込まれ、第１凹部の側面を構成する第２導電型埋込層を含む電界緩和構造と、を有した構成とされていることを特徴としている。
　このように、第１凹部の側面を第２導電型埋込層で構成した電界緩和構造を備えることで、側面と底面との境界となるコーナ部での電界集中が緩和され、ブレークダウン位置を第１凹部の底面におけるドリフト層にシフトできるため、電界緩和を行うことが可能となる。したがって、ドレイン耐圧を向上させることが可能となる。そして、このような構造の第２導電型埋込層は、第１トレンチに対して埋め込まれることで形成されることから、斜めイオン注入を行わなくても形成できる。これにより、斜めイオン注入を行わなくても、トランジスタセル領域の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることが可能となる。
　本開示の第２の態様によれば、第１導電型層の厚みよりも深く、トランジスタセル領域の外周を囲むように形成された第２凹部を有し、第１凹部は、第２凹部よりもトランジスタセル領域の外周側に形成され、第２凹部よりも深く形成されており、第１トレンチは、第２凹部と第１凹部の境界位置に形成されていることを特徴としている。
　このように、第２凹部を形成する場合、第１凹部を第２凹部よりもトランジスタセル領域の外周側に形成されるようにすれば良い。
　本開示の第３の態様によれば、第２凹部の底面のうち第１凹部側と、第１凹部の底面のうちの第２凹部側には、第２導電型埋込層に接続される第２導電型層が形成され、これらの接続構造により構成される第２導電型リサーフ層によって電界緩和構造が構成されていることを特徴としている。
　このように、第２凹部の底面のうち第１凹部側の第２導電型層と、第１凹部の底面のうちの第２凹部側の第２導電型層が第２導電型埋込層に連続的に接続されるようにすることで第２導電型リサーフ層を構成しているため、理想的なオフ時のドレイン耐圧を確保することが可能となる。
　本開示の第４の態様によれば、第１トレンチは、第２凹部と第１凹部との境界位置から更に外周側にも複数本形成され、第１トレンチそれぞれに第２導電型埋込層が備えられており、複数の第１トレンチ内に備えられた第２導電型埋込層により構成されるガードリング構造によって電界緩和構造が構成されていることを特徴としている。
　このように、複数の第１トレンチ内に備えられた第２導電型埋込層によりガードリング構造を構成するようにしている。このようなガードリング構造を備える場合においても、第１トレンチや第２導電型埋込層を用いて、第１凹部の側面に第２導電型埋込層が配置されるようにすることができる。このような構造であっても、請求項３と同様の効果を得ることができる。
　本開示の第５の態様によれば、第２凹部と第１凹部との境界位置よりも内側にも形成され、第１トレンチそれぞれに第２導電型埋込層が備えられており、複数の第１トレンチ内に備えられた第２導電型埋込層により構成されるガードリング構造によって電界緩和構造が構成されていることを特徴としている。
　このように、第２凹部と第１凹部との境界位置よりも内側にもガードリング構造が形成されるようにすることができる。この場合において、第１トレンチ内に第１導電型埋込層を介して第２導電型埋込層が形成される構造とすれば、第２凹部内にも第１トレンチや第１導電型埋込層および第２導電型埋込層を用いたガードリング構造が構成されることになり、各第１トレンチの間に第２導電型層が配置された状態となる。このため、第２導電型埋込層と第２導電型層がガードリング構造として機能し、これらの間の間隔が第１導電型埋込層の膜厚分のみとなる。したがって、よりガードリング構造内部での電界が小さくなり、安定かつ容易にドレイン耐圧を確保することが可能となる。
　本開示の第６の態様によれば、ガードリング構造を構成する第１トレンチは、トランジスタセル領域の外周方向に向かうに連れて幅が狭くされていることを特徴としている。
　このように、第１トレンチの幅をトランジスタセル領域の外周方向に向かうに連れて徐々に狭くするようにすることができる。この場合において、各第１トレンチ内に第２導電型埋込層を形成する前に、第１導電型埋込層もしくは第２導電型埋込層よりも低不純物濃度とされた第１導電型もしくは第２導電型の埋込層を形成するようにすれば、第２導電型埋込層の底部の位置が徐々に浅くなるようにできる。このような構成とすれば、オフ時に更に電界緩和することが可能となり、第２導電型埋込層の底部の位置が等しくなる場合と比較して、外周耐圧構造領域の面積が少なくても、同等もしくは大きなドレイン耐圧を確保することが可能となる。
　本開示の第７の態様によれば、トランジスタセル領域は、第２導電型層を第１ゲート領域とすると共に第１導電型層をソース領域とし、第１導電型層および第２導電型層を貫通してドリフト層まで達する第２トレンチと、第２トレンチの内壁上にエピタキシャル成長によって形成された第１導電型のチャネル層と、チャネル層の上に形成された第２導電型の第２ゲート領域と、第１導電型層に電気的に接続されたソース電極と、第１導電型基板に電気的に接続されたドレイン電極とを有し、第１ゲート領域と第２ゲート領域の少なくとも一方の電位を制御することにより、ソース－ドレイン間の電流を制御するＪＦＥＴが形成されていることを特徴としている。
　このように、例えばトランジスタセル領域にＪＦＥＴを構成するＳｉＣ半導体装置に対して本開示を適用することができる。ＪＦＥＴを構成する場合には、第２トレンチやチャネル層および第２ゲート領域を形成することになるため、これらの形成工程を用いて、第１トレンチの形成工程や第２導電型埋込層の形成工程等を行うことができる。これにより、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。この場合、本開示の第８の態様によれば、第１トレンチと第２トレンチが同じ深さとなり、第１トレンチには、第１導電型埋込層を介して第２導電型埋込層が形成されることになる。
　本開示の第９の態様によれば、トランジスタセル領域は、第２導電型層をベース領域とすると共に第１導電型層をソース領域とし、ソース領域とドリフト層との間に位置するベース領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜の表面に形成されたゲート電極と、第１導電型層に電気的に接続されたソース電極と、第１導電型基板に電気的に接続されたドレイン電極と、第１導電型層および第２導電型層を貫通してドリフト層まで達する第２トレンチと、第２トレンチ内に埋め込まれた第２導電型のディープ層とを有し、ゲート電極の電位を制御することにより、ソース－ドレイン間の電流を制御するＭＯＳＦＥＴが形成されていることを特徴としている。
　このように、例えばトランジスタセル領域にＭＯＳＦＥＴを構成するＳｉＣ半導体装置に対しても本開示を適用することができる。ＭＯＳＦＥＴを構成する場合には、第２トレンチを形成し、この第２トレンチ内にディープ層を埋め込んで形成することができるため、これらの形成工程を用いて、第１トレンチの形成工程や第２導電型埋込層の形成工程等を行うことができる。これにより、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。この場合、本開示の第１０の態様によれば、第１トレンチと第２トレンチが同じ深さになる。
　本開示の第１１の態様によれば、トランジスタセル領域には、第１導電型層および第２導電型層を貫通してドリフト層まで達するトレンチが形成され、該トレンチ内にゲート絶縁膜およびゲート電極が形成されることで、ＭＯＳＦＥＴがトレンチゲート構造とされており、該トレンチゲート構造におけるトレンチよりも第２トレンチの深さが深くされていることを特徴としている。
　このように、トランジスタセル領域に形成されるＭＯＳＦＥＴとして、トレンチゲート構造のＭＯＳＦＥＴとすることができる。この場合、ディープ層が埋め込まれる第２トレンチの方がトレンチゲート構造を構成するトレンチよりも深さが深くされる。これにより、ゲート絶縁膜に印加されるオフ時の電界が緩和され、ゲート絶縁膜破壊を防止できる。
　以上説明した第２ないし第１１の態様では、本開示を装置として把握した場合について説明したが、本開示を製造方法として把握することもできる。第１２ないし第２２の態様は、第１ないし第１１の態様のＳｉＣ半導体装置の製造方法に相当する開示である。
　本開示の第１２の態様によれば、半導体基板を用意する工程と、外周耐圧構造領域にトランジスタセル領域の外周を囲む第１トレンチを形成する工程と、第１トレンチ内に埋め込まれる第２導電型埋込層を形成する工程と、トランジスタセル領域の外周を囲むように、第１導電型層と第２導電型層よりも深く、ドリフト層に達する第１凹部を形成する工程とを含み、第１凹部を形成する工程では、第１凹部の内周側の側面となる場所に位置し、第１凹部の側面が第２導電型埋込層にて構成されるようにすることで、第２導電型埋込層を含む電界緩和構造を構成することを特徴としている。このような製造方法により、第１の態様のＳｉＣ半導体装置を製造することができる。
　本開示の第１３の態様によれば、第１導電型層の厚みよりも深く、トランジスタセル領域の外周を囲むように第２凹部を形成する工程を含み、第１凹部を形成する工程では、第１トレンチが第２凹部と第１凹部との境界位置に位置し、第２凹部と第１凹部との境界位置における第１凹部の側面が第２導電型埋込層にて構成されるようにすることで、第２導電型埋込層を含む電界緩和構造を構成することを特徴としている。このような製造方法により、第２の態様のＳｉＣ単結晶製造装置を製造することができる。
　本開示の第１４の態様によれば、第２凹部を形成する工程および第１凹部を形成する工程の後に、基板表面にマスクを形成し、該マスクを用いて基板法線方向から第２導電型不純物をイオン注入することにより、第２凹部の底面のうち第１凹部側と、第１凹部の底面のうちの第２凹部側に、第２導電型埋込層に接続される第２導電型層を形成し、これらの接続構造により第２導電型リサーフ層を構成することによって電界緩和構造を構成することを特徴としている。
　このように、基板法線方向から第２導電型不純物をイオン注入することにより、第２導電型層を形成できる。これにより、第３の態様のＳｉＣ半導体装置を製造できる。
　本開示の第１５の態様によれば、第１トレンチを形成する工程では、第２凹部と第１凹部との境界位置から更に外周側にも第１トレンチを複数本形成し、第２導電型埋込層を形成する工程では、第１トレンチそれぞれに第２導電型埋込層が形成されるようにすることで、複数の第１トレンチ内に備えられた第２導電型埋込層により構成されるガードリング構造によって電界緩和構造が構成されるようにすることを特徴としている。これにより、第４の態様のＳｉＣ半導体装置を製造できる。
　本開示の第１６の態様によれば、第１トレンチを形成する工程では、第２凹部と第１凹部との境界位置よりも内側にも第１トレンチを形成し、第１トレンチそれぞれに第２導電型埋込層が形成されるようにすることで、複数の第１トレンチ内に備えられた第２導電型埋込層により構成されるガードリング構造によって電界緩和構造が構成されるようにすることを特徴としている。これにより、第５の態様のＳｉＣ半導体装置を製造できる。
　本開示の第１６の態様によれば、第１トレンチを形成する工程は、複数のトレンチがトランジスタセル領域の外周方向に向かうに連れて幅が狭くなるようにすることを特徴としている。これにより、第６の態様のＳｉＣ半導体装置を製造できる。
　本開示の第１８の態様によれば、トランジスタセル領域において、第１導電型層および第２導電型層を貫通してドリフト層まで達する第２トレンチを形成する工程と、第２トレンチの内壁上にエピタキシャル成長によって第１導電型のチャネル層を形成する工程と、チャネル層の上に第２導電型の第２ゲート領域を形成する工程と、第１導電型層に電気的に接続されるソース電極を形成する工程と、第１導電型基板に電気的に接続されるドレイン電極を形成する工程とを有し、第２導電型層を第１ゲート領域とすると共に第１導電型層をソース領域として、第１ゲート領域と第２ゲート領域の少なくとも一方の電位を制御することにより、ソース－ドレイン間の電流を制御するＪＦＥＴを形成することを特徴としている。これにより、第７の態様のＳｉＣ半導体装置を製造できる。
　そして、このようにトランジスタセル領域にＪＦＥＴを形成する場合には、本開示の第１９の態様によれば、第１トレンチに第１導電型埋込層を形成する工程を行うと共に、第２導電型埋込層を形成する工程を第１トレンチに第１導電型埋込層を形成した後に行い、第１トレンチを形成する工程と第２トレンチを形成する工程とを同時に行い、第１導電型埋込層を形成する工程とチャネル層を形成する工程とを同時に行い、第２導電型埋込層を形成する工程と第２ゲート領域を形成する工程を同時に行うようにすることで、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。
　本開示の第２０の態様によれば、トランジスタセル領域において、第１導電型層および第２導電型層を貫通してドリフト層まで達する第２トレンチを形成する工程と、第２トレンチ内に埋め込まれる第２導電型のディープ層を形成する工程と、第２導電型層をベース領域とすると共に第１導電型層をソース領域として、ソース領域とドリフト層との間に位置するベース領域の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の表面にゲート電極を形成する工程と、第１導電型層に電気的に接続されるソース電極を形成する工程と、第１導電型基板に電気的に接続されるドレイン電極を形成する工程とを有し、ゲート電極の電位を制御することにより、ソース－ドレイン間の電流を制御するＭＯＳＦＥＴを形成することを特徴としている。これにより、第９の態様のＳｉＣ半導体装置を製造できる。
　そして、このようにトランジスタセル領域にＭＯＳＦＥＴを形成する場合には、本開示の第２１の態様によれば、第１トレンチを形成する工程と第２トレンチを形成する工程を同時に行い、第２導電型埋込層を形成する工程とディープ層を形成する工程を同時に行うことで、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。
　また、トランジスタセル領域に形成されるＭＯＳＦＥＴをトレンチゲート構造のＭＯＳＦＥＴとする場合には、本開示の第２２の態様によれば、トランジスタセル領域において、第１導電型層および第２導電型層を貫通してドリフト層まで達するトレンチを形成する工程を有し、該トレンチ内にゲート絶縁膜およびゲート電極を形成することで、ＭＯＳＦＥＴをトレンチゲート構造とし、該トレンチゲート構造におけるトレンチよりも第２トレンチの深さが深くなるようにすることで、第１１の態様のＳｉＣ半導体装置を製造できる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
（ａ）は本開示の第１実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の上面レイアウト図であり、（ｂ）は（ａ）のＩＢ－ＩＢ断面図である。 Ｐ+型層１５の不純物濃度とドレイン耐圧の関係を調べた結果を示すグラフである。 （ａ）（ｂ）（ｃ）は図１（ａ）（ｂ）に示すＳｉＣ半導体装置の製造工程を示した断面図である。 （ａ）（ｂ）（ｃ）は図３（ａ）（ｂ）（ｃ）に続くＳｉＣ半導体装置の製造工程を示した断面図である。 本開示の第２実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 図５に示すＳｉＣ半導体装置の製造工程を示した断面図である。 本開示の第３実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 図７に示すＳｉＣ半導体装置の製造工程を示した断面図である。 本開示の第４実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本開示の第５実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 （ａ）（ｂ）（ｃ）は図１０に示すＳｉＣ半導体装置の製造工程を示した断面図である。 （ａ）（ｂ）（ｃ）は図１１（ａ）（ｂ）（ｃ）に続くＳｉＣ半導体装置の製造工程を示した断面図である。 本開示の第６実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 図１３に示すＳｉＣ半導体装置の製造工程を示した断面図である。 本開示の第７実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 図１５に示すＳｉＣ半導体装置の製造工程を示した断面図である。 本開示の第８実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 （ａ）（ｂ）は、外周耐圧構造としてＰ型リサーフ層の形成工程を示した断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
　（第１実施形態）
　本開示の一実施形態を適用したＳｉＣ半導体装置として、ＪＦＥＴを備えたＳｉＣ半導体装置を例に挙げて説明する。図１（ａ）（ｂ）は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置を示した図であり、図１（ａ）が上面レイアウト図、（ｂ）が（ａ）のＩＢ－ＩＢ断面図である。以下、この図に基づいて本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の構成について説明する。
　図１（ａ）（ｂ）に示すように、ＪＦＥＴのセルが形成されるトランジスタセル領域（ＪＦＥＴ形成領域）Ｒ１と、トランジスタセル領域Ｒ１の外周を囲むように配置される外周耐圧構造領域Ｒ２を備えた構成とされる。トランジスタセル領域Ｒ１には、トレンチに対してエピタキシャル層を埋め込んでゲート構造を構成した埋込エピ領域Ｒ３が短冊状に複数本並べられたストライプ状にレイアウトされ、これを囲むように外周耐圧構造領域Ｒ２が備えられている。
　ＳｉＣ半導体装置は、ＳｉＣからなるＮ+型基板（第１導電型基板）１、Ｎ-型ドリフト層２、Ｐ+型層（第２導電型層）３およびＮ+型層（第１導電型層）４の積層構造で構成された半導体基板５を用いて形成されている。Ｎ+型基板１は、例えばＮ型不純物濃度が１×１０19ｃｍ-3以上とされている。Ｎ-型ドリフト層２は、例えばＮ+型基板１よりもＮ型不純物濃度が低い１×１０15～５×１０16ｃｍ-3とされ、Ｐ+型層３は、例えばＰ型不純物濃度が１×１０18～５×１０19ｃｍ-3とされ、Ｎ+型層４は、例えばＮ-型ドリフト層２よりもＮ型不純物濃度が高い１×１０18～５×１０20ｃｍ-3とされている。
　そして、この半導体基板５の内部側に多数セルのＪＦＥＴが備えられたトランジスタセル領域Ｒ１が形成されると共に、そのトランジスタセル領域Ｒ１を囲むように外周耐圧構造領域Ｒ２が形成されることで、ＳｉＣ半導体装置が構成されている。
　トランジスタセル領域Ｒ１における半導体基板５の主表面側には、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２まで達するトレンチ（第２トレンチ）６が形成されている。このトレンチ６は、図１（ａ）に示すように、一方向を長手方向として、複数本が所定間隔で並べられた状態で形成されている。この複数のトレンチ６それぞれの内壁面には、例えば厚さが１μｍ以下、Ｎ型不純物濃度が５×１０15～１×１０17ｃｍ-3とされたＮ-型チャネル層（第４半導体層）７と、Ｐ型不純物濃度が１×１０18～５×１０20ｃｍ-3とされたＰ+型層（第５半導体層）８とが順にエピタキシャル成長されている。これらＮ-型チャネル層７とＰ+型層８によってトレンチ６が埋め込まれており、これらによって埋込エピ領域Ｒ３が構成されている。
　そして、ＪＦＥＴのセルが構成されるトランジスタセル領域Ｒ１においては、Ｐ+型層３によって第１ゲート領域が構成され、Ｐ+型層８によって第２ゲート領域が構成され、Ｎ+型層４によってＮ+型ソース領域が構成される。
　第１ゲート領域を成すＰ+型層３には、図示しないが第１ゲート電極が電気的に接続されており、この第１ゲート電極を通じて第１ゲート領域のゲート電圧が制御される。また、第２ゲート領域を成すＰ+型層８には、第２ゲート電極９が電気的に接続されており、この第２ゲート電極９を通じて第２ゲート領域のゲート電圧が制御される。
　例えば、第１ゲート電極は、第１ゲート領域を成すＰ+型層３の表面上に形成されているが、図１（ｂ）とは別断面の位置に形成されており、コンタクトホールを介してＰ+型層３と接触させられている。また、第２ゲート電極９は、第２ゲート領域を成すＰ+型層８の各表面に形成されている。これら第１ゲート電極や第２ゲート電極９は、例えばＰ+型半導体とオーミック接触可能な材質であるＮｉと、その上に積層されたＴｉおよびＡｌの合金膜とから構成される。
　さらに、Ｎ+型ソース領域を成すＮ+型層４の表面には、例えばＮｉから構成されたソース電極１０が形成されている。このソース電極１０は、層間絶縁膜１１を介して、第１ゲート電極や第２ゲート電極９から電気的に分離された構成となっている。
　また、半導体基板５の裏面側にはＮ+型基板１と電気的に接続されたドレイン電極１２が形成され、このような構成によって複数のＪＦＥＴによるトランジスタセル領域Ｒ１が構成されている。
　一方、外周耐圧構造領域Ｒ２でも、半導体基板５の主表面側に、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２まで達するトレンチ（第１トレンチ）１３が形成されている。このトレンチ１３は、トランジスタセル領域Ｒ１の外周を１周囲むように形成されている。このトレンチ１３内にも、Ｎ-型チャネル層７と同時に形成されたＮ-型層（第１導電型埋込層）１４や、Ｐ+型層８と同時に形成されたＰ+型層（第２導電型埋込層）１５が備えられている。また、半導体基板５の主表面側には、Ｎ+型層４の厚みよりも深い第２凹部に相当する凹部１６が形成されていると共に、この凹部１６よりも外縁側において、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２まで達する深さの第１凹部に相当する凹部１７が形成されることで、メサ構造が構成されている。つまり、トランジスタセル領域Ｒ１を囲むように凹部１７が形成されており、その内周側においてトランジスタセル領域Ｒ１を囲むように凹部１６が形成された構造のメサ構造が構成されている。
　さらに、凹部１６の底面のうちの外縁部、つまり凹部１７側と、凹部１７の底面のうち側面との境界位置側、つまり凹部１６側には、トランジスタセル領域Ｒ１を１周囲むように、例えばＰ型不純物濃度が１×１０18～５×１０20ｃｍ-3 （例えば５×１０18ｃｍ-3）とされたＰ型領域１８、１９が形成されている。そして、凹部１７の底面と側面との境界位置（段差部）と、上記したトレンチ１３との位置が一致させられており、トレンチ１３内に配置されたＰ+型層１５によって凹部１７の側面が構成された構造とされている。このような構造により、凹部１６の底面に形成されたＰ型領域１８と、トレンチ１３内に配置されたＰ+型層１５、および、凹部１７の底面に形成されたＰ型領域１９とが繋がり、これらによってＰ型リサーフ層２０を構成される。このＰ型リサーフ層２０によって電界緩和構造が構成される。
　また、外周耐圧構造領域Ｒ２には、凹部１７の底面のうちＰ型リサーフ層２０よりも更に外周側において、Ｎ-型ドリフト層２の表層部にはＮ+型層２１が形成されている。そして、このＮ+型層２１には電極２２が接続されており、これらＮ+型層２１および電極２２により、電界カット用チャネルストッパー（ＥＱＲ）が構成されている。
　以上のような構造により、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置が構成されている。
　このように構成されたＳｉＣ半導体装置において、トランジスタセル領域Ｒ１に形成されたＪＦＥＴはノーマリオフで作動する。この作動は、第１ゲート電極や第２ゲート電極９への印加電圧によって制御され、以下のように行われる。
　第１ゲート電極と第２ゲート電極９とが電気的に接続され、これらの電位を同電位に制御可能な態様の場合、もしくは、互いに電気的に接続されておらず独立してそれぞれの電位が制御可能な態様の場合には、ダブルゲート駆動が行われる。すなわち、第１ゲート電極や第２ゲート電極９の電位に基づいて、第１、第２ゲート領域となるＰ+型層３、８からＮ-型チャネル層７側に延びる空乏層の延び量が制御される。例えば、第１ゲート電極や第２ゲート電極９に電圧を印加していない時には、Ｎ-型チャネル層７がＰ+型層３、８から延びる空乏層によってピンチオフされる。これにより、ソース－ドレイン間の電流がオフされる。そして、Ｐ+型層３、８とＮ-型チャネル層７との間に順バイアスをかけると、Ｎ-型チャネル層７に延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース－ドレイン間に電流が流される。
　また、このように構成されたＳｉＣ半導体装置において、外周耐圧構造領域Ｒ２では、凹部１６の底面に形成されたＰ型領域１８と、トレンチ１３内に配置されたＰ+型層１５、および、凹部１７の底面に形成されたＰ型領域１９とによってＰ型リサーフ層２０を構成している。このＰ型リサーフ層２０がトランジスタセル領域Ｒ１の周囲を囲むように構成されることから、側面と底面との境界となるコーナ部での電界集中が緩和され、ブレークダウン位置を凹部１７の底面におけるＮ-型ドリフト層２にシフトできるため、電界緩和を行うことが可能となる。したがって、ドレイン耐圧を向上させることが可能となる。
　図２は、凹部１７の底面と側面との境界位置（段差部）にＰ+型層１５が配置された場合におけるＰ+型層１５の不純物濃度とドレイン耐圧の関係を調べた結果を示すグラフである。また、参考として、凹部１７の底面と側面との境界位置にＰ+型層１５を配置しなかった場合のドレイン耐圧についても図中に記してある。
　この図に示されるように、凹部１７の底面と側面との境界位置にＰ+型層１５が配置されるようにすると、Ｐ+型層１５が配置されない場合と比較して大幅にドレイン耐圧が向上することが判る。特に、Ｐ型不純物濃度が３．０×１０17ｃｍ-3以上になると、１１００Ｖを超える高いドレイン耐圧を得ることが可能となる。このため、Ｐ+型層１５のＰ型不純物濃度を３．０×１０17ｃｍ-3以上に設定することで高いドレイン耐圧が得られるようにしており、ここでは１×１０18～５×１０20ｃｍ-3 （例えば５×１０18ｃｍ-3）に設定することで、より確実に高いドレイン耐圧が得られるようにしている。
　次に、図１（ａ）（ｂ）に示すＳｉＣ半導体装置の製造工程について、図３（ａ）（ｂ）（ｃ）、図４（ａ）（ｂ）（ｃ）に示す製造工程図を用いて説明する。なお、図３（ａ）（ｂ）（ｃ）および図４（ａ）（ｂ）（ｃ）では、図１（ｂ）に示した断面のうちＰ型リサーフ層２０よりも外周側については省略してある。
　〔図３（ａ）に示す工程〕
　まず、上記不純物濃度で構成されたＮ+型基板１を用意し、Ｎ+型基板１の表面に、Ｎ-型ドリフト層２、Ｐ+型層３およびＮ+型層４を順にエピタキシャル成長させることで半導体基板５を形成する。
　〔図３（ｂ）に示す工程〕
　フォトリソグラフィにより、トランジスタセル領域Ｒ１において、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２に達するトレンチ６を形成すると同時に、外周耐圧構造領域Ｒ２においても、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２に達するトレンチ１３を形成する。本実施形態では、トレンチ６、１３を同じ幅、同じ深さで形成している。
　〔図３（ｃ）に示す工程〕
　エピタキシャル成長法により、Ｎ-型ＳｉＣとＰ+型ＳｉＣを半導体基板５の表面全面にエピタキシャル成長させることにより、Ｎ-型層３０およびＰ+型層３１を形成し、これらによってトレンチ６、１３内を埋め込む。
　〔図４（ａ）に示す工程〕
　エッチバックやＣＭＰ（Chemical　Mechanical　Polishing）などによって半導体基板５の表面を平坦化することで、トレンチ６、１３の内部にのみＮ-型層３０およびＰ+型層３１を残す。これにより、トレンチ６内にＮ-型チャネル層７およびＰ+型層８が形成されると共に、トレンチ１３内にＮ-型層１４およびＰ+型層１５が形成される。
　〔図４（ｂ）に示す工程〕
　ＲＩＥ（Reactive　Ion Etching）等の異方性エッチングにより、トランジスタセル領域Ｒ１の外縁部において、Ｎ+型層４よりも深い位置までエッチングして凹部１６を形成する。具体的には、凹部１６の形成予定領域（外周耐圧構造領域Ｒ２）が開口するマスクを配置した後、異方性エッチングを行うことで凹部１６を形成する。続いて、先ほど使用したマスクとは異なるマスクを用いて、再びＲＩＥ等の異方性エッチングにより、凹部１６の底面における外縁部において、Ｐ+型層３よりも深い位置まで選択エッチングして凹部１７を形成する。具体的には、凹部１７の形成予定領域（セル領域の外縁部のうちＰ型リサーフ層１５が配置される部分から外周側）が開口するマスクを配置した後、異方性エッチングを行うことで凹部１７を形成する。このようにして、メサ構造が構成される。このとき、トレンチ１３内に配置されたＰ+型層１５によって凹部１７の側面が構成されるようにしている。
　〔図４（ｃ）に示す工程〕
　イオン注入用のマスク３２を配置したのち、Ｐ型領域１８、１９の形成予定領域に開口部を形成する。その後、基板表面に対する方線方向からＰ型不純物をイオン注入することで、Ｐ型領域１８、１９を形成する。このとき、図４（ｂ）に示す工程において、トレンチ１３内に配置されたＰ+型層１５によって凹部１７の側面が構成される様にしていることから、凹部１６の底面に形成されたＰ型領域１８と、トレンチ１３内に配置されたＰ+型層１５、および、凹部１７の底面に形成されたＰ型領域１９とが繋がり、これらによってＰ型リサーフ層２０が構成される。
　なお、マスク３２に対して開口部を形成する際に、凹部１７の側面にマスク３２の残渣が残っている場合があり、この残渣によってイオン注入が遮断され、若干Ｐ型領域１９の終端位置が凹部１７のコーナ部から離れることがある。しかしながら、トレンチ１３内に配置されたＰ+型層１５が凹部１７の底面にも存在していることから、Ｐ+型層１５とＰ型領域１９とが途切れることなく形成されるようにできる。
　この後の工程については図示しないが、マスク３２を除去したのち、メタルマスクなどを用いてＮ型不純物をイオン注入し、更に注入した不純物を活性化させることでＮ+型層２１を形成する。そして、半導体基板５の表面全面に層間絶縁膜１１を成膜したのち、層間絶縁膜１１やＮ+型層４の所定領域にコンタクトホールを形成し、層間絶縁膜１１の上に配線層を成膜すると共に配線層をパターニングすることで、第１ゲート電極や第２ゲート電極９、ソース電極１０および電極２２を形成する。そして、半導体基板５の裏面側にドレイン電極１２を形成することで、図１（ａ）（ｂ）に示すＳｉＣ半導体装置が完成する。
　以上説明したように、本実施形態に示すＳｉＣ半導体装置では、凹部１６の底面に形成されたＰ型領域１８と、トレンチ１３内に配置されたＰ+型層１５、および、凹部１７の底面に形成されたＰ型領域１９とによってＰ型リサーフ層２０を構成することで電界緩和構造としている。このＰ型リサーフ層２０がトランジスタセル領域Ｒ１の周囲を囲むような構成とされることから、側面と底面との境界となるコーナ部での電界集中が緩和され、ブレークダウン位置を凹部１７の底面におけるＮ-型ドリフト層２にシフトできるため、電界緩和を行うことが可能となる。したがって、ドレイン耐圧を向上させることが可能となる。特に、本実施形態のように、Ｐ型領域１８とＰ+型層１５およびＰ型領域１９が連続的に接続したＰ型リサーフ層２０を構成しているため、理想的なオフ時のドレイン耐圧を確保することが可能となる。
　このように構成されるＰ型リサーフ層２０は、イオン注入時に凹部１７の側面にイオンが注入されなくても良く、凹部１６や凹部１７の底面のＰ型領域１８、１９のみが形成されれば良い。このため、斜めイオン注入を行わなくてもＰ型リサーフ層２０を形成することが可能となる。したがって、斜めイオン注入を行わなくても、ＪＦＥＴなどが形成されるトランジスタセル領域Ｒ１の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることができる構造のＳｉＣ半導体装置とすることが可能となる。そして、このような構造を実現するためのトレンチ１３やＮ-型層１４およびＰ+型層１５については、ＪＦＥＴを構成するためのトレンチ６やＮ-型層７およびＰ+型層８と同時に形成できるため、製造工程の共通化が図れ、製造工程の増加なしで、上記構造を実現できる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対して外周耐圧構造領域Ｒ２の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
　図５は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すように、トレンチ１３を複数個形成し、各トレンチ１３内をＮ-型層１４やＰ+型層１５によって埋め込んでいる。そして、最も内周側、つまりトランジスタセル領域Ｒ１側のトレンチ１３と凹部１７の底面と側面との境界位置（段差部）の位置が一致させられており、トレンチ１３内に配置されたＰ+型層１５によって凹部１７の側面が構成された構造とされている。そして、それよりも外周側に形成された各トレンチ１３内のＰ+型層１５は、その上部が凹部１７によって除去された構造となるが、等間隔に配置された構造として残り、これによってガードリング構造が構成されている。
　このように、本実施形態では、外周耐圧構造領域Ｒ２において、第１実施形態で説明したＰ型リサーフ層２０の代わりにガードリング構造を備えるようにしている。このようなガードリング構造を備える場合においても、トレンチ１３やＮ-型層１４およびＰ+型層１５を用いて、凹部１７の側面にＰ+型層１５が配置されるようにすることができる。このような構造であっても、第１実施形態と同様の効果を得ることができる。
　なお、本実施形態のＳｉＣ半導体装置の製造工程については第１実施形態とほぼ同様であるが、図６に示すように、第１実施形態で説明した図３（ｂ）の工程においてトレンチ１３を等間隔に複数個形成しておくことが異なる。このようにトレンチ１３を等間隔に複数個形成しておけば、各トレンチ１３内がＮ-型層１４およびＰ+型層１５で埋め込まれる。そして、凹部１６や凹部１７を形成する際に、最も内周側、つまりトランジスタセル領域Ｒ１側のトレンチ１３と凹部１７の底面と側面との境界位置が一致するように選択エッチングを行えば、本実施形態にかかるＳｉＣ半導体装置を製造することができる。このように、外周耐圧構造領域Ｒ２にＰ型リサーフ層２０に代えてガードリング構造を備えるＳｉＣ半導体装置であれば、イオン注入工程を行わなくてもガードリング構造を形成することが可能となる。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態は、第２実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第２実施形態と同様であるため、異なる部分についてのみ説明する。
　図７は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すように、本実施形態でも、トレンチ１３やＮ-型層１４およびＰ+型層１５を用いてガードリング構造を構成しているが、トレンチ１３の幅が外周側に向かうに連れて徐々に狭くなるようにしている。そして、トレンチ１３の幅が狭くなるほどＮ-型層１４の膜厚が厚くなっており、Ｎ-型層１４の上に形成されたＰ+型層１５の底部の位置が徐々に浅くなっている。
　このような構造では、Ｐ+型層１５の底部の接合深さが連続的に浅くなるため、オフ時に更に電界緩和することが可能となり、Ｐ+型層１５の底部の位置が等しくなっている第２実施形態と比較して、外周耐圧構造領域Ｒ２の面積が少なくても、同等もしくは大きなドレイン耐圧を確保することが可能となる。
　なお、本実施形態のＳｉＣ半導体装置の製造工程については第２実施形態とほぼ同様であるが、図８に示すように、第１実施形態で説明した図３（ｂ）の工程においてトレンチ１３の幅が外周側に向かうに連れて徐々に狭くなるようにしておくことが異なる。このようにトレンチ１３の幅が外周側に向かうに連れて徐々に狭くなるようにすると、トレンチ１３の幅に応じてトレンチ１３の底部に成膜されるＮ-型層１４の膜厚が変化し、トレンチ１３の幅が狭くなるほどＮ-型層１４の膜厚が厚くなる。このため、Ｎ-型層１４の上に形成されたＰ+型層１５の底部の位置が徐々に浅い位置となるようにできる。このようにすれば、本実施形態にかかるＳｉＣ半導体装置を製造することができる。
　（第４実施形態）
　本開示の第４実施形態について説明する。本実施形態は、第２、第３実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第２、第３実施形態と同様であるため、異なる部分についてのみ説明する。
　図９は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。上記第２、第３実施形態では、外周耐圧構造領域Ｒ２に形成した複数のトレンチ１３のうち最も内周側に配置されたものが凹部１７の底面と側面の境界位置（段差部）の位置と一致するようにしたが、必ずしも最も内周側のものに限る訳ではない。すなわち、図９に示すように、複数のトレンチ１３のうちの最も内側のものから数えて数本目のトレンチ１３が凹部１７の底面と側面の境界位置（段差部）の位置と一致するようにしても良い。つまり、凹部１７の底面と側面の境界位置と一致するトレンチ１３よりも内側に更にトレンチ１３が設けられるようにしても良い。
　ガードリング構造では、複数リング状に配置されたＰ型領域（第２、第３実施形態および本実施形態でいうトレンチ１３内に配置されたＰ+型層１５）の間に位置するＮ-型層１４やＮ-型ドリフト層２が電界緩和層として機能する。第２、第３実施形態のように、外周耐圧構造領域Ｒ２に形成した複数のトレンチ１３のうち最も内周側に配置されたものが凹部１７の底面と側面の境界位置（段差部）の位置と一致する構造の場合、凹部１７内に形成されたＰ+型層１５のみがガードリング構造を構成することになる。このため、各ガードリングの間隔は隣り合う両トレンチ１３内のＮ-型層１４の膜厚分やそれらの間に存在するＮ-型ドリフト層２の幅分を足した長さとなる。
　これに対して、本実施形態の場合、凹部１６内にもトレンチ１３やＮ-型層１４およびＰ+型層１５を用いたガードリング構造が構成されることになり、各トレンチ１３の間にＰ+型層３が配置された状態となる。このため、Ｐ+型層１５とＰ+型層３がガードリング構造として機能し、これらの間の間隔がＮ-型層１４の膜厚分のみとなる。したがって、よりガードリング構造内部での電界が小さくなり、安定かつ容易にドレイン耐圧を確保することが可能となる。
　なお、図９は、第２実施形態のようにトレンチ１３の幅を等しくする場合について図示したが、第３実施形態のようにトレンチ１４の幅が外周側に向かうに連れて徐々に狭くなるような場合についても、同様のことが言える。
　（第５実施形態）
　本開示の第５実施形態について説明する。本実施形態は、第１実施形態に対して、トランジスタセル領域Ｒ１に形成するトランジスタを変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
　図１０は、本実施形態にかかるＳｉＣ半導体装置の断面図である。この図に示すように、本実施形態では、トレンチゲート構造のＭＯＳＦＥＴを備えた構造としている。具体的には、本実施形態のＳｉＣ半導体装置も、ＳｉＣからなるＮ+型基板（第１導電型基板）１、Ｎ-型ドリフト層（第１導電型層）２、Ｐ+型層（第２導電型層）３およびＮ+型層４の積層構造で構成された半導体基板５を用いて形成されるが、Ｐ+型層３をチャネル領域を形成するためのＰ型ベース領域として機能させる。また、トレンチ６内には、第１実施形態で説明したＮ-型チャネル層７とＰ+型層８に代えて、ゲート絶縁膜４０およびゲート絶縁膜４０の表面に形成したゲート電極４１を備えた構造とし、これらゲート絶縁膜４０およびゲート電極４１によってトレンチ６内が埋め込まれるようにしている。
　また、トランジスタセル領域Ｒ１において、トレンチ６の側面から所定間隔離間した位置に、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２まで達するトレンチ６よりも深いトレンチ（第２トレンチ）４２が形成されており、このトレンチ４２内がＰ+型ディープ層４３によって埋め込まれている。このようにトレンチ４２をトレンチ６よりも深くしているため、ゲート絶縁膜４０に印加されるオフ時の電界が緩和され、ゲート絶縁膜破壊を防止できる。トレンチ４２内は、すべてＰ+型ディープ層４３によって埋め込まれていても良いが、トレンチ４２の底部にＰ-型もしくはＮ-型で構成された低濃度層４４が形成され、この低濃度層４４が形成されていることでＰ+型ディープ層４３の底部のコーナ部が丸くされ、電界集中が抑制されるようにしている。
　そして、ゲート電極４１を覆うように層間絶縁膜１１が形成されていると共に、層間絶縁膜１１の上にソース電極１０が形成され、層間絶縁膜１１に形成されたコンタクトホールを介して、ソース領域を構成するＮ+型層４およびＰ+型ディープ層４３を通じてＰ型ベース領域を構成するＰ+型層３に電気的に接続されている。このような構造により、トレンチゲート構造のＭＯＳＦＥＴが構成されている。
　一方、外周耐圧構造領域Ｒ２でも、半導体基板５の主表面側に、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２まで達するトレンチ（第１トレンチ）４５が形成されている。このトレンチ４５は、トランジスタセル領域Ｒ１の外周を１周囲むように形成されている。このトレンチ４５内にも、Ｐ+型ディープ層４３や低濃度層４４と同時に形成されたＰ+型層（第２導電型埋込層）４６や低濃度層（第１導電型もしくは第２導電型の埋込層）４７が備えられている。
　そして、凹部１７の底面と側面との境界位置（段差部）と、上記したトレンチ４５との位置が一致させられており、トレンチ４５内に配置されたＰ+型層４６によって凹部１７の側面が構成された構造とされている。このような構造により、凹部１６の底面に形成されたＰ型領域１８と、トレンチ４５内に配置されたＰ+型層４６、および、凹部１７の底面に形成されたＰ型領域１９とが繋がり、これらによってＰ型リサーフ層２０が構成されるようにしている。
　このように、トレンチゲート構造のＭＯＳＦＥＴが備えられるＳｉＣ半導体装置でも、トレンチ４５内に配置されたＰ+型層４６によって凹部１７の側面が構成されるようにすることで、第１実施形態と同様の効果を得ることができる。
　次に、図１０に示すＳｉＣ半導体装置の製造工程について、図１１（ａ）（ｂ）（ｃ）、図１２（ａ）（ｂ）（ｃ）に示す製造工程図を用いて説明する。なお、図１１（ａ）（ｂ）（ｃ）および図１２（ａ）（ｂ）（ｃ）では、図１０に示した断面のうちＰ型リサーフ層２０よりも外周側については省略してある。
　〔図１１（ａ）に示す工程〕
　まず、上記不純物濃度で構成されたＮ+型基板１を用意し、Ｎ+型基板１の表面に、Ｎ-型ドリフト層２、Ｐ+型層３およびＮ+型層４を順にエピタキシャル成長させることで半導体基板５を形成する。
　〔図１１（ｂ）に示す工程〕
　フォトリソグラフィにより、トランジスタセル領域Ｒ１において、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２に達するトレンチ４２を形成すると同時に、外周耐圧構造領域Ｒ２においても、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２に達するトレンチ４５を形成する。本実施形態では、トレンチ４２、４５を同じ幅、同じ深さで形成している。
　〔図１１（ｃ）に示す工程〕
　エピタキシャル成長法により、Ｐ-型ＳｉＣもしくはＮ-型ＳｉＣとＰ+型ＳｉＣを半導体基板５の表面全面に順にエピタキシャル成長させることにより、低濃度層４４、４７およびＰ+型ディープ層４３やＰ+型層４６を形成し、これらによってトレンチ４２、４５内を埋め込む。
　〔図１２（ａ）に示す工程〕
　エッチバックやＣＭＰ（Chemical　Mechanical　Polishing）などによって半導体基板５の表面を平坦化する。これにより、トレンチ４２、４５の内部にのみ低濃度層４４、４７およびＰ+型ディープ層４３やＰ+型層４６が残された状態となる。
　〔図１２（ｂ）に示す工程〕
　第１実施形態で説明した図４（ｂ）と同様の工程を行うことで、凹部１６および凹部１７を形成する。これにより、メサ構造が構成される。このとき、トレンチ４５内に配置されたＰ+型層４６によって凹部１７の側面が構成されるようにしている。
　〔図１２（ｃ）に示す工程〕
　半導体基板５の表面全面にトレンチエッチング用マスク（図示せず）を配置した後、トレンチエッチングを行うことでトレンチ６を形成する。そして、熱酸化などによってゲート絶縁膜４０を形成したのち、ドープトＰｏｌｙ－Ｓｉ等を成膜することでトレンチ６内にゲート電極４１を形成する。そして、エッチバックなどによってゲート電極４１がトレンチ６内に残るように平坦化する。
　この後の工程については図示しないが、第１実施形態で説明した図４（ｃ）と同様に、Ｐ型領域１８、１９の形成予定領域に開口部が形成されたイオン注入用のマスクを配置したのち、基板表面に対する方線方向からＰ型不純物をイオン注入することで、Ｐ型領域１８、１９を形成する。このとき、図１２（ｂ）に示す工程において、トレンチ４５内に配置されたＰ+型層４６によって凹部１７の側面が構成されるようにしていることから、凹部１６の底面に形成されたＰ型領域１８と、トレンチ１３内に配置されたＰ+型層４６、および、凹部１７の底面に形成されたＰ型領域１９とが繋がり、これらによってＰ型リサーフ層２０が構成される。そして、マスクを除去したのち、メタルマスクなどを用いてＮ型不純物をイオン注入し、更に注入した不純物を活性化させることでＮ+型層２１を形成する。その後、層間絶縁膜１１を成膜したのち、層間絶縁膜１１やＮ+型層４の所定領域にコンタクトホールを形成し、層間絶縁膜１１の上に配線層を成膜すると共に配線層をパターニングすることで、ソース電極１０および電極２２を形成する。そして、半導体基板５の裏面側にドレイン電極１２を形成することで、図１０に示すＳｉＣ半導体装置が完成する。
　以上説明したように、本実施形態に示すＳｉＣ半導体装置では、トレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置において、凹部１６の底面に形成されたＰ型領域１８と、トレンチ４５内に配置されたＰ+型層４６、および、凹部１７の底面に形成されたＰ型領域１９とによってＰ型リサーフ層２０を構成している。このような構造であっても、第１実施形態と同様に、ドレイン耐圧を向上させることが可能となる。
　また、このように構成されるＰ型リサーフ層２０も、イオン注入時に凹部１７の側面にイオンが注入されなくても良いため、斜めイオン注入を行わなくても、ＭＯＳＦＥＴなどが形成されるトランジスタセル領域Ｒ１の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることができる構造のＳｉＣ半導体装置とすることが可能となる。そして、このような構造を実現するためのトレンチ４５やＰ+型層４６については、ＭＯＳＦＥＴを構成するためのトレンチ４２やＰ+型ディープ層４３と同時に形成できるため、製造工程の増加なしで、上記構造を実現できる。
　（第６実施形態）
　本開示の第６実施形態について説明する。本実施形態は、第５実施形態に対して外周耐圧構造領域Ｒ２の構造を変更したものであり、その他に関しては第５実施形態と同様であるため、異なる部分についてのみ説明する。
　図１３は、本実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すように、トレンチ４５を複数個形成し、各トレンチ４５内を低濃度層４７およびＰ+型層４６によって埋め込んでいる。そして、最も内周側、つまりトランジスタセル領域Ｒ１側のトレンチ４５と凹部１７の底面と側面との境界位置（段差部）の位置が一致させられており、トレンチ４５内に配置されたＰ+型層４６によって凹部１７の側面が構成された構造とされている。そして、それよりも外周側に形成された各トレンチ４５内のＰ+型層４６は、その上部が凹部１７によって除去された構造となるが、等間隔に配置された構造として残り、これによってガードリング構造が構成されている。
　このように、本実施形態では、外周耐圧構造領域Ｒ２において、第５実施形態で説明したＰ型リサーフ層２０の代わりにガードリング構造を備えるようにしている。このようなガードリング構造を備える場合においても、トレンチ４５およびＰ+型層４６を用いて、凹部１７の側面にＰ+型層４６が配置されるようにすることができる。このような構造であっても、第５実施形態と同様の効果を得ることができる。
　なお、本実施形態のＳｉＣ半導体装置の製造工程については第５実施形態とほぼ同様であるが、図１４に示すように、第５実施形態で説明した図１１（ｂ）の工程においてトレンチ４５を等間隔に複数個形成しておくことが異なる。このようにトレンチ４５を等間隔に複数個形成しておけば、低濃度層４４およびＰ+型ディープ層４３を形成する際に各トレンチ４５内が低濃度層４７およびＰ+型層４６で埋め込まれる。そして、凹部１６や凹部１７を形成する際に、最も内周側、つまりトランジスタセル領域Ｒ１側のトレンチ４５と凹部１７の底面と側面との境界位置が一致するように選択エッチングを行えば、本実施形態にかかるＳｉＣ半導体装置を製造することができる。このように、外周耐圧構造領域Ｒ２にＰ型リサーフ層２０に代えてガードリング構造を備えるＳｉＣ半導体装置であれば、イオン注入工程を行わなくてもガードリング構造を形成することが可能となる。
　（第７実施形態）
　本開示の第７実施形態について説明する。本実施形態は、第６実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第６実施形態と同様であるため、異なる部分についてのみ説明する。
　図１５は、本実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すように、本実施形態でも、トレンチ４５内が低濃度層４７およびＰ+型層４６を用いてガードリング構造を構成しているが、トレンチ４５の幅が外周側に向かうに連れて徐々に狭くなるようにしている。そして、トレンチ４５の幅が狭くなるほど低濃度層４７の膜厚が厚くなっており、低濃度層４７の上に形成されたＰ+型層４６の底部の位置が徐々に浅くなっている。
　このような構造では、オフ時により電界緩和することが可能となり、Ｐ+型層４６の底部の位置が等しくなっている第６実施形態と比較して、外周耐圧構造領域Ｒ２の面積が少なくても、同等もしくは大きなドレイン耐圧を確保することが可能となる。
　なお、本実施形態のＳｉＣ半導体装置の製造工程については第６実施形態とほぼ同様であるが、図１６に示すように、第５実施形態で説明した図１１（ｂ）の工程においてトレンチ４５の幅が外周側に向かうに連れて徐々に狭くなるようにしておくことが異なる。このようにトレンチ４５の幅が外周側に向かうに連れて徐々に狭くなるようにすると、トレンチ４５の幅に応じてトレンチ４５の底部に成膜される低濃度層４７の膜厚が変化し、トレンチ４５の幅が狭くなるほど低濃度層４７の膜厚が厚くなる。このため、低濃度層４７の上に形成されたＰ+型層４６の底部の位置が徐々に浅い位置となるようにできる。このようにすれば、本実施形態にかかるＳｉＣ半導体装置を製造することができる。
　（第８実施形態）
　本開示の第８実施形態について説明する。本実施形態は、第６、第７実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第６、第７実施形態と同様であるため、異なる部分についてのみ説明する。
　図１７は、本実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。上記第６、第７実施形態では、外周耐圧構造領域Ｒ２に形成した凹部１７の底面の高さを同じにしているため、複数のガードリングを構成する各Ｐ+型層４６の高さが等しくなっている。これに対して、図１７に示すように、トランジスタセル領域Ｒ１の外側に向かうに連れて徐々に凹部１７の底面の高さが低くなるようにし、複数のガードリングを構成する各Ｐ+型層４６の高さが徐々に低くなるようにしても良い。
　このように、複数のガードリングを構成する各Ｐ+型層４６の高さが徐々に低くなるようにすることにより、より効果的に電界緩和を行うことが可能となり、よりドレイン耐圧を向上することが可能となる。
　（他の実施形態）
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　上記実施形態では、電界緩和構造として、凹部１６と凹部１７の境界位置における凹部１７の側面をＰ+型層１５、４６で構成し、これを用いてＰ型リサーフ層２０やガードリング構造を構成することで外周耐圧構造を構成する場合について説明した。このような外周耐圧構造は、少なくとも凹部１６と凹部１７の境界位置における凹部１７の側面をＰ+型層１５、４６で構成した電界緩和構造を含む構造であれば良く、電界緩和構造を用いたＰ型リサーフ層２０やガードリング構造もしくはこれらの組み合わせなど、どのような構造の外周耐圧構造としても構わない。
　上記各実施形態では、Ｎ-型チャネル層７にチャネル領域が設定されるＮチャネルタイプのＪＦＥＴやＰ型ベース領域を構成するＰ+型層３にチャネル領域が設定されるＮチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を逆にしたＰチャネルタイプのＪＦＥＴやＭＯＳＦＥＴに対しても本開示を適用することができる。また、トランジスタセル領域Ｒ１に形成されるトランジスタとしてＪＦＥＴやＭＯＳＦＥＴを例に挙げたが、他のトランジスタであっても構わない。
　また、上記第１実施形態では、ＪＦＥＴとして、第１、第２ゲート領域の電位を共に制御することでソース－ドレイン間の電流を制御するダブルゲート駆動としたが、第１、第２ゲート領域のいずれか一方の電位のみを制御することでソース－ドレイン間の電流を制御するシングルゲート駆動であってもよい。
　さらに、上記実施形態では、ソース領域を構成するＮ+型層４をエピタキシャル成長させたものについて説明したが、第１ゲート領域３に対してＮ型不純物をイオン注入することによってＮ+型層４を形成しても良い。この場合、Ｎ+型層４をメサ構造から離して形成しておけば凹部１６を形成しなくてもよいため、凹部１７のみによってメサ構造を構成しても良い。
　また、上記第１～第４実施形態では、トランジスタセル領域Ｒ１にＪＦＥＴが備えられるＳｉＣ半導体装置において、第１トレンチに相当するトレンチ１３と第２トレンチに相当するトレンチ６とを同時に形成できることから、トレンチ１３内にＮ-型層１４およびＰ+型層１５が備えられる構造を用いてＰ型リサーフ層２０やガードリング構造などの電界緩和構造を構成した。また、第５～第８実施形態でも、トランジスタセル領域Ｒ１にＭＯＳＦＥＴが備えられるＳｉＣ半導体装置において、第１トレンチに相当するトレンチ４５と第２トレンチに相当するトレンチ４２とを同時に形成できることから、トレンチ４２内にＰ+型層４２が備えられる構造を用いてＰ型リサーフ層２０やガードリング構造などの電界緩和構造を構成した。しかしながら、ＪＦＥＴが備えられるＳｉＣ半導体装置において、第５～第８実施形態で説明したようなトレンチ４２内にＰ+型層４２が備えられる構造、もしくは、ＭＯＳＦＥＴがＳｉＣ半導体装置において、トレンチ１３内にＮ-型層１４およびＰ+型層１５が備えられる構造を用いて、Ｐ型リサーフ層２０やガードリング構造などの電界緩和構造を構成しても良い。

Claims (22)

  1. 　第１導電型基板（１）と、前記第１導電型基板（１）上に形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上に形成された第２導電型層（３）と、前記第２導電型層（３）上に形成された第１導電型層（４）とを有する炭化珪素からなる半導体基板（５）と、
    　前記半導体基板（５）のうちのトランジスタセル領域（Ｒ１）に形成されたトランジスタと、
    　前記トランジスタセル領域（Ｒ１）の外周を囲む外周耐圧構造領域（Ｒ２）に形成された外周耐圧構造とを有し、
    　前記外周耐圧構造領域（Ｒ２）に備えられた外周耐圧構造は、
    　前記トランジスタセル領域（Ｒ１）の外周を囲むように形成され、前記第１導電型層（４）と前記第２導電型層（３）よりも深く、前記ドリフト層（２）に達する第１凹部（１７）と、
    　前記第１凹部（１７）の内周側の側面の位置において、前記トランジスタセル領域（Ｒ１）の外周を囲むように形成された第１トレンチ（１３、４５）と、
    　前記第１トレンチ（１３、４５）内に埋め込まれ、前記第１凹部（１７）の側面を構成する第２導電型埋込層（１５、４６）を含む電界緩和構造と、を有する炭化珪素半導体装置。
  2. 　前記第１導電型層（４）の厚みよりも深く、前記トランジスタセル領域（Ｒ１）の外周を囲むように形成された第２凹部（１６）を有し、
    　前記第１凹部（１７）は、前記第２凹部（１６）よりも前記トランジスタセル領域（Ｒ１）の外周側に形成され、前記第２凹部（１６）よりも深く形成されており、
    　前記第１トレンチ（１３、４５）は、前記第２凹部（１６）と前記第１凹部（１７）の境界位置に形成されている請求項１に記載の炭化珪素半導体装置。
  3. 　前記第２凹部（１６）の底面のうち前記第１凹部（１７）側と、前記第１凹部（１７）の底面のうちの前記第２凹部（１６）側には、前記第２導電型埋込層（１５、４６）に接続される第２導電型層（１８、１９）が形成され、これらの接続構造により構成される第２導電型リサーフ層（２０）によって前記電界緩和構造が構成されている請求項２に記載の炭化珪素半導体装置。
  4. 　前記第１トレンチ（１３、４５）は、前記第２凹部（１６）と前記第１凹部（１７）との境界位置から更に外周側にも複数本形成され、前記第１トレンチ（１３、４５）それぞれに前記第２導電型埋込層（１５、４６）が備えられており、複数の前記第１トレンチ（１３、４５）内に備えられた前記第２導電型埋込層（１５、４６）により構成されるガードリング構造によって前記電界緩和構造が構成されている請求項２に記載の炭化珪素半導体装置。
  5. 　前記第２凹部（１６）と前記第１凹部（１７）との境界位置よりも内側にも形成され、前記第１トレンチ（１３、４５）それぞれに前記第２導電型埋込層（１５、４６）が備えられており、複数の前記第１トレンチ（１３、４５）内に備えられた前記第２導電型埋込層（１５、４６）により構成されるガードリング構造によって前記電界緩和構造が構成されている請求項２または４に記載の炭化珪素半導体装置。
  6. 　前記ガードリング構造を構成する前記第１トレンチ（１３、４５）は、前記トランジスタセル領域（Ｒ１）の外周方向に向かうに連れて幅が狭くされている請求項４または５に記載の炭化珪素半導体装置。
  7. 　前記トランジスタセル領域（Ｒ１）は、
    　前記第２導電型層（３）を第１ゲート領域とすると共に前記第１導電型層（４）をソース領域とし、
    　前記第１導電型層（４）および第２導電型層（３）を貫通して前記ドリフト層（２）まで達する第２トレンチ（６）と、
    　前記第２トレンチ（６）の内壁上にエピタキシャル成長によって形成された第１導電型のチャネル層（７）と、
    　前記チャネル層（７）の上に形成された第２導電型の第２ゲート領域（８）と、
    　前記第１導電型層（４）に電気的に接続されたソース電極（１０）と、
    　前記第１導電型基板（１）に電気的に接続されたドレイン電極（１２）とを有し、
    　前記第１ゲート領域（３）と前記第２ゲート領域（８）の少なくとも一方の電位を制御することにより、ソース－ドレイン間の電流を制御するＪＦＥＴが形成されている請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
  8. 　前記第１トレンチ（１３）と前記第２トレンチ（６）が同じ深さとされ、前記第１トレンチ（１３）には、第１導電型埋込層（１４）を介して前記第２導電型埋込層（１５）が形成されている請求項７に記載の炭化珪素半導体装置。
  9. 　前記トランジスタセル領域（Ｒ１）は、
    　前記第２導電型層（３）をベース領域とすると共に前記第１導電型層（４）をソース領域とし、
    　前記ソース領域と前記ドリフト層との間に位置する前記ベース領域の表面に形成されたゲート絶縁膜（４０）と、
    　前記ゲート絶縁膜（４０）の表面に形成されたゲート電極（４１）と、
    　前記第１導電型層（４）に電気的に接続されたソース電極（１０）と、
    　前記第１導電型基板（１）に電気的に接続されたドレイン電極（１２）と、
    　前記第１導電型層（４）および第２導電型層（３）を貫通して前記ドリフト層（２）まで達する第２トレンチ（４２）と、
    　前記第２トレンチ（４２）内に埋め込まれた第２導電型のディープ層（４３）とを有し、
    　前記ゲート電極（４１）の電位を制御することにより、ソース－ドレイン間の電流を制御するＭＯＳＦＥＴが形成されている請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
  10. 　前記第１トレンチ（４５）と前記第２トレンチ（４２）が同じ深さとされている請求項９に記載の炭化珪素半導体装置。
  11. 　前記トランジスタセル領域（Ｒ１）には、
    　前記第１導電型層（４）および前記第２導電型層（３）を貫通して前記ドリフト層（２）まで達するトレンチ（６）が形成され、該トレンチ内（６）に前記ゲート絶縁膜（４０）および前記ゲート電極（４１）が形成されることで、前記ＭＯＳＦＥＴがトレンチゲート構造とされており、
    　該トレンチゲート構造における前記トレンチ（６）よりも前記第２トレンチ（４２）の深さが深くされている請求項９または１０に記載の炭化珪素半導体装置。
  12. 　第１導電型基板（１）と、前記第１導電型基板（１）上に形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上に形成された第２導電型層（３）と、前記第２導電型層（３）上に形成された第１導電型層（４）とを有する炭化珪素からなる半導体基板（５）と、
    　前記半導体基板（５）のうちのトランジスタセル領域（Ｒ１）に形成されたトランジスタと、
    　前記トランジスタセル領域の外周を囲む外周耐圧構造領域（Ｒ２）に形成された外周耐圧構造とを有してなる炭化珪素半導体装置の製造方法であって、
    　前記半導体基板（５）を用意する工程と、
    　前記外周耐圧構造領域（Ｒ２）に前記トランジスタセル領域（Ｒ１）の外周を囲む第１トレンチ（１３、４５）を形成する工程と、
    　前記第１トレンチ（１３、４５）内に埋め込まれる第２導電型埋込層（１５、４６）を形成する工程と、
    　前記トランジスタセル領域（Ｒ１）の外周を囲むように、前記第１導電型層（４）と前記第２導電型層（３）よりも深く、前記ドリフト層（２）に達する第１凹部（１７）を形成する工程とを含み、
    　前記第１凹部（１７）を形成する工程では、前記第１トレンチ（１３、４５）が前記第１凹部（１７）の内周側の側面となる場所に位置し、前記第１凹部（１７）の側面が第２導電型埋込層（１５、４６）にて構成されるようにすることで、前記第２導電型埋込層（１５、４６）を含む電界緩和構造を構成する炭化珪素半導体装置の製造方法。
  13. 　前記第１導電型層（４）の厚みよりも深く、前記トランジスタセル領域（Ｒ１）の外周を囲むように第２凹部（１６）を形成する工程を含み、
    　前記第１凹部（１７）を形成する工程では、前記第１トレンチ（１３、４５）が前記第２凹部（１６）と前記第１凹部（１７）との境界位置に位置し、前記第２凹部（１６）と前記第１凹部（１７）との境界位置における前記第１凹部（１７）の側面が第２導電型埋込層（１５、４６）にて構成されるようにすることで、前記第２導電型埋込層（１５、４６）を含む電界緩和構造を構成する請求項１２に記載の炭化珪素半導体装置の製造方法。
  14. 　前記第２凹部（１６）を形成する工程および前記第１凹部（１７）を形成する工程の後に、基板表面にマスク（３２）を形成し、該マスク（３２）を用いて基板法線方向から第２導電型不純物をイオン注入することにより、前記第２凹部（１６）の底面のうち前記第１凹部（１７）側と、前記第１凹部（１７）の底面のうちの前記第２凹部（１６）側に、前記第２導電型埋込層（１５、４６）に接続される第２導電型層（１８、１９）を形成し、これらの接続構造により第２導電型リサーフ層（２０）を構成することによって前記電界緩和構造を構成する請求項１３に記載の炭化珪素半導体装置の製造方法。
  15. 　前記第１トレンチ（１３、４５）を形成する工程では、前記第２凹部（１６）と前記第１凹部（１７）との境界位置から更に外周側にも前記第１トレンチ（１３、４５）を複数本形成し、
    　前記第２導電型埋込層（１５、４６）を形成する工程では、前記第１トレンチ（１３、４５）それぞれに前記第２導電型埋込層（１５、４６）が形成されるようにすることで、複数の前記第１トレンチ（１３、４５）内に備えられた前記第２導電型埋込層（１５、４６）により構成されるガードリング構造によって前記電界緩和構造が構成されるようにする請求項１２に記載の炭化珪素半導体装置の製造方法。
  16. 　前記第１トレンチ（１３、４５）を形成する工程では、前記第２凹部（１６）と前記第１凹部（１７）との境界位置よりも内側にも前記第１トレンチ（１３、４５）を形成し、前記第１トレンチ（１３、４５）それぞれに前記第２導電型埋込層（１５、４６）が形成されるようにすることで、複数の前記第１トレンチ（１３、４５）内に備えられた前記第２導電型埋込層（１５、４６）により構成されるガードリング構造によって前記電界緩和構造が構成されるようにする請求項１２または１５に記載の炭化珪素半導体装置の製造方法。
  17. 　前記第１トレンチ（１３、４５）を形成する工程は、複数の前記トレンチ（１３、４５）が前記トランジスタセル領域（Ｒ１）の外周方向に向かうに連れて幅が狭くなるようにする請求項１５または１６に記載の炭化珪素半導体装置の製造方法。
  18. 　前記トランジスタセル領域（Ｒ１）において、
    　前記第１導電型層（４）および第２導電型層（３）を貫通して前記ドリフト層（２）まで達する第２トレンチ（６）を形成する工程と、
    　前記第２トレンチ（６）の内壁上にエピタキシャル成長によって第１導電型のチャネル層（７）を形成する工程と、
    　前記チャネル層（７）の上に第２導電型の第２ゲート領域（８）を形成する工程と、
    　前記第１導電型層（４）に電気的に接続されるソース電極（１０）を形成する工程と、
    　前記第１導電型基板（１）に電気的に接続されるドレイン電極（１２）を形成する工程とを有し、
    　前記第２導電型層（３）を第１ゲート領域とすると共に前記第１導電型層（４）をソース領域として、前記第１ゲート領域（３）と前記第２ゲート領域（８）の少なくとも一方の電位を制御することにより、ソース－ドレイン間の電流を制御するＪＦＥＴを形成する請求項１２ないし１７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  19. 　前記第１トレンチ（１３）に第１導電型埋込層（１４）を形成する工程を有し、
    　前記第２導電型埋込層（１５）を形成する工程を前記第１トレンチ（１３）に前記第１導電型埋込層（１４）を形成した後に行い、
    　前記第１トレンチ（１３）を形成する工程と前記第２トレンチ（６）を形成する工程とを同時に行い、
    　前記第１導電型埋込層（１４）を形成する工程と前記チャネル層（７）を形成する工程とを同時に行い、
    　前記第２導電型埋込層（１５）を形成する工程と前記第２ゲート領域（８）を形成する工程を同時に行う請求項１８に記載の炭化珪素半導体装置の製造方法。
  20. 　前記トランジスタセル領域（Ｒ１）において、
    　前記第１導電型層（４）および第２導電型層（３）を貫通して前記ドリフト層（２）まで達する第２トレンチ（４２）を形成する工程と、
    　前記第２トレンチ（４２）内に埋め込まれる第２導電型のディープ層（４３）を形成する工程と、
    　前記第２導電型層（３）をベース領域とすると共に前記第１導電型層（４）をソース領域として、前記ソース領域と前記ドリフト層との間に位置する前記ベース領域の表面にゲート絶縁膜（４０）を形成する工程と、
    　前記ゲート絶縁膜（４０）の表面にゲート電極（４１）を形成する工程と、
    　前記第１導電型層（４）に電気的に接続されるソース電極（１０）を形成する工程と、
    　前記第１導電型基板（１）に電気的に接続されるドレイン電極（１２）を形成する工程とを有し、
    　前記ゲート電極（４１）の電位を制御することにより、ソース－ドレイン間の電流を制御するＭＯＳＦＥＴを形成する請求項１２ないし１７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  21. 　前記第１トレンチ（４５）を形成する工程と前記第２トレンチ（４２）を形成する工程を同時に行い、
    　前記第２導電型埋込層（４６）を形成する工程と前記ディープ層（４３）を形成する工程を同時に行う請求項２０に記載の炭化珪素半導体装置の製造方法。
  22. 　前記トランジスタセル領域（Ｒ１）において、
    　前記第１導電型層（４）および前記第２導電型層（３）を貫通して前記ドリフト層（２）まで達するトレンチ（６）を形成する工程を有し、該トレンチ内（６）に前記ゲート絶縁膜（４０）および前記ゲート電極（４１）を形成することで、前記ＭＯＳＦＥＴをトレンチゲート構造とし、該トレンチゲート構造における前記トレンチ（６）よりも前記第２トレンチ（４２）の深さが深くなるようにする請求項２０または２１に記載の炭化珪素半導体装置の製造方法。
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