CN117790537A - 一种半导体器件、其制作方法及电子器件 - Google Patents
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Abstract
本发明公开了一种半导体器件、其制作方法及电子器件，包括衬底和漂移层，漂移层背离衬底的一侧表面设置有主结和场限环结构，任意相邻两个场限环结构在第一方向上具有间隙，沿着远离主结的方向，各相邻场限环结构之间的间隙逐渐增加。如此，掺杂区的深度可以随着与主结距离的增加越来越浅，能够将主结处的压降分配给各场限环结构，从而降低主结处的压降，降低主结处的电场应力，提高半导体器件的可靠性。
Description
技术领域
本发明涉及半导体技术领域，尤指一种半导体器件、其制作方法及电子器件。
背景技术
半导体器件反向耐压过程中，其主结附近尤其是主结边缘区域易发生碰撞电离导致半导体器件雪崩失效，进而导致半导体器件的可靠性降低。如何提高半导体器件的可靠性，成为本领域亟待解决的技术问题。
发明内容
本发明实施例提供一种半导体器件、其制作方法及电子器件，用以改善半导体器件的可靠性。
第一方面，本发明实施例提供了一种半导体器件，包括：衬底、以及设于所述衬底之上的漂移层，所述漂移层背离所述衬底的一侧表面设置有：主结和多个场限环结构，各所述场限环结构均环绕所述主结，任意相邻两个所述场限环结构在第一方向上具有间隙，所述第一方向为：平行于所述衬底表面且远离所述主结的方向；
至少部分场限环结构中的每个所述场限环结构包括：层叠设置的掺杂区和凹槽，所述凹槽设于所述掺杂区背离所述衬底的一侧表面；
沿着所述第一方向，各相邻所述场限环结构之间的间隙逐渐增加，各所述凹槽的深度逐渐降低。
第二方面，本发明实施例提供了一种半导体器件，包括：衬底、以及设于所述衬底之上的漂移层，所述漂移层背离所述衬底的一侧表面设置有：主结区和终端结构区，所述终端结构区包括结终端扩展结构；
所述主结区设置有凸台，所述主结区中的主结设于所述凸台内；
所述终端结构区的表面为斜面，且沿着第一方向，所述斜面与所述衬底之间的间距逐渐增加；所述第一方向为：平行于所述衬底表面且远离所述主结区的方向。
第三方面，本发明实施例提供了一种半导体器件，包括：衬底、以及设于所述衬底之上的漂移层，所述漂移层背离所述衬底的一侧表面设置有：主结区和终端结构区，所述终端结构区包括多个场限环；
所述主结区设置有凸台，所述主结区中的主结设于所述凸台内；
所述终端结构区的表面为斜面，且沿着第一方向，所述斜面与所述衬底之间的间距逐渐增加；所述第一方向为：平行于所述衬底表面且远离所述主结区的方向。
第四方面，本发明实施例提供了一种如上述第一方面介绍的半导体器件的制作方法，包括：
在衬底之上外延形成漂移层；
在所述漂移层背离所述衬底的一侧表面形成主结和多个场限环结构；其中，各所述场限环结构均环绕所述主结，任意相邻两个所述场限环结构在第一方向上具有间隙，所述第一方向为：平行于所述衬底表面且远离所述主结的方向；至少部分场限环结构中的每个所述场限环结构包括：层叠设置的掺杂区和凹槽，所述凹槽设于所述掺杂区背离所述衬底的一侧表面；沿着所述第一方向，各相邻所述场限环结构之间的间隙逐渐增加，各所述凹槽的深度逐渐降低。
第五方面，本发明实施例提供了一种如上述第二方面介绍的半导体器件的制作方法，包括：
在衬底之上外延形成漂移层；
在所述漂移层背离所述衬底的一侧表面的主结区形成凸台；
在所述凸台之内形成主结，以及在终端结构区形成结终端扩展结构，使得所述终端结构区的表面为斜面，且沿着第一方向，所述斜面与所述衬底之间的间距逐渐增加；所述第一方向为：平行于所述衬底表面且远离所述主结区的方向。
第六方面，本发明实施例提供了一种如上述第三方面介绍的半导体器件的制作方法，包括：
在衬底之上外延形成漂移层；
在所述漂移层背离所述衬底的一侧表面的主结区形成凸台；
在所述凸台之内形成主结，以及在终端结构区形成多个场限环，使得所述终端结构区的表面为斜面，且沿着第一方向，所述斜面与所述衬底之间的间距逐渐增加；所述第一方向为：平行于所述衬底表面且远离所述主结区的方向。
第七方面，本发明实施例提供了一种电子器件，包括如上述第一方面、第二方面或第三方面介绍的半导体器件。
本发明有益效果如下：
本发明实施例提供的一种半导体器件、其制作方法及电子器件，包括衬底和漂移层，漂移层背离衬底的一侧表面设置有主结和场限环结构，任意相邻两个场限环结构在第一方向上具有间隙，沿着远离主结的方向，各相邻场限环结构之间的间隙逐渐增加。如此，掺杂区的深度可以随着与主结距离的增加越来越浅，能够将主结处的压降分配给各场限环结构，从而降低主结处的压降，降低主结处的电场应力，提高半导体器件的可靠性。
附图说明
图1为本发明实施例中提供的一种半导体器件的剖面图；
图2为本发明实施例中提供的一种半导体器件终端结构区的俯视图；
图3为图1中Q1所示区域的局部放大图；
图4为本发明实施例中提供的又一种半导体器件的剖面图；
图5为本发明实施例中提供的又一种半导体器件的剖面图；
图6为本发明实施例中提供的又一种半导体器件的剖面图；
图7为本发明实施例中提供的又一种半导体器件的剖面图；
图8为碰撞电离产生的电子-空穴对浓度分布仿真数据图；
图9为本发明实施例中提供的一种半导体器件的制作方法流程图；
图10为本发明实施例中提供的又一种半导体器件的制作方法流程图；
图11为本发明实施例中提供的又一种半导体器件的制作方法流程图；
图12为本发明实施例中提供的一种半导体器件的制作过程示意图；
图13为半导体器件1反向耐压时的水平方向电场强度分布仿真数据图；
图14为半导体器件2反向耐压时的水平方向电场强度分布仿真数据图；
图15为半导体器件3反向耐压时的水平方向电场强度分布仿真数据图；
图16为半导体器件3反向耐压时的垂直方向电场强度分布仿真数据图；
图17为半导体器件1、半导体器件2、以及半导体器件3的阳极电极反向电压和反向电流密度的仿真数据图；
图18为本发明实施例中提供的电子器件的结构示意图。
具体实施方式
下面将结合附图，对本发明实施例提供的一种半导体器件、其制作方法及电子器件的具体实施方式进行详细地说明。需要说明的是，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了第一种半导体器件，如图1和图2所示，包括：衬底102、以及设于衬底102之上的漂移层103，漂移层103背离衬底102的一侧表面设置有：主结107和多个场限环结构108，其中，图2为漂移层103背离衬底102的一侧表面的俯视图，各场限环结构108均环绕主结107，任意相邻两个场限环结构108在第一方向上具有间隙，第一方向为：平行于衬底102表面且远离主结107的方向。
至少部分场限环结构108中的每个场限环结构108包括：层叠设置的掺杂区105和凹槽106，凹槽106设于掺杂区105背离衬底102的一侧表面，掺杂区105的掺杂类型与漂移层103的掺杂类型相反，即漂移层103的掺杂类型为N型时，掺杂区105的掺杂类型为P型，漂移层103的掺杂类型为P型时，掺杂区105的掺杂类型为N型；
沿着第一方向，各相邻场限环结构108之间的间隙逐渐增加，各凹槽106的深度逐渐降低。
其中，如图3所示，图3为图1中虚线框Q1所示区域的局部放大图，此时第一方向为箭头F1所示方向，相邻两个场限环结构108在第一方向F1上具有间隙，且各相邻场限环结构108之间的间隙分别为d1、d2、以及d3，d1小于d2，d2小于d3，即沿着第一方向F1，各相邻场限环结构108之间的间隙逐渐增加。另外，由于凹槽106与相应的掺杂区105层叠设置，各凹槽106的深度逐渐降低时，各掺杂区105的设置深度也逐渐降低，从而整个场限环结构108的设置深度逐渐降低。并且，掺杂区105可以理解为场限环，且下文中场限环与掺杂区表示同一含义，二者可以互换使用。
如此，各场限环结构的深度随着与主结距离的增加越来越浅，能够将主结处的压降分配给各场限环结构，从而降低主结处的压降，降低主结处的电场应力，提高半导体器件的可靠性。另外，场限环能够将主结周围的耗尽层扩大，从而减小反向偏置电流，降低晶体管的关断功耗。
可选地，如图2所示，各场限环结构108可以呈同心设置，其中对场限环结构108的形状并不做限定，可以是任意形状，只需保证同心设置且均环绕主结107即可。
可选地，场限环结构的设置数量可以但不限于为：2个、3个、4个、5个、6个、7个、8个、9个、10个或更多个，具体可以根据实际需要而定，在此不作具体限定。如此，当场限环结构设置较少时可以降低半导体器件的占用面积，当场限环结构设置较多时能够较大幅度降低主结处的电场强度，从而较大幅度提高半导体器件的可靠性。
可选地，半导体器件中部分凹槽的深度相同。其中，如图4所示，两个凹槽106为一组，可以分为四组：106a、106b、106c、以及106d，每组内的两个凹槽106深度相同，且深度相同的凹槽106相邻，使得沿着第一方向F1各凹槽106的深度逐渐降低。当然，每组深度相同的凹槽106的设置数量并不限于两个，还可以是一个、三个、四个或更多个，在此并不限定，只需满足沿着第一方向F1各凹槽106的深度逐渐降低即可。应理解，图4中只示出了半导体器件的半边结构，另外半边结构与之类似，在此不再赘述。
如此，部分凹槽的深度相同，降低了形成凹槽时工艺的复杂度，使得半导体器件的成本较低。
当然，各凹槽106的深度可以设置为均不同，如图3中所示，这样可以满足不同应用场景的设计需要，提高设计的灵活性。
可选地，如图3所示，半导体器件中凹槽106的深度h1为大于0且不大于2μm。如此，可以避免因凹槽106的深度h太大导致形成凹槽106的工艺难度较高，从而降低半导体器件的制作成本。
可选地，如图5所示，漂移层103背离衬底102的一侧表面设置有主结区109和终端结构区1010，主结107位于主结区109，各场限环结构108位于终端结构区1010；主结区109具有凸台，主结107设于凸台之内。且凸台的高度可以设置为0.1μm至2μm，当然凸台的高度也可以根据实际需要进行设置，在此并不限定。
其中，如图5所示，凸台的高度为h2，设置凸台后，漂移层远离衬底102的一侧表面中除凸台之外的区域对应形成凹陷区域，场限环结构设于凹陷区域，进而增加场限环结构108的相对深度。
如此，通过设置凸台，进而控制场限环结构的设置深度，减小了凹槽的设置深度，使得场限环结构制作工艺更加简单，降低了半导体器件的成本，同时场限环结构更大的设置深度能够吸收更多的雪崩击穿能量，进一步提高半导体器件的可靠性。
可选地，如图5所示，终端结构区的表面M1与衬底表面平行。如此，能够简化凸台的制作工艺，从而降低半导体器件的制作成本。
基于同一发明构思，本发明实施例还提供了第二种半导体器件，如图6所示，包括：衬底102、以及设于衬底102之上的漂移层103，漂移层103背离衬底102的一侧表面设置有：主结区109和终端结构区1010，终端结构区1010包括结终端扩展结构1011；
主结区109设置有凸台，主结区109中的主结107设于凸台之内；
终端结构区1010的表面为斜面，且沿着第一方向F1，斜面与衬底102之间的间距逐渐增加；第一方向F1为：平行于衬底102表面且远离主结区107方向。
如此，通过设置斜面使得结终端扩展结构的设置深度随着与主结距离的增加越来越浅，能够将主结处的压降分配给结终端扩展结构，从而降低主结处的压降，降低主结处的电场应力，提高半导体器件的可靠性。
基于同一发明构思，本发明实施例还提供了第三种半导体器件，如图7所示，包括：衬底102、以及设于衬底102之上的漂移层103，漂移层103背离衬底102的一侧表面设置有：主结区109和终端结构区1010，终端结构区1010包括多个场限环1012；
主结区109设置有凸台，主结区109中的主结107设于凸台之内；
终端结构区1010的表面为斜面，且沿着第一方向F1，斜面与衬底102之间的间距逐渐增加；第一方向F1为：平行于衬底102表面且远离主结区107方向。
如此，多个场限环能够将主结周围的耗尽层扩大，从而减小反向偏置电流，降低晶体管的关断功耗。另外，通过设置凸台以控制场限环的深度，无需形成多个凹槽，能够简化制作工艺，降低半导体器件的成本。并且同样能够将主结处的压降分配给各场限环，从而降低主结处的压降，提高半导体器件的可靠性。
可选地，如图6所示，终端结构区1010中，靠近主结107的一侧与凸台背离衬底102的一侧表面之间的间距h3为0.1μm至2μm，远离主结107的一侧与凸台背离衬底102的一侧表面之间的间距h4为0.1μm至0.5μm。
如此，可以控制终端结构区的表面倾斜度处于合适的范围，以使得结终端扩展结构或场限环的设置深度随着与主结距离的增加越来越浅，从而降低主结处的压降，提高半导体器件的可靠性；另外，可以控制结终端扩展结构或场限环的掺杂深度处于合适的范围，以实现对雪崩能量的吸收，并降低制作难度，进一步提高半导体器件的可靠性，降低制作成本。
应理解，对于第二种半导体器件，在终端结构区形成结终端扩展结构时，结终端扩展结构的掺杂浓度可以低于主结处掺杂区的掺杂浓度；对于第三种半导体器件，在终端结构区形成多个场限环时，场限环的掺杂浓度可以高于主结处掺杂区的掺杂浓度。
另外，本发明所使用的附图中均为PiN二极管，如图1所示，此时PiN二极管还可以包括：主结掺杂区104、阴极电极101、阳极电极110、钝化层111。当然，本发明提供的技术方案还可以用于其他晶体管中，例如但不限于：金属氧化物场效应晶体管、肖特基二极管、结势垒肖特基二极管、三极管、晶闸管、绝缘栅双极晶体管、结型场效应管等。
其中，如图8所示，由于阳极电极110和钝化层111接触界面下方的漂移层103碰撞电离现象较集中，从而较易发生雪崩击穿，因此将阳极电极110和钝化层111的接触界面设于场限环结构之上(如图4所示)或主结之上(如图1所示)，能够利用场限环结构或主结降低该区域的电场强度，从而抑制雪崩现象的发生，提高半导体器件的可靠性，当然，对于设置结终端扩展结构或多个场限环的半导体器件而言，也是如此，在此不再赘述。需要说明的是，在图8中，凹槽106下面设置有掺杂区，由于图8为仿真图，所以掺杂区的结构在图8中并不是很明显，但这并不表示图8中的半导体器件不包括掺杂区。
另外，阳极电极110和钝化层111的接触界面设于场限环结构之上时，阳极电极110边缘接触的对应场限环结构可以不设置凹槽106，当然也可以设置凹槽106，在此并不限定。并且，在半导体器件包括钝化层111时，凹槽106的深宽比可以小于1:3，使得钝化层111能够充分填充凹槽106。
其中，雪崩击穿的原理可以包括：在击穿发生时，击穿区域电场较高，由碰撞电离生成的自由载流子进一步激发出下一级的自由载流子，区域的电流密度增加，同时局域压降减小，进一步增加了该击穿区域的电流密度，由于局域电流密度较大造成的热效应，最终导致半导体器件的雪崩击穿。
基于同一发明构思，本发明实施例提供了第一种半导体器件的制作方法，如图9所示，包括：
S901、在衬底之上外延形成漂移层。
可选地，在该步骤S901中，可以采用CVD(Chemical Vapor Deposition，化学气相沉积)工艺，利用硅烷及丙烷作为材料生长气体，氢气作为载气外延生长得到漂移层，当然，漂移层也可以通过本领域技术人员熟知的其他方法得到，在此并不限定。
S902、在漂移层背离衬底的一侧表面形成主结和多个场限环结构；其中，各场限环结构均环绕主结，任意相邻两个场限环结构在第一方向上具有间隙，第一方向为：平行于衬底表面且远离主结的方向；至少部分场限环结构中的每个场限环结构包括：层叠设置的掺杂区和凹槽，凹槽设于掺杂区背离衬底的一侧表面；沿着第一方向，各相邻场限环结构之间的间隙逐渐增加，各凹槽的深度逐渐降低。
如此，通过形成随着与主结距离的增加越来越浅的场限环结构，能够将主结处的压降分配给各场限环，从而降低主结处的压降，降低主结处的电场应力，提高半导体器件的可靠性。另外，场限环能够将主结周围的耗尽层扩大，从而减小反向偏置电流，降低晶体管的关断功耗。
可选地，第一种半导体器件的制作方法还包括：在形成主结和多个场限环结构之前，对漂移层进行刻蚀处理，使得漂移层背离衬底的一侧表面形成凸台；
形成主结和多个场限环结构，具体包括：在凸台之内形成主结，在除凸台之外的区域形成多个场限环结构。
其中，刻蚀处理可以通过RIE(Reactive Ion Etching，反应离子刻蚀)刻蚀工艺实现，当然，刻蚀处理也可以通过本领域技术人员熟知的其他方法实现，在此并不限定。
如此，能够通过刻蚀处理形成凸台，进而控制场限环结构的设置深度，减小凹槽的设置深度，使得场限环结构制作工艺更加简单，降低了半导体器件的成本，同时场限环结构更大的设置深度能够吸收更多的雪崩击穿能量，进一步提高半导体器件的可靠性。
基于同一发明构思，本发明实施例还提供了第二种半导体器件的制作方法，如图10所示，包括：
S1001、在衬底之上外延形成漂移层。
可选地，在该步骤S1001中，可以采用CVD工艺，利用硅烷及丙烷作为材料生长气体，氢气作为载气外延生长得到漂移层，当然，漂移层也可以通过本领域技术人员熟知的其他方法得到，在此并不限定。
S1002、在漂移层背离衬底的一侧表面的主结区形成凸台。
可选地，在该步骤S1001中，可以通过RIE(Reactive Ion Etching，反应离子刻蚀)刻蚀工艺形成凸台，当然，刻蚀处理也可以通过本领域技术人员熟知的其他方法实现，在此并不限定。
S1003、在凸台之内形成主结，以及在终端结构区形成结终端扩展结构，使得主结设于凸台之内，终端结构区的表面为斜面，且沿着第一方向，斜面与衬底之间的间距逐渐增加；第一方向为：平行于衬底表面且远离主结区的方向。
如此，形成终端结构区表面的斜面，使得结终端扩展结构的设置深度随着与主结距离的增加越来越浅，同样能够将主结处的压降分配给结终端扩展结构，从而降低主结处的压降，降低主结处的电场应力，提高半导体器件的可靠性。结终端扩展结构也能够将主结周围的耗尽层扩大，从而减小反向偏置电流，降低晶体管的关断功耗。
基于同一发明构思，本发明实施例还提供了第三种半导体器件的制作方法，如图11所示，包括：
S1101、在衬底之上外延形成漂移层。
可选地，在该步骤S1101中，可以采用CVD工艺，利用硅烷及丙烷作为材料生长气体，氢气作为载气外延生长得到漂移层，当然，漂移层也可以通过本领域技术人员熟知的其他方法得到，在此并不限定。
S1102、在漂移层背离衬底的一侧表面的主结区形成凸台。
可选地，在该步骤S1101中，可以通过RIE刻蚀工艺形成凸台，当然，刻蚀处理也可以通过本领域技术人员熟知的其他方法实现，在此并不限定。
S1103、在凸台之内形成主结，以及在终端结构区形成多个场限环，使得主结设于凸台之内，终端结构区的表面为斜面，且沿着第一方向，斜面与衬底之间的间距逐渐增加；第一方向为：平行于衬底表面且远离主结区的方向。
如此，形成终端结构区表面的斜面，使得各场限环的设置深度随着与主结距离的增加越来越浅，同样能够将主结处的压降分配给各场限环，从而降低主结处的压降，降低主结处的电场应力，提高半导体器件的可靠性。各场限环也能够将主结周围的耗尽层扩大，从而减小反向偏置电流，降低晶体管的关断功耗。另外，通过形成凸台以控制各场限环的深度，无需形成多个凹槽，能够简化制作工艺，降低半导体器件的成本。
下面结合具体的实施例，对本发明实施例提供的半导体器件及其制作方法进行解释说明。
实施例一：
以碳化硅PiN二极管为例，实施例一的半导体器件的制造方法和工艺实现方式包含如下步骤：
S1、如图12中(a)所示，在衬底之上形成漂移层。
具体过程可以包括：在N+重掺杂的衬底上，使用碳化硅外延炉，生长本征N-外延层，即可得到漂移层。
S2、如图12中(b)所示，在漂移层表面形成凹槽106和掺杂区105。
具体过程可以包括：使用4:1SPM(即硫酸和过氧化氢的混合物)和6:1BOE(Buffered Oxide Etch，缓冲氧化物刻蚀液)对漂移层表面进行湿法清洗；之后在湿法清洗后的漂移层表面形成具有预定图案的第一掩膜层；然后，采用ICP-RIE刻蚀工艺，对第一掩膜层暴露出的区域进行刻蚀形成部分具有相同深度的凹槽；接着，采用离子注入法，向第一掩膜层暴露出的区域进行高能离子注入，从而在特定位置形成浓度垂直分布的与凹槽对应的掺杂区；最后，采用湿法刻蚀去除第一掩膜层并进行清洗，以便进一步制作其他结构。之后，采用相同工艺步骤形成其余凹槽和掺杂区，最后使得形成的全部凹槽中，部分凹槽的深度相同，且沿着第一方向，各凹槽的深度逐渐降低。
其中，形成具有预定图案的第一掩膜层，可以具体包括：
在漂移层表面沉积氮化硅并作为刻蚀阻挡层；再采用PECVD(Plasma EnhancedChemical Vapor Deposition，等离子体增强化学气相沉积)方法，在刻蚀阻挡层表面制作出氧化硅层并作为第一掩膜层；在第一掩膜层表面旋涂光刻胶，并对光刻胶进行图案化处理，得到具有预定图案的光刻胶；对光刻胶暴露出的区域进行刻蚀，将预定图案转移至第一掩膜层中，形成具有预定图案的第一掩膜层。
ICP-RIE刻蚀法的工艺参数可以设置为：刻蚀腔气压可以为5mTorr至30mTorr，ICP的功率可以为2kW至4kW，Bias功率可以为0.5kW至1kW，SF6/O2/Ar的流量可以为8sccm至40sccm。
离子注入时注入的材料可以选择铝原子，注入能量可以为不大于400keV，注入的剂量可以为5×1012/cm2至1×1014/cm2。
并且，在去除第一掩膜层并进行清洗时，可以具体包括：使用氢氟酸进行湿法刻蚀，以去除第一掩膜层、刻蚀阻挡层，然后再使用SPM湿法清洗。
另外，如图3所示，各场限环结构沿第一方向F1的宽度d0可以但不限于设置为1.6μm，沿着第一方向F1各场限环结构之间的距离可以但不限于从1.0μm以公差0.1μm增加，即d1为1.0μm、d2为1.1μm、d3为1.2μm。
S3、如图12中(c)所示，在漂移层表面形成主结掺杂区104。
形成主结掺杂区具体过程可以包括：在漂移层的表面，采用与形成第一掩膜层同样的过程，形成具有预定图案的第二掩膜层；然后，采用离子注入法，向第二掩膜层暴露出的区域进行高能离子注入，从而在特定位置形成浓度垂直分布的主结掺杂区；最后，去除第二掩膜层并进行清洗，以便于制作其他结构。
另外，在完成S3步骤后，对形成的掺杂区和主结掺杂区进行退火激活处理，以使得掺杂区域从非晶化向晶化转变，从而实现相应的功能。其中，激活处理的过程包括：采用RF-PECVD(Radio Frequency Plasma Enhanced Chemical Vapor Deposition，射频等离子体化学气相沉积)法或本领域技术人员熟知的其他方法得到，在此并不限定，以RF-PECVD法为例，在上述步骤所得结构表面整层沉积厚度约为50nm的碳膜，在1700℃下退火30min，碳膜可以阻止掺杂原子在退火激活过程中向外扩散，使得掺杂区域从非晶化向晶化转变。退火激活处理后，进行灰化处理以去除碳膜，并对上述步骤所得结构表面进行牺牲氧化处理，去除表面层，接着再进行标准的RCA(工业标准湿法清洗工艺)清洗。
S4、如图12中(d)所示，形成钝化层、阳极电极、以及阴极电极。
形成钝化层的具体过程可以包括：在上述步骤所得结构表面使用PECVD，并采用TEOS(Tetraethyl Orthosilicate，正硅酸乙酯)气源，沉积厚度大于1μm的SiO2，优选的厚度可以为1μm至1.5μm，并确保所有凹槽获得有效填充，最后，采用干法刻蚀工艺定义主结区，在主结区之外形成钝化层。
形成阳极电极的具体过程可以包括：在上述步骤所得结构表面采用PVD工艺溅射一层金属钛，金属钛和主结掺杂区形成阳极欧姆接触，且金属钛的厚度大于1μm，接着再沉积一层金属铝，其厚度大于2μm，最后采用lift-off(剥离)工艺去除主结区域外多余的金属，而在主结区域内保留金属钛和金属铝。
形成阴极电极的具体过程可以包括：在上述步骤所得结构表面覆盖蓝膜，研磨衬底背离碳化硅层的一侧表面，再进行湿法清洗，然后通过物理气相沉积在衬底背离碳化硅层的一侧表面溅射金属镍，金属镍的厚度可以但不限于为1000nm，并使用激光退火工艺形成镍和衬底之间的欧姆接触。
应理解，钝化层、阳极电极、以及阴极电极可以采用本领域技术人员熟知的能够实现对应功能的其他材料和结构，在此并不限定。
如此，通过上述步骤S1至S4即可制作实施例一中的碳化硅晶体管，该碳化硅晶体管能得到的效果以及原理如下：
记半导体器件1为现有技术中的碳化硅PiN二极管，且具有四个场限环但未设置凹槽，在以阳极电极电压为-600V，阴极电极电压为0V进行仿真时，主结边缘的水平方向电场较高，最大值约为2MV/cm，主结边缘的垂直方向电场也较高，最大值约为2.1MV/cm；而四个场限环处PN结附近电场强度的绝对值相近，约为1.7MV/cm至1.9MV/cm，即电场强度的绝对值最大值约为1.9MV/cm，小于主结处的电场强度，表明现有技术中场限环的分压作用较小。
记半导体器件2为采用上述实施例一制作的器件，且具有四个场限环结构，在采用与半导体器件1相同的仿真条件时，半导体器件2中主结边缘的电场强度的绝对值最大值约为2.4MV/cm，四个场限环结构处PN结附近电场强度的绝对值最大值也是约为2.4MV/cm，大于半导体器件1中场限环处PN结附近电场强度的绝对值。如此，半导体器件2能够增加场限环结构的分压，从而减小主结处的压降，提高半导体器件的可靠性。
如图13和图14所示，图13为半导体器件1在反向偏置时水平方向电场强度分布仿真图，图14为半导体器件2在反向偏置时水平方向电场强度分布仿真图。在图14中，半导体器件2远离主结的两个场限环结构之间，水平方向的高电场强度分布区域，相比于图13中半导体器件1同样位置的处水平方向高电场强度区域，纵向的分布范围明显更深，这证明了半导体器件2的整体耐压分布向主结外的场限环结构区域移动，进而提升半导体器件2的反向偏置时的可靠性，也即由实施例一的制作方法得到的半导体器件可靠性较高。
如图15所示，记半导体器件3为采用上述实施例一制作的另一个器件，且与半导体器件2的区别在于：半导体器件2中设置有四个场限环结构，半导体器件3中设置有十个场限环结构；图15为半导体器件3采用与半导体器件1相同的仿真条件，得到的水平方向电场强度分布仿真图，半导体器件3中水平方向电场强度在各场限环结构的PN结处近似均匀分布，即能够将水平方向的压降均匀分配到每个场限环结构，并且最高电场强度约为1.6MV/cm。如此，能够进一步提高半导体器件的可靠性。
如图16所示，图16为半导体器件3采用与半导体器件1相同的仿真条件，得到的垂直方向电场强度分布仿真图，其主结边缘垂直方向电场强度的最大值约为1.8MV/cm，并且远离主结的场限环结构PN结处垂直方向电场强度约为1.6MV/cm。如此，多个场限环结构充分参与半导体器件3的耐压，提高了半导体器件3的可靠性。
如图17所示，图17为半导体器件1、半导体器件2、以及半导体器件3在同等条件下的反向电流仿真曲线，其中同等条件可以包括但不限于：晶格温度、反向电压、离子注入浓度和结深、场限环之间的初始距离和公差、场限环表面沟槽刻蚀初始深度和公差、外延厚度和掺杂浓度、衬底掺杂浓度等。
从图17中可以看出，半导体器件2和半导体器件3相比于半导体器件1反向漏电流有明显降低，并且半导体器件3相比于半导体器件2反向漏电流进一步降低，因此，采用本发明实施例一的制作方法的得到的半导体器件能够有效降低反向漏电流，且更多的场限环结构能够进一步提高降低漏电流的效果，从而降低半导体器件的反向能耗，提高了半导体器件的性能。
实施例二：
该实施例二中的半导体器件的制作方法与前述实施例一中半导体器件的制作方法基本类似，不同之处包括：
将前述实施例一中的步骤S1修改为：在衬底上形成漂移层、在漂移层表面形成凸台。形成凸台的具体过程可以为：形成漂移层后，采用RIE刻蚀工艺在主结区形成凸台，凸台的高度可以为0.1μm至2μm。
或者，将前述实施例一中的步骤S2修改为：在漂移层表面形成凹槽、掺杂区、以及凸台。形成凸台的具体过程可以为：形成凹槽和掺杂区后，采用RIE刻蚀工艺在主结区形成凸台，凸台的高度可以为0.1μm至2μm，另外，该工艺下各凹槽的深度需要在原基础上增加0.1μm至2μm。
实施例三：
该实施例三中的半导体器件的制作方法与前述实施例一中半导体器件的制作方法基本类似，不同之处包括：
将前述实施例一中的步骤S1修改为：在衬底上形成漂移层、在漂移层表面形成凸台。形成凸台的具体过程可以为：形成漂移层后，采用与形成第一掩膜层同样的过程，形成具有预定图案的第三掩膜层，然后使用干刻法将终端结构区的第三掩膜层减薄，接着采用湿法刻蚀工艺获得与目标终端结构区表面倾斜度一致的第三掩膜层，最后采用RIE刻蚀工艺并控制刻蚀气体垂直轰击上述步骤所得结构表面，刻蚀到终端结构区的漂移层表面为斜面，且沿着第一方向，斜面与衬底之间的间距逐渐增加；第一方向为：平行于衬底表面且远离主结区的方向。进一步的，使用湿法清洗去除第三掩膜层。
将前述实施例一中的步骤S2修改为：在漂移层表面中除凸台之外的区域形成多个场限环或一个结终端扩展结构。
如此，实施例二和实施例三，通过设置凸台，增加场限环或结终端扩展结构的设置深度，提高了对雪崩能量的吸收效果，提高了半导体器件的可靠性，并且简化了制作工艺，降低了半导体器件的制作成本。
基于同一发明构思，本发明实施例还提供了一种电子器件，该电子器件的实现原理与前述半导体器件的实现原理类似，该电子器件的具体实现方式可以参见前述半导体器件的实施例，重复之处不再赘述。
具体地，本发明实施例提供的一种电子器件，如图18所示，包括：如上述内容中介绍的半导体器件1801。
其中，电子器件可以但不限于应用于：电源、光伏系统、工业电机、电动汽车等。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (15)
1.一种半导体器件，其特征在于，包括：衬底、以及设于所述衬底之上的漂移层，所述漂移层背离所述衬底的一侧表面设置有：主结和多个场限环结构，各所述场限环结构均环绕所述主结，任意相邻两个所述场限环结构在第一方向上具有间隙，所述第一方向为：平行于所述衬底表面且远离所述主结的方向；
至少部分场限环结构中的每个所述场限环结构包括：层叠设置的掺杂区和凹槽，所述凹槽设于所述掺杂区背离所述衬底的一侧表面；
沿着所述第一方向，各相邻所述场限环结构之间的间隙逐渐增加，各所述凹槽的深度逐渐降低。
2.如权利要求1所述的半导体器件，其特征在于，部分所述凹槽的深度相同。
3.如权利要求1所述的半导体器件，其特征在于，所述凹槽的深度为大于0且不大于2μm。
4.如权利要求1所述的半导体器件，其特征在于，所述漂移层背离所述衬底的一侧表面设置有主结区和终端结构区，所述主结位于所述主结区，各所述场限环结构位于所述终端结构区；
所述主结区具有凸台，所述主结设于所述凸台内。
5.如权利要求4所述的半导体器件，其特征在于，所述终端结构区的表面与所述衬底表面平行。
6.如权利要求4所述的半导体器件，其特征在于，所述凸台的高度为0.1μm至2μm。
7.如权利要求1-6任一项所述的半导体器件，其特征在于，各所述场限环结构呈同心设置。
8.一种半导体器件，其特征在于，包括：衬底、以及设于所述衬底之上的漂移层，所述漂移层背离所述衬底的一侧表面设置有：主结区和终端结构区，所述终端结构区包括结终端扩展结构；
所述主结区设置有凸台，所述主结区中的主结设于所述凸台内；
所述终端结构区的表面为斜面，且沿着第一方向，所述斜面与所述衬底之间的间距逐渐增加；所述第一方向为：平行于所述衬底表面且远离所述主结区的方向。
9.一种半导体器件，其特征在于，包括：衬底、以及设于所述衬底之上的漂移层，所述漂移层背离所述衬底的一侧表面设置有：主结区和终端结构区，所述终端结构区包括多个场限环；
所述主结区设置有凸台，所述主结区中的主结设于所述凸台内；
所述终端结构区的表面为斜面，且沿着第一方向，所述斜面与所述衬底之间的间距逐渐增加；所述第一方向为：平行于所述衬底表面且远离所述主结区的方向。
10.如权利要求8或9所述的半导体器件，其特征在于，所述终端结构区中，靠近所述主结的一侧与所述凸台背离衬底的一侧表面之间的间距为0.1μm至2μm，远离所述主结的一侧与所述凸台背离衬底的一侧表面之间的间距为0.1μm至0.5μm。
11.一种如权利要求1-7任一项所述的半导体器件的制作方法，其特征在于，包括：
在衬底之上外延形成漂移层；
在所述漂移层背离所述衬底的一侧表面形成主结和多个场限环结构；其中，各所述场限环结构均环绕所述主结，任意相邻两个所述场限环结构在第一方向上具有间隙，所述第一方向为：平行于所述衬底表面且远离所述主结的方向；至少部分场限环结构中的每个所述场限环结构包括：层叠设置的掺杂区和凹槽，所述凹槽设于所述掺杂区背离所述衬底的一侧表面；沿着所述第一方向，各相邻所述场限环结构之间的间隙逐渐增加，各所述凹槽的深度逐渐降低。
12.如权利要求11所述的制作方法，其特征在于，还包括：在形成所述主结和所述多个场限环结构之前，对所述漂移层进行刻蚀处理，使得所述漂移层背离所述衬底的一侧表面形成凸台；
形成所述主结和所述多个场限环结构，具体包括：在所述凸台之内形成所述主结，在除所述凸台之外的区域形成所述多个场限环结构。
13.一种如权利要求8或10所述的半导体器件的制作方法，其特征在于，包括：
在衬底之上外延形成漂移层；
在所述漂移层背离所述衬底的一侧表面的主结区形成凸台；
在所述凸台之内形成主结，以及在终端结构区形成结终端扩展结构，使得所述终端结构区的表面为斜面，且沿着第一方向，所述斜面与所述衬底之间的间距逐渐增加；所述第一方向为：平行于所述衬底表面且远离所述主结区的方向。
14.一种如权利要求9或10所述的半导体器件的制作方法，其特征在于，包括：
在衬底之上外延形成漂移层；
在所述漂移层背离所述衬底的一侧表面的主结区形成凸台；
在所述凸台之内形成主结，以及在终端结构区形成多个场限环，使得所述终端结构区的表面为斜面，且沿着第一方向，所述斜面与所述衬底之间的间距逐渐增加；所述第一方向为：平行于所述衬底表面且远离所述主结区的方向。
15.一种电子器件，其特征在于，包括如权利要求1-10任一项所述的半导体器件。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |