JP7420485B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JP7420485B2
JP7420485B2 JP2019096864A JP2019096864A JP7420485B2 JP 7420485 B2 JP7420485 B2 JP 7420485B2 JP 2019096864 A JP2019096864 A JP 2019096864A JP 2019096864 A JP2019096864 A JP 2019096864A JP 7420485 B2 JP7420485 B2 JP 7420485B2
Authority
JP
Japan
Prior art keywords
gate
ion implantation
trench
layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019096864A
Other languages
English (en)
Other versions
JP2020191409A (ja
Inventor
正人 登尾
武寛 加藤
侑佑 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2019096864A priority Critical patent/JP7420485B2/ja
Priority to DE112020002535.7T priority patent/DE112020002535T5/de
Priority to CN202080036895.8A priority patent/CN113826213B/zh
Priority to PCT/JP2020/020300 priority patent/WO2020235676A1/ja
Publication of JP2020191409A publication Critical patent/JP2020191409A/ja
Priority to US17/520,882 priority patent/US20220059657A1/en
Application granted granted Critical
Publication of JP7420485B2 publication Critical patent/JP7420485B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/7602—Making of isolation regions between components between components manufactured in an active substrate comprising SiC compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Description

本発明は、炭化珪素（以下、ＳｉＣという）にて構成されるトレンチゲート構造の縦型半導体素子を有したＳｉＣ半導体装置およびその製造方法に関する。
従来より、大電流が流せるようにチャネル密度を高くした構造として、トレンチゲート構造を有するＳｉＣ半導体装置がある。このＳｉＣ半導体装置は、ｎ型ドリフト層の上にｐ型ベース領域とｎ＋型ソース領域とが順に形成され、ｎ＋型ソース領域の表面からｐ型ベース領域を貫通してｎ＋型ドリフト層に達するようにトレンチゲート構造が形成される。具体的には、ｎ型ドリフト層の上にｐ型ベース領域をエピタキシャル成長させたのち、ｐ型ベース領域に対してｎ型不純物をイオン注入で打ち返すことでｐ型ベース領域の一部をｎ型に反転させ、ｎ＋型ソース領域を形成している（例えば、特許文献１参照）。
国際公開第２０１６／０６３６４４号パンフレット
しかしながら、エピタキシャル成長させるときの膜厚バラツキは、成長させる膜厚が厚いほど大きくなるが、イオン注入の飛程のバラツキはあまり大きくない。このため、イオン注入後のｐ型ベース領域の膜厚バラツキは、エピタキシャル成長させた膜厚に対応するバラツキとなる。これにより、ｐ型ベース領域に対してｎ＋型ソース領域をイオン注入で形成した場合、ｎ＋型ソース領域の厚みのバラツキは少なく、チャネル領域が形成されるｐ型ベース領域の厚みのバラツキが大きくなる。したがって、閾値Ｖｔのバラツキを生じさせるという課題がある。
そこで、本発明者らは、ｐ型ベース領域だけでなく、ｎ＋型ソース領域についてもエピタキシャル成長によって形成することについて検討を行った。このようにすれば、ｐ型ベース領域とｎ＋型ソース領域それぞれに厚みのバラツキが分配されることから、ｐ型ベース領域の厚みのバラツキを小さくすることが可能となり、閾値Ｖｔのバラツキを抑制できる。また、ｎ＋型ソース領域をエピタキシャル成長で形成する場合、トレンチゲート構造における側面をｎ＋型ソース領域の表面に対してほぼ垂直に切り立たせることが可能となる。
ところが、このような構造とする場合、トレンチ入口側の角部においてゲート絶縁膜が薄くなり、大きな電界が加わったときに薄くなった部分でゲート絶縁膜が破壊され、ゲート寿命が低下することがあることが確認された。
トレンチゲート構造では、長手方向の両端の少なくとも一方にゲート電極をゲートトレンチの外部まで引き出したゲートライナーが備えられ、ゲートライナーがゲート絶縁膜のうち薄くなった部分の上にも形成された構造となる。このため、ゲート絶縁膜のうちゲートライナーが備えられた部分において大きな電界が加わり、ゲート絶縁膜が破壊されると考えられる。
本発明は上記点に鑑みて、閾値Ｖｔのバラツキの抑制が図れると共に、ゲート寿命の低下を抑制できる構造のＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置は、主表面を有する第１または第２導電型の炭化珪素で構成された基板（１）と、基板の主表面側に形成され、基板よりも低不純物濃度とされた第１導電型の炭化珪素で構成されたドリフト層（２、２ａ）と、ドリフト層の上に形成された第２導電型の炭化珪素で構成されたベース領域（３）と、セル部内におけるベース領域の上に形成され、ドリフト層よりも高不純物濃度とされ、少なくともベース領域と接する部分が炭化珪素のエピタキシャル層で構成された第１導電型のソース領域（４）と、ソース領域の表面からベース領域よりも深く、一方向を長手方向とする直線状部分を有していてセル部から該セル部の外側まで形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（７）と、ゲート絶縁膜の上に形成されたゲート電極（８）と、を有して構成されたトレンチゲート構造と、ソース領域およびトレンチゲート構造の上に、ソース領域に繋がるコンタクトホールが形成された層間絶縁膜（１０）と、層間絶縁膜の上に形成され、コンタクトホールを通じてソース領域に電気的に接続された第１電極（９）と、基板の裏面側に電気的に接続された第２電極（１１）と、を備えている。そして、ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部は、セル部の外側におけるベース領域よりも上側では、セル部内におけるソース領域のうちのベース領域と接しているエピタキシャル層で構成された部分と比較して、基板の主表面に対する法線方向に対して傾斜している。
また、セル部の外側では、ゲートトレンチの入口側における該ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部がイオン注入層（３１）によって構成されており、該ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部は前記イオン注入層の部分において前記基板の主表面に対する法線方向に対して傾斜している。
さらに、セル部の外側において、ゲート電極のゲートライナー（８ｂ）が備えられており、該ゲートライナーが備えられた位置では、ゲートトレンチの入口側における該ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部がイオン注入層によって構成されていると共に、該イオン注入層と前記ゲートライナーとの間にも前記ゲート絶縁膜が備えられている。
このように、ソース領域のうち少なくともベース領域と接する部分がエピタキシャル成長層で構成されるようにしていることから、ベース領域の厚みのバラツキを小さくすることが可能となり、閾値Ｖｔのバラツキを抑制できる。また、ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部について、セル部の外側におけるベース領域よりも上側ではセル部内におけるソース領域のうちのベース領域と接しているエピタキシャル層で構成された部分と比較して、基板の主表面に対する法線方向に対して傾斜させている。このため、ゲート絶縁膜が、セル部内では厚みの薄い薄膜部となっていても、セル部の外部においては厚みの厚い厚膜部にできる。したがって、トレンチゲート構造の長手方向の両端位置で大きな電界が加わることでゲート絶縁膜が破壊されることを抑制でき、ゲート絶縁膜の寿命低下を抑制することが可能となる。
また、請求項６に記載のＳｉＣ半導体装置の製造方法は、主表面を有する第１または第２導電型の炭化珪素で構成された基板（１）を用意することと、基板の上に、基板よりも低不純物濃度の第１導電型の炭化珪素で構成されたドリフト層（２、２ａ）を形成することと、ドリフト層の上に、第２導電型の炭化珪素からなるベース領域（３）を形成することと、ベース領域の上に、エピタキシャル成長により、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素で構成されるソース領域（４）を形成することと、ソース領域の表面からベース領域よりも深く、一方向を長手方向とした直線状部を有すると共にセル部から該セル部の外側に至るゲートトレンチ（６）を形成したのち、ゲートトレンチの内壁面にゲート絶縁膜（７）を形成すると共に、ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を形成することと、ソース領域およびトレンチゲート構造の上に、ソース領域に繋がるコンタクトホールを有する層間絶縁膜（１０）を形成することと、コンタクトホールを通じてソース領域に電気的に接続される第１電極（９）を形成することと、基板の裏面側に第２電極（１１）を形成することと、を含んでいる。そして、トレンチゲート構造を形成することでは、ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部を、セル部の外側におけるベース領域よりも上側ではセル部内におけるソース領域のうちのベース領域と接しているエピタキシャル層で構成された部分と比較して、基板の主表面に対する法線方向に対して傾斜させる。
また、ソース領域を形成したのち、セル部の外側に、イオン注入を行うことでイオン注入層（３１）を形成することを含み、トレンチゲート構造を形成することでは、ゲートトレンチの長手方向の両端において、ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部がイオン注入層によって構成されるようにし、ゲートトレンチを形成した後に熱処理を行うことで、ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部のうちのイオン注入層で構成された部分を基板の主表面に対する法線方向に対して傾斜させる。
さらに、トレンチゲート構造を形成することでは、セル部の外側において、ゲート電極のゲートライナー（８ｂ）を形成し、該ゲートライナーが備えられた位置では、ゲートトレンチの入口側における該ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部がイオン注入層によって構成されるようにすると共に、該イオン注入層とゲートライナーとの間にもゲート絶縁膜が備えられるようにする。
このように、ベース領域の上にエピタキシャル成長によってソース領域を形成することで、ベース領域の厚みのバラツキを小さくすることが可能となり、閾値Ｖｔのバラツキを抑制できる。また、トレンチゲート構造を形成する際に、ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部を、セル部の外側におけるベース領域よりも上側ではセル部内におけるソース領域のうちのベース領域と接しているエピタキシャル層で構成された部分と比較して、基板の主表面に対する法線方向に対して傾斜させている。このため、ゲート絶縁膜が、セル部内では厚みの薄い薄膜部となっていても、セル部の外部においては厚みの厚い厚膜部にできる。したがって、トレンチゲート構造の長手方向の両端位置で大きな電界が加わることでゲート絶縁膜が破壊されることを抑制でき、ゲート絶縁膜の寿命低下を抑制することが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかるＳｉＣ半導体装置の上面レイアウトを模式的に示した図である。 図１のII－II断面図である。 図１のIII－III断面において層間絶縁膜よりも上部を省略して記載した断面斜視図である。 図１のIV－IV断面図である。 図１のV－V断面図である。 第１実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。 図６Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図６Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図６Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図６Ｄに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図６Ｅに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図６Ｆに続くＳｉＣ半導体装置の製造工程を示した断面図である。 図６Ｇに続くＳｉＣ半導体装置の製造工程を示した断面図である。 第２実施形態にかかるＳｉＣ半導体装置におけるトレンチゲート構造の先端部の上面レイアウトを模式的に示した図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。ここではトレンチゲート構造の縦型半導体素子として反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
図１に示すＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴが形成されるセル部と、このセル部を囲む外周部ＲＯとを有した構成とされている。外周部ＲＯは、ガードリング部ＲＧと、ガードリング部ＲＧよりも内側、つまりセル部ＲＣとガードリング部ＲＧとの間に配置される繋ぎ部ＲＪとを有した構成とされている。なお、図１は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。
図２に示すように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ＋型基板１を用いて形成される。ｎ＋型基板１の主表面上にＳｉＣからなるｎ－型不純物層２とｎ型電流分散層２ａとｐ型ベース領域３、および、ｎ＋型ソース領域４が順にエピタキシャル成長させられている。
ｎ＋型基板１は、例えばｎ型不純物濃度が１．０×１０１９／ｃｍ３とされ、表面が（０００１）Ｓｉ面とされている。ｎ－型不純物層２は、例えばｎ型不純物濃度が０．５～２．０×１０１６／ｃｍ３とされている。ｎ型電流分散層２ａは、ｎ－型不純物層２よりもｎ型不純物濃度が高濃度、つまり低抵抗とされており、より広範囲に電流を分散して流すことで、ＪＦＥＴ抵抗を低減する役割を果たす。例えば、ｎ型電流分散層２ａは、例えば８×１０１６／ｃｍ３とされ、厚みが０．５μｍとされている。なお、ここでは便宜上、ｎ－型不純物層２とｎ型電流分散層２ａという異なる層として説明しているが、これらはいずれもドリフト層を構成するものである。
また、ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０１７／ｃｍ３程度とされ、厚みが３００ｎｍで構成されている。ｎ＋型ソース領域４は、ｎ－型不純物層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０１８～１．０×１０１９／ｃｍ３、厚さ０．５μｍ程度で構成されている。
セル部ＲＣでは、ｎ＋型基板１の表面側においてｐ型ベース領域３およびｎ＋型ソース領域４が残されており、繋ぎ部ＲＪでは、ｎ＋型ソース領域４が後述するイオン注入層３１に変えられている。また、ガードリング部ＲＧでは、これらｎ＋型ソース領域４もしくはイオン注入層３１およびｐ型ベース領域３を貫通してｎ型電流分散層２ａに達するように凹部２０が形成されている。
また、セル部ＲＣでは、ｎ＋型ソース領域４やｐ型ベース領域３を貫通してｎ型電流分散層２ａに達するようにｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされている。具体的には、ｐ型ディープ層５は、ｎ型電流分散層２ａに複数本が等間隔に配置され、互いに交点なく離れて配置されたストライプ状のトレンチ５ａ内に備えられ、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ５ａは、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。
例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が例えば１．０×１０１７～１．０×１０１９ｃｍ３、幅０．７μｍ、深さ２．０μｍ程度で構成されている。各ｐ型ディープ層５は、最も深い底部の位置がｎ型電流分散層２ａとｎ－型不純物層２との境界位置と同じ位置、もしくはそれよりもｐ型ベース領域３側に位置している。すなわち、ｐ型ディープ層５とｎ型電流分散層２ａとが同じ深さ、もしくはｐ型ディープ層５よりもｎ型電流分散層２ａの方が深い位置まで形成されている。ｐ型ディープ層５は、図１に示すようにセル部ＲＣの一端から他端に渡って形成されている。そして、ｐ型ディープ層５は、後述するトレンチゲート構造と同方向を長手方向として延設され、トレンチゲート構造の両端から更にセル部ＲＣの外側に延設された後述するｐ型繋ぎ層３０とつながっている。
また、ｐ型ベース領域３およびｎ＋型ソース領域４を貫通してｎ－型不純物層２に達するように、例えば幅が０．８μｍ、深さが１．０μｍのゲートトレンチ６が形成されている。ゲートトレンチ６は、セル部ＲＣ内のみでなく、セル部ＲＣから繋ぎ部ＲＪに突き出して形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３やｎ＋型ソース領域４およびイオン注入層３１が配置されている。より詳しくは、セル部ＲＣでは、ゲートトレンチ６の入口側の側面がｎ＋型ソース領域４で構成され、繋ぎ部ＲＪでは、ゲートトレンチ６の入口側の側面がイオン注入層３１で構成されている。ゲートトレンチ６は、図２の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とする直線状部分を有したレイアウトで形成されている。また、図１に示すように、ゲートトレンチ６は、セル部ＲＣ内においては直線状部分のみで構成されるが、本実施形態では繋ぎ部ＲＪにおいても直線状部分のみで構成されている。ゲートトレンチ６は複数本備えられており、それぞれがｐ型ディープ層５の間に挟まれるように配置されていると共に平行に等間隔で並べられることでストライプ状とされている。
さらに、本実施形態では、図２、図３および図５に示すように、セル部ＲＣ内と繋ぎ部ＲＪ内とにおいて、ゲートトレンチ６の側面の形状が異なっている。具体的には、ゲートトレンチ６の側面は、セル部ＲＣ内ではｎ＋型基板１の主表面に対して垂直になっており、繋ぎ部ＲＪ内ではトレンチ入口側が底部側よりも幅広となっていて、ｎ＋型基板１の主表面に対する法線方向に対して傾斜している。ゲートトレンチ６の先端部は、図４に示すように、繋ぎ部ＲＪにおける側面の形状と同様、トレンチ入口側がｎ＋型基板１の主表面に対する法線方向に対して傾斜している。以下、これらゲートトレンチ６の側面や先端部のうち傾斜した部分を傾斜部という。
ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域４とｎ－型不純物層２との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ６の内壁面にはゲート絶縁膜７が形成されている。ゲート絶縁膜７は、熱酸化膜によって構成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。
ゲート絶縁膜７は、ゲートトレンチ６の内壁面の全面に形成されているが、厚みが場所によって異なっている。具体的には、ゲートトレンチ６のうちセル部ＲＣ内に位置している部分、つまり側面にｎ＋型ソース領域４が形成されていて、側面がｎ＋型基板１の主表面に対して垂直になっている部分では、トレンチ入口の角部においてゲート絶縁膜７が薄くなっている。以下、この部分で薄くなったゲート絶縁膜７を薄膜部７ａという。そして、ゲートトレンチ６のうちセル部ＲＣの外側の繋ぎ部ＲＪに位置している部分、つまり側面に後述するイオン注入層３１が形成されていて、側面が傾斜部となっている部分では、薄膜部７ａよりもゲート絶縁膜７の厚みが厚くなっている。以下、この部分のゲート絶縁膜７を厚膜部７ｂという。
また、ｎ＋型ソース領域４およびｐ型ディープ層５の表面やゲート電極８の上には、層間絶縁膜１０を介して第１電極に相当するソース電極９が形成されている。ソース電極９は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域４と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ディープ層５と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９は、層間絶縁膜１０上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１０に形成されたコンタクトホールを通じて、ソース電極９はｎ＋型ソース領域４およびｐ型ディープ層５と電気的に接触させられている。
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続された第２電極に相当するドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数セル配置されることでセル部ＲＣが構成されている。
一方、ガードリング部ＲＧでは、上記したように、後述するイオン注入層３１およびｐ型ベース領域３を貫通してｎ型電流分散層２ａに達するように凹部２０が形成されている。このため、セル部ＲＣから離れた位置ではイオン注入層３１およびｐ型ベース領域３が除去されて、ｎ型電流分散層２ａが露出させられている。そして、ｎ＋型基板１の厚み方向において、凹部２０よりも内側に位置するセル部ＲＣや繋ぎ部ＲＪが島状に突き出したメサ部ＲＭとなっている。この凹部２０の側面、つまりメサ部ＲＭと凹部２０との境界位置では、メサ部ＲＭの角部が傾斜している。そして、凹部２０内にも、ゲート絶縁膜７が形成されており、その上に層間絶縁膜１０が形成された状態となっているが、凹部２０とメサ部ＲＭとの境界位置にゲート電極８の形成に用いたＰｏｌｙ－Ｓｉの残渣８ａが残っている場合がある。
また、凹部２０の下方に位置するｎ型電流分散層２ａの表層部には、セル部ＲＣを囲むように、複数本のｐ型ガードリング２１が備えられている。本実施形態の場合、ｐ型ガードリング２１を四隅が丸められた四角形状としているが、円形状など他の枠形状で構成されていても良い。ｐ型ガードリング２１は、ｎ型電流分散層２ａに形成されたトレンチ２１ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ２１ａは、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。
ｐ型ガードリング２１を構成する各部は、上記したｐ型ディープ層５と同様の構成とされている。ｐ型ガードリング２１は、上面形状がセル部ＲＣおよび繋ぎ部ＲＪを囲む枠形状のライン状とされている点において、直線状に形成されたｐ型ディープ層５と異なっているが、他は同様である。すなわち、ｐ型ガードリング２１はｐ型ディープ層５と同様の幅、同様の厚さ、つまり同様の深さとされている。また、各ｐ型ガードリング２１の間隔については等間隔でも良いが、より内周側、つまりセル部ＲＣ側において電界集中を緩和して等電位線がより外周側に向かうように、ｐ型ガードリング２１の間隔がセル部ＲＣ側で狭く外周側に向かうほど大きくされている。
なお、図示していないが、必要に応じてｐ型ガードリング２１よりも外周にＥＱＲ構造が備えられることにより、セル部ＲＣを囲む外周耐圧構造が備えられたガードリング部ＲＧが構成されている。
さらに、セル部ＲＣからガードリング部ＲＧに至るまでの間を繋ぎ部ＲＪとして、繋ぎ部ＲＪにおいて、ｎ－型不純物層２の表層部に複数本のｐ型繋ぎ層３０が形成されている。本実施形態の場合、図１中の破線ハッチングに示すように、セル部ＲＣの外周に位置し、セル部ＲＣを囲むように繋ぎ部ＲＪが形成されており、さらに繋ぎ部ＲＪの外側を囲むように、四隅が丸められた四角形状のｐ型ガードリング２１が複数本形成されている。ｐ型繋ぎ層３０は、セル部ＲＣに形成されるｐ型ディープ層５と平行に複数本並べて配置されており、本実施形態では、隣り合うｐ型ディープ層５同士の間の間隔と等間隔に配置されている。また、セル部ＲＣからｐ型ガードリング２１までの距離が離れている場所では、ｐ型ディープ層５からｐ型繋ぎ層３０を延設しており、ｐ型繋ぎ層３０の先端からｐ型ガードリング２１までの距離が短くなるようにしている。
各ｐ型繋ぎ層３０は、ｎ＋型ソース領域４およびｐ型ベース領域３を貫通してｎ－型不純物層２に達するトレンチ３０ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。ｐ型ディープ層５の長手方向におけるセル部ＲＣとガードリング部ＲＧとの間では、ｐ型繋ぎ層３０がｐ型ディープ層５の先端に繋げられて形成されている。なお、このトレンチ３０ａは、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。ｐ型繋ぎ層３０は、ｐ型ベース領域３に接触させられていることから、ソース電位に固定される。
ｐ型繋ぎ層３０を構成する各部は、上記したｐ型ディープ層５やｐ型ガードリング２１と同様の構成とされており、ｐ型繋ぎ層３０の上面形状が直線状とされている点において、枠形状に形成されたｐ型ガードリング２１と異なっているが、他は同様である。すなわち、ｐ型繋ぎ層３０は、ｐ型ディープ層５やｐ型ガードリング２１と同様の幅、同様の厚さ、つまり同様の深さとされている。また、各ｐ型繋ぎ層３０の間隔については、本実施形態ではセル部ＲＣにおけるｐ型ディープ層５同士の間隔と等間隔とされているが、異なる間隔であっても良い。
このようなｐ型繋ぎ層３０を形成し、かつ、ｐ型繋ぎ層３０同士の間を所定間隔、例えばｐ型ディープ層５と等間隔もしくはそれ以下に設定することで、ｐ型繋ぎ層３０の間において等電位線が過剰にせり上がることを抑制できる。これにより、ｐ型繋ぎ層３０の間において電界集中が発生する部位が形成されることを抑制でき、耐圧低下を抑制することが可能となる。
さらに、繋ぎ部ＲＪにおいては、セル部ＲＣでｎ＋型ソース領域４とされていた部分にイオン注入がなされることでイオン注入層３１が構成されている。本実施形態では、ｐ型ベース領域３の上部の全域がイオン注入層３１とされている。イオン注入層３１のうちのゲートトレンチ６の側面に位置する部分の導電型は任意であるが、ここでは、エピタキシャル成長させたｎ＋型ソース領域４に対してｐ型不純物をイオン注入することで導電型を反転させてｐ型としている。
また、図３および図４に示すように、繋ぎ部ＲＪに延設されたトレンチゲート構造の先端部において、ゲート電極８からゲートライナー８ｂが引き出されている。そして、ゲートライナー８ｂやイオン注入層３１の表面にも層間絶縁膜１０が形成されており、繋ぎ部ＲＪにおけるセル部ＲＣから離れた位置の層間絶縁膜１０の上に、ゲートパッド３２やホール引き抜き用の引抜パッド３３が形成されている。ゲートパッド３２は、層間絶縁膜１０に形成された図示しないコンタクトホールを通じて、ゲートライナー８ｂに電気的に接続されている。引抜パッド３３も、層間絶縁膜１０に形成された図示しないコンタクトホールを通じてｐ型繋ぎ層３０やイオン注入層３１と電気的に接続されている。
上記したように、繋ぎ部ＲＪ内において、ゲートトレンチ６の側面および先端部には傾斜部が構成されている。具体的には、ゲートトレンチ６のうちイオン注入層３１と対応する位置が傾斜部とされており、概ねイオン注入層３１とｐ型ベース領域３との境界位置の深さまで傾斜部となっている。本実施形態の場合、繋ぎ部ＲＪ内の全域にイオン注入層３１を形成しているが、少なくともセル部ＲＣの外側において、ゲートトレンチ６の側面や先端部を構成している部分にイオン注入層３１が形成されていれば良い。このようにすれば、ゲートトレンチ６の側面および先端部のうちゲートライナー８ｂと重なる位置にすべて傾斜部が形成された状態にできる。
また、イオン注入層３１は、繋ぎ部ＲＪの外縁部の全周に設けられていることから、図２に示すようにメサ部ＲＭのうちの外縁部、つまり凹部２０との境界位置は、上から順にイオン注入層３１、ｐ型ベース領域３、ｎ型電流分散層２ａで構成されることになる。このため、イオン注入層３１がｎ＋型ソース領域４のままとされていた場合のような、上から順にｎ＋型ソース領域４、ｐ型ベース領域３、ｎ型電流分散層２ａで構成されるｎｐｎ構造にはならないようにできる。
以上のようにして、本実施形態にかかるＳｉＣ半導体装置が構成されている。このように構成されるＳｉＣ半導体装置は、ＭＯＳＦＥＴをオンするときには、ゲート電極８への印加電圧を制御することでゲートトレンチ６の側面に位置するｐ型ベース領域３の表面部にチャネル領域を形成する。これにより、ｎ＋型ソース領域４およびｎ－型不純物層２を介して、ソース電極９およびドレイン電極１１の間に電流を流す。
また、ＭＯＳＦＥＴのオフ時には、高電圧が印加されたとしても、トレンチゲート構造よりも深い位置まで形成されたｐ型ディープ層５によってゲートトレンチ底部への電界の入り込みが抑制されて、ゲートトレンチ底部での電界集中が緩和される。これにより、ゲート絶縁膜７の破壊が防止される。
さらに、繋ぎ部ＲＪでは、等電位線のせり上がりが抑制され、ガードリング部ＲＧ側に向かうようにされる。また、ガードリング部ＲＧにおいて、ｐ型ガードリング２１によって等電位線をその間隔が外周方向に向かって広がるようにしながら終端させられるようになり、ガードリング部ＲＧでも所望の耐圧を得ることができる。
そして、このような構造のＳｉＣ半導体装置において、トレンチゲート構造を構成するゲートトレンチ６の入口側の側面が、セル部ＲＣ内ではｎ＋型基板１の主表面に対して垂直に切り立っているが、繋ぎ部ＲＪ内では傾斜部となっている。これにより、ゲート絶縁膜７が、セル部ＲＣ内では厚みの薄い薄膜部７ａとなっていても、繋ぎ部ＲＪにおいては厚みの厚い厚膜部７ｂにできる。したがって、トレンチゲート構造の長手方向の両端位置で大きな電界が加わることでゲート絶縁膜７が破壊されることを抑制でき、ゲート絶縁膜７の寿命低下を抑制することが可能となる。
また、縦型ＭＯＳＦＥＴのアバランシェブレークダウン時にセル部ＲＣの外周からのホールの引き抜きが良好に行われないと、ＳｉＣ半導体装置の耐量を低下させてしまう。仮に、繋ぎ部ＲＪに、イオン注入層３１を備えておらず、半導体のうちの最も上層の部分がセル部ＲＣと同様にｎ＋型ソース領域４が形成された構造になっていると、ｐ型ベース領域３との間にＰＮ接合が形成された構造になるため、ホールの引き抜きが行えない。
これに対して、本実施形態では、半導体のうちの最も上層の部分がｐ型層で構成されたイオン注入層３１となっている。このため、層間絶縁膜１０の上に形成した引抜パッド３３とイオン注入層３１とを電気的に接続することで、ｐ型ベース領域３からイオン注入層３１を抜け、引抜パッド３３を通じてホールを引き抜くことが可能となる。よって、縦型ＭＯＳＦＥＴのアバランシェブレークダウン時にセル部ＲＣの外周からのホールの引き抜きが良好に行われ、ＳｉＣ半導体装置の耐量の低下を抑制することが可能となる。
さらに、本実施形態のＳｉＣ半導体装置では、メサ部ＲＭと凹部２０との境界位置が、上から順にイオン注入層３１、ｐ型ベース領域３、ｎ型電流分散層２ａで構成されるようにしている。つまり、イオン注入層３１がｎ＋型ソース領域４のままとされていた場合のような、上から順にｎ＋型ソース領域４、ｐ型ベース領域３、ｎ型電流分散層２ａで構成されるｎｐｎ構造にはならないようにしている。
後述するように、凹部２０やゲートトレンチ６が形成されてからゲート絶縁膜７やゲート電極８を形成しているため、ゲートトレンチ６内だけでなく凹部２０内にも同様のトレンチゲート構造が形成されることになる。このため、凹部２０内に残ったゲート電極８の材料となるＰｏｌｙ－Ｓｉについては後で除去している。しかしながら、図２に示したように、Ｐｏｌｙ－Ｓｉの残渣８ａが凹部２０とメサ部ＲＭの境界位置に残ることがある。
このような構造となった場合、メサ部ＲＭと凹部２０との境界部がｎｐｎ構造になっていると、フローティング電位となっている残渣８ａが外来電荷等の原因によって電位が上がると、ｐ型ベース領域３に反転型チャネルが形成されてしまう。このため、ｎ＋型ソース領域４と電気的に接続されたソース電極９などを通じてリーク電流が流れてしまうという課題を発生させ得る。
しかしながら、本実施形態のようにｐ型層で構成されたイオン注入層３１を備えることで、ｎｐｎ構造が構成されないようにできるため残渣８ａがあってもリーク電流が流れることを抑制することが可能となる。
続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図６Ａ～図６Ｈを参照して説明する。
〔図６Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、このｎ＋型基板１の主表面上にＳｉＣからなるｎ－型不純物層２をエピタキシャル成長させる。
〔図６Ｂに示す工程〕
続いて、マスクを除去したのち、ｎ－型不純物層２の上に、ｎ型電流分散層２ａ、ｐ型ベース領域３およびｎ＋型ソース領域４を順にエピタキシャル成長させる。このように、ｎ＋型ソース領域４をエピタキシャル成長によって形成しているため、ｐ型ベース領域３とｎ＋型ソース領域４それぞれに厚みのバラツキが分配されることから、ｐ型ベース領域３の厚みのバラツキを小さくでき、閾値Ｖｔのバラツキを抑制できる。
そして、ｎ＋型ソース領域４の上に図示しないマスクを配置したのち、マスクのうちのイオン注入層３１の形成予定領域を開口させる。そして、そのマスクを用いてｐ型不純物、例えばアルミニウムをイオン注入することで、イオン注入層３１を形成する。このとき、イオン注入された部分の結晶構造に歪みがはいるなどのダメージが生じた状態になる。
〔図６Ｃに示す工程〕
次に、ｎ＋型ソース領域４やイオン注入層３１の表面に図示しないマスクを配置し、マスクのうちのｐ型ディープ層５、ｐ型ガードリング２１およびｐ型繋ぎ層３０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、トレンチ５ａ、２１ａ、３０ａを形成する。
〔図６Ｄに示す工程〕
マスクを除去してｐ型層を成膜したのち、ｐ型層のうちｎ＋型ソース領域４の表面より上に形成された部分が取り除かれるようにエッチバックし、ｐ型ディープ層５、ｐ型ガードリング２１およびｐ型繋ぎ層３０を形成する。
このとき、埋込エピにより、トレンチ５ａ、２１ａ、３０ａ内にｐ型層が埋め込まれることになるが、トレンチ５ａ、２１ａ、３０ａを同じ幅で形成していることから、ｐ型層の表面に形状異常が発生したり凹凸が発生することを抑制できる。したがって、各トレンチ５ａ、２１ａ、３０ａ内にｐ型層を確実に埋め込むことが可能になると共に、ｐ型層の表面は凹凸が少ない平坦な形状となる。
なお、上記したように、図６Ｂに示す工程において、イオン注入層３１を形成するようにしているが、これらｐ型ディープ層５、ｐ型ガードリング２１およびｐ型繋ぎ層３０を形成した後にイオン注入層３１を形成するようにしても良い。このようにすれば、エピタキシャル成長時の高温によってダメージ修復が行われたり、エッチバック時にダメージが生じているイオン注入層３１が過剰にエッチングされたりすることを抑制できる。
〔図６Ｅに示す工程〕
ｎ＋型ソース領域４などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ６の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで、ゲートトレンチ６を形成する。
さらに、マスクを除去したのち、再び図示しないマスクを形成し、マスクのうちの凹部２０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで凹部２０を形成する。これにより、凹部２０が形成された位置において、ｎ＋型ソース領域４およびｐ型ベース領域３を貫通してｎ型電流分散層２ａが露出させられ、ｎ型電流分散層２ａの表面から複数本のｐ型ガードリング２１が配置された構造が構成される。
なお、ここではゲートトレンチ６と凹部２０を別々のマスクを用いた別工程として形成したが、同じマスクを用いて同時に形成することもできる。
〔図６Ｆに示す工程〕
マスクを除去した後、熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ＋型ソース領域４の表面上を覆う。このとき、イオン注入のダメージを受けていないｎ＋型ソース領域４についてはｐ型ベース領域３と同程度熱酸化されることになるが、ダメージが生じているイオン注入層３１についてはｐ型ベース領域３よりも熱酸化されやすくなる。このため、セル部ＲＣではゲートトレンチ６の入口側がｎ＋型基板１の主表面に対してほぼ垂直に切り立ったままの状態となり、繋ぎ部ＲＪでは、ゲートトレンチ６の入口側が傾斜部となる。したがって、ゲートトレンチ６の入口側の角部においてゲート絶縁膜７は、セル部ＲＣでは薄くなった薄膜部７ａとなるが、繋ぎ部ＲＪではそれよりも厚い厚膜部７ｂとなる。
なお、ここでは、熱酸化を行うことで、繋ぎ部ＲＪにおいてゲートトレンチ６の入口側が傾斜部となるようにしたが、熱処理を行えばその形状とすることができる。例えば、犠牲酸化などを行っても、繋ぎ部ＲＪにおけるイオン注入層３１の方がセル部ＲＣにおけるｎ＋型ソース領域４よりも酸化が促進されるため、繋ぎ部ＲＪにおいてゲートトレンチ６の入口側が傾斜部となる。したがって、熱酸化によってゲート絶縁膜７を形成しない場合、例えばＣＶＤ（chemical vapor deposition）などで形成したとしても、ゲート絶縁膜７について、セル部ＲＣでは薄くなった薄膜部７ａとなり、繋ぎ部ＲＪではそれよりも厚い厚膜部７ｂとなるようにできる。
この後、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にＰｏｌｙ－Ｓｉを残すことでゲート電極８を形成する。これにより、トレンチゲート構造が構成される。
なお、トレンチゲート構造については、ゲートトレンチ６内にのみ形成すれば良いが、メサ部ＲＭを構成するために凹部２０を形成しているため、この凹部２０内にも同様の構造が形成される。この部分については、Ｐｏｌｙ－Ｓｉをエッチバックすることで除去するようにしているが、メサ部ＲＭと凹部２０との境界位置において残渣８ａが残ることがある。
〔図６Ｇに示す工程〕
ゲート電極８およびゲート絶縁膜７の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１０を形成する。そして、層間絶縁膜１０の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極８の間に位置する部分、つまりｐ型ディープ層５と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１０をパターニングすることでｐ型ディープ層５、ｎ＋型ソース領域４を露出させるコンタクトホールを形成する。また、本図とは異なる断面において、ゲート電極８およびイオン注入層３１を部分的に露出させるコンタクトホールも形成する。
〔図４（ｄ）に示す工程〕
層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極９や引抜パッド３３を形成する。また、本図とは異なる断面においてゲートパッド３２も形成する。なお、本図とは異なる断面において各セルのゲート電極８に繋がるゲートライナー８ｂが設けられている。そのゲートライナー８ｂが延設された位置において層間絶縁膜１０にコンタクトホールが開けられることで、ゲートパッド３２とゲート電極８との電気的接続が行われるようになっている。同様に、本図とは異なる断面においてイオン注入層３１に繋がるコンタクトホールが形成されており、そのコンタクトホールを通じて引抜パッド３３とイオン注入層３１との電気的接続が行われるようになっている。
この後の工程については図示しないが、ｎ＋型基板１の裏面側にドレイン電極１１を形成するなどの工程を行うことで、本実施形態にかかるＳｉＣ半導体装置が完成する。
以上説明したように、本実施形態では、トレンチゲート構造を構成するゲートトレンチ６の入口側の側面が、セル部ＲＣ内ではｎ＋型基板１の主表面に対して垂直に切り立っているが、繋ぎ部ＲＪ内では傾斜部となっている。これにより、ゲート絶縁膜７が、セル部ＲＣ内では厚みの薄い薄膜部７ａとなっていても、繋ぎ部ＲＪにおいては厚みの厚い厚膜部７ｂにできる。したがって、トレンチゲート構造の長手方向の両端位置で大きな電界が加わることでゲート絶縁膜７が破壊されないようにでき、ゲート絶縁膜７の寿命低下を抑制することが可能となる。そして、ｎ＋型ソース領域４をエピタキシャル成長によって形成しているため、ｐ型ベース領域３とｎ＋型ソース領域４それぞれに厚みのバラツキが分配されることから、ｐ型ベース領域３の厚みのバラツキを小さくでき、閾値Ｖｔのバラツキを抑制できる。よって、閾値Ｖｔのバラツキの抑制が図れると共に、ゲート寿命の低下を抑制できる構造のＳｉＣ半導体装置にできる。
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
（１）上記実施形態では、ｎ＋型ソース領域４をエピタキシャル成長層のみで構成したが、ｎ＋型ソース領域４をエピタキシャル成長層で構成しつつも、表層部にｎ型不純物濃度を濃くするためにイオン注入した領域を備えていても良い。この場合でも、ｎ＋型ソース領域４とｐ型ベース領域３との境界位置やこれらの厚みは、エピタキシャル成長によって規定されるため、閾値Ｖｔのバラツキ抑制効果は得られる。また、このような構造とする場合、ｎ＋型ソース領域４の表層部においては、ゲートトレンチ６の側面が傾斜した状態になり得る。しかし、ｎ＋型ソース領域４の表層部にしかイオン注入がなされていないため、ゲートトレンチ６の側面がｎ＋型ソース領域４で構成されている部分よりもイオン注入層３１で構成されている部分の方がより深い位置まで傾斜部となる。そして、ｎ＋型ソース領域４の下方位置、つまりｐ型ベース領域３と接している部分では、ゲートトレンチ６の側面がｎ＋型基板１の主表面に対して垂直に切り立った構造になる。
（２）上記実施形態では、縦型のパワー素子としてｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明した。しかしながら、上記各実施形態はトレンチゲート構造の縦型半導体素子の一例を示したに過ぎず、半導体基板の表面側に設けられる第１電極と裏面側に設けられる第２電極との間に電流を流す縦型半導体素子であれば、他の構造もしくは導電型のものであっても良い。
例えば、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
（３）また、上記実施形態では、トレンチゲート構造を単なる直線状部分のみで形成している。これに対して、図７に示すように、セル部ＲＣよりも外側、つまり繋ぎ部ＲＪ内において、隣り合うゲートトレンチ６の両端が半円状に繋げられ、上面からゲートトレンチ６を見た形状が長円形状となるようにしても良い。その場合でも、ゲートトレンチ６のうち直線状部分よりも先端に位置する半円状の部分の周囲の全域がイオン注入層３１とされ、ゲートトレンチ６の側面が傾斜させられるようにすることになるようにすればよい。
（５）また、上記実施形態では、イオン注入層３１をｐ型層としているが、ゲートトレンチ６の側面を傾斜させることを目的とするのであれば、必ずしもｐ型層となっていなくても良くｎ型層であっても良い。また、イオン注入のドープ源としてアルミニウムを例に挙げたが、窒素などのｎ型不純物を用いても良いし、不純物にならない炭素、シリコン、アルゴンなどの不活性元素を用いても良い。
１ ｎ＋型基板
２ａ ｎ型電流分散層
３ ｐ型ベース領域
４ ｎ＋型ソース領域
５ ｐ型ディープ層
７ ゲート絶縁膜
８ ゲート電極
９ ソース電極
１１ ドレイン電極

Claims (10)

  1. セル部（ＲＣ）にトレンチゲート構造の反転型の縦型半導体素子を備えた炭化珪素半導体装置であって、
    主表面を有する第１または第２導電型の炭化珪素で構成された基板（１）と、
    前記基板の主表面側に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素で構成されたドリフト層（２、２ａ）と、
    前記ドリフト層の上に形成された第２導電型の炭化珪素で構成されたベース領域（３）と、
    前記セル部内における前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされ、少なくとも前記ベース領域と接する部分が炭化珪素のエピタキシャル層で構成された第１導電型のソース領域（４）と、
    前記ソース領域の表面から前記ベース領域よりも深く、一方向を長手方向とする直線状部分を有していて前記セル部から該セル部の外側まで形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有して構成された前記トレンチゲート構造と、
    前記ソース領域および前記トレンチゲート構造の上に、前記ソース領域に繋がるコンタクトホールが形成された層間絶縁膜（１０）と、
    前記層間絶縁膜の上に形成され、前記コンタクトホールを通じて前記ソース領域に電気的に接続された第１電極（９）と、
    前記基板の裏面側に電気的に接続された第２電極（１１）と、を備え、
    前記ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部は、前記セル部の外側における前記ベース領域よりも上側では、前記セル部内における前記ソース領域のうちの前記ベース領域と接している前記エピタキシャル層で構成された部分と比較して、前記基板の主表面に対する法線方向に対して傾斜しており、
    前記セル部の外側では、前記ゲートトレンチの入口側における該ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部がイオン注入層（３１）によって構成されており、該ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部は前記イオン注入層の部分において前記基板の主表面に対する法線方向に対して傾斜していて、
    さらに、前記セル部の外側において、前記ゲート電極のゲートライナー（８ｂ）が備えられており、該ゲートライナーが備えられた位置では、前記ゲートトレンチの入口側における該ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部が前記イオン注入層によって構成されていると共に、該イオン注入層と前記ゲートライナーとの間にも前記ゲート絶縁膜が備えられている、炭化珪素半導体装置。
  2. 前記イオン注入層は、第２導電型層によって構成されている、請求項１に記載の炭化珪素半導体装置。
  3. 前記セル部を囲む外周部（ＲＯ）を有し、
    前記外周部にも、前記ベース領域の上に、第２導電型層で構成された前記イオン注入層と、前記イオン注入層の上に形成された前記層間絶縁膜と、が備えられていると共に、さらに、前記層間絶縁膜の上に形成された引抜パッド（３３）が備えられ、
    前記層間絶縁膜に形成されたコンタクトホールを通じて前記イオン注入層と前記引抜パッドとが電気的に接続されている、請求項２に記載の炭化珪素半導体装置。
  4. 前記外周部は、前記セル部の外周を囲むガードリング部（ＲＧ）と、前記セル部と前記ガードリング部との間に位置する繋ぎ部（ＲＪ）とを有し、前記ガードリング部において、前記セル部よりも前記ドリフト層が凹んだ凹部（２０）が形成されることで、前記基板の厚み方向において、前記セル部および前記繋ぎ部が前記ガードリング部よりも突き出した島状のメサ部（ＲＭ）が構成され、
    前記繋ぎ部の外縁部には前記イオン注入層が形成され、前記メサ部と前記凹部との境界位置では、前記イオン注入層と前記ベース領域および前記ドリフト層が順に形成された構造となっている、請求項３に記載の炭化珪素半導体装置。
  5. 前記繋ぎ部の全域に前記イオン注入層が形成されている、請求項４に記載の炭化珪素半導体装置。
  6. セル部（ＲＣ）にトレンチゲート構造の反転型の縦型半導体素子を備えた炭化珪素半導体装置の製造方法であって、
    主表面を有する第１または第２導電型の炭化珪素で構成された基板（１）を用意することと、
    前記基板の上に、前記基板よりも低不純物濃度の第１導電型の炭化珪素で構成されたドリフト層（２、２ａ）を形成することと、
    前記ドリフト層の上に、第２導電型の炭化珪素からなるベース領域（３）を形成することと、
    前記ベース領域の上に、エピタキシャル成長により、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素で構成されるソース領域（４）を形成することと、
    前記ソース領域の表面から前記ベース領域よりも深く、一方向を長手方向とした直線状部を有すると共に前記セル部から該セル部の外側に至るゲートトレンチ（６）を形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することで前記トレンチゲート構造を形成することと、
    前記ソース領域および前記トレンチゲート構造の上に、前記ソース領域に繋がるコンタクトホールを有する層間絶縁膜（１０）を形成することと、
    前記コンタクトホールを通じて前記ソース領域に電気的に接続される第１電極（９）を形成することと、
    前記基板の裏面側に第２電極（１１）を形成することと、を含み、
    前記トレンチゲート構造を形成することでは、前記ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部を、前記セル部の外側における前記ベース領域よりも上側では前記セル部内における前記ソース領域のうちの前記ベース領域と接している前記エピタキシャル成長で形成された部分と比較して、前記基板の主表面に対する法線方向に対して傾斜させており、
    前記ソース領域を形成したのち、
    前記セル部の外側に、イオン注入を行うことでイオン注入層（３１）を形成することを含み、
    前記トレンチゲート構造を形成することでは、前記ゲートトレンチの長手方向の両端において、前記ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部が前記イオン注入層によって構成されるようにし、前記ゲートトレンチを形成した後に熱処理を行うことで、前記ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部のうちの前記イオン注入層で構成された部分を前記基板の主表面に対する法線方向に対して傾斜させ、
    さらに、前記トレンチゲート構造を形成することでは、前記セル部の外側において、前記ゲート電極のゲートライナー（８ｂ）を形成し、該ゲートライナーが備えられた位置では、前記ゲートトレンチの入口側における該ゲートトレンチの幅方向の両側の側面および該ゲートトレンチの長手方向の先端部が前記イオン注入層によって構成されるようにすると共に、該イオン注入層と前記ゲートライナーとの間にも前記ゲート絶縁膜が備えられるようにする、炭化珪素半導体装置の製造方法。
  7. 前記トレンチゲート構造を形成することでは、前記熱処理となる熱酸化を行うことで前記ゲート絶縁膜を形成する、請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 前記イオン注入層を形成することでは、第２導電型不純物をイオン注入することによって前記イオン注入層を形成すると共に、該イオン注入層を第２導電型層とする、請求項６または７に記載の炭化珪素半導体装置の製造方法。
  9. 前記イオン注入層を形成することでは、前記セル部の外周を囲む外周部（ＲＯ）にも前記イオン注入層を形成し、
    前記層間絶縁膜を形成することでは、前記イオン注入層の上にも前記層間絶縁膜を形成しつつ、前記イオン注入層に繋がるコンタクトホールを形成し、
    前記層間絶縁膜を形成することの後に、前記層間絶縁膜の上に、前記コンタクトホールを通じて前記イオン注入層に電気的に接続される引抜パッド（３３）を形成することを含む、請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 前記外周部に、前記セル部の外周を囲むガードリング部（ＲＧ）を形成すると共に、前記セル部と前記ガードリング部との間に位置する繋ぎ部（ＲＪ）を形成することを含み、
    前記ガードリング部を形成すると共に、前記繋ぎ部を形成することは、前記イオン注入層を形成することの後に、前記ガードリング部と対応する位置に、前記セル部よりも前記ドリフト層が凹んだ凹部（２０）を形成することで、前記ガードリング部を形成すると共に、前記基板の厚み方向において、前記ガードリング部よりも内側の部分が該ガードリング部よりも突き出した島状のメサ部（ＲＭ）を構成し、該メサ部における前記セル部の外周に前記繋ぎ部を形成することであり、
    前記イオン注入層を形成することでは、前記繋ぎ部の外縁部にも前記イオン注入層を形成することで、前記メサ部と前記凹部との境界位置を、前記イオン注入層と前記ベース領域および前記ドリフト層が順に形成された構造とする、請求項９に記載の炭化珪素半導体装置の製造方法。
JP2019096864A 2019-05-23 2019-05-23 炭化珪素半導体装置およびその製造方法 Active JP7420485B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2019096864A JP7420485B2 (ja) 2019-05-23 2019-05-23 炭化珪素半導体装置およびその製造方法
DE112020002535.7T DE112020002535T5 (de) 2019-05-23 2020-05-22 Siliziumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen derselben
CN202080036895.8A CN113826213B (zh) 2019-05-23 2020-05-22 碳化硅半导体装置及其制造方法
PCT/JP2020/020300 WO2020235676A1 (ja) 2019-05-23 2020-05-22 炭化珪素半導体装置およびその製造方法
US17/520,882 US20220059657A1 (en) 2019-05-23 2021-11-08 Silicon carbide semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019096864A JP7420485B2 (ja) 2019-05-23 2019-05-23 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2020191409A JP2020191409A (ja) 2020-11-26
JP7420485B2 true JP7420485B2 (ja) 2024-01-23

Family

ID=73455023

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019096864A Active JP7420485B2 (ja) 2019-05-23 2019-05-23 炭化珪素半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20220059657A1 (ja)
JP (1) JP7420485B2 (ja)
CN (1) CN113826213B (ja)
DE (1) DE112020002535T5 (ja)
WO (1) WO2020235676A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022026643A (ja) * 2020-07-31 2022-02-10 ローム株式会社 半導体装置
WO2022209357A1 (ja) * 2021-03-30 2022-10-06 ローム株式会社 半導体装置
CN115440588B (zh) * 2022-04-08 2023-12-05 上海林众电子科技有限公司 一种超结绝缘双极型晶体管的终结区制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012209344A (ja) 2011-03-29 2012-10-25 Toyota Motor Corp 半導体装置
JP2016092257A (ja) 2014-11-06 2016-05-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2018067650A (ja) 2016-10-20 2018-04-26 トヨタ自動車株式会社 スイッチング素子
JP2018093135A (ja) 2016-12-07 2018-06-14 株式会社東芝 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100607326B1 (ko) * 2005-06-30 2006-08-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP5429365B2 (ja) * 2011-03-15 2014-02-26 トヨタ自動車株式会社 半導体装置
JP6169966B2 (ja) * 2013-12-26 2017-07-26 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6673232B2 (ja) * 2017-01-17 2020-03-25 株式会社デンソー 炭化珪素半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012209344A (ja) 2011-03-29 2012-10-25 Toyota Motor Corp 半導体装置
JP2016092257A (ja) 2014-11-06 2016-05-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2018067650A (ja) 2016-10-20 2018-04-26 トヨタ自動車株式会社 スイッチング素子
JP2018093135A (ja) 2016-12-07 2018-06-14 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2020191409A (ja) 2020-11-26
US20220059657A1 (en) 2022-02-24
CN113826213B (zh) 2023-12-08
DE112020002535T5 (de) 2022-02-17
CN113826213A (zh) 2021-12-21
WO2020235676A1 (ja) 2020-11-26

Similar Documents

Publication Publication Date Title
JP7059555B2 (ja) 半導体装置
JP6409681B2 (ja) 半導体装置およびその製造方法
JP5751213B2 (ja) 炭化珪素半導体装置およびその製造方法
CN109417087B (zh) 碳化硅半导体装置及其制造方法
JP4683075B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6696328B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6914624B2 (ja) 炭化珪素半導体装置およびその製造方法
US10964809B2 (en) Semiconductor device and manufacturing process therefor
US9825164B2 (en) Silicon carbide semiconductor device and manufacturing method for same
JP2005191227A (ja) 半導体装置
US20220059657A1 (en) Silicon carbide semiconductor device and method for manufacturing the same
JP6673174B2 (ja) 炭化珪素半導体装置およびその製造方法
JP4736180B2 (ja) 半導体装置およびその製造方法
CN109417089B (zh) 碳化硅半导体装置及其制造方法
US10714611B2 (en) Silicon carbide semiconductor device
JP4164892B2 (ja) 半導体装置及びその製造方法
JP3785794B2 (ja) 炭化珪素半導体装置及びその製造方法
US20230065815A1 (en) Semiconductor device and method for manufacturing the same
JP5692145B2 (ja) 炭化珪素半導体装置の製造方法
JP2008091749A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20201030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20201030

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220705

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20221101

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20230125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231026

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240111

R150 Certificate of patent or registration of utility model

Ref document number: 7420485

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150