JP6169966B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１には、ＭＯＳ構造が形成された素子領域と、その領域の周囲の外周領域を有する半導体装置が開示されている。外周領域には、素子領域を取り囲むように複数のトレンチが形成されており、各トレンチ内には絶縁層が充填されている。外周領域の各トレンチの下端には、ｐ型の底面囲繞領域が形成されている。ＭＯＳＦＥＴがターンオフすると、素子領域から外周領域に空乏層が伸びる。このとき、各底面囲繞領域が空乏層の伸びを促進する。このため、この構造によれば高い耐圧を実現することができる。
特開２００８−１３５５２２号公報
特許文献１の半導体装置では、素子領域から広がる空乏層が、外周領域内の最初の底面囲繞領域（素子領域に最も近い底面囲繞領域）に到達すると、最初の底面囲繞領域から２番目の底面囲繞領域（素子領域から２番目の底面囲繞領域）に向かって空乏層が伸びる。空乏層が２番目の底面囲繞領域に到達すると、２番目の底面囲繞領域から３番目の底面囲繞領域に向かって空乏層が伸びる。このように、空乏層が各底面囲繞領域を経由して順次広がって行くため、空乏層の広がる速度がそれほど速くない。したがって、本明細書では、外周領域内に素早くで空乏層を伸展させることで、より高い耐圧を実現可能な技術を提供する。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の表面に形成されている表面電極と、前記半導体基板の裏面に形成されている裏面電極を有する。前記半導体基板が、前記表面電極と前記裏面電極の間をスイッチングする絶縁ゲート型スイッチング素子が形成されている素子領域と、前記素子領域に隣接する外周領域を有する。前記絶縁ゲート型スイッチング素子が、前記表面電極に接続されている第１導電型の第１領域と、前記表面電極に接続されており、前記第１領域に接している第２導電型の第２領域と、前記第２領域の下側に形成されており、前記第２領域によって前記第１領域から分離されている第１導電型の第３領域と、前記第２領域に接しているゲート絶縁膜と、前記ゲート絶縁膜を介して前記第２領域に対向しているゲート電極を有する。前記外周領域内の前記半導体基板の前記表面に、第１トレンチと、前記第１トレンチから間隔を隔てて配置されている第２トレンチが形成されている。前記第１トレンチ内と前記第２トレンチ内に、絶縁膜が形成されている。前記第１トレンチと前記第２トレンチの間の領域内の前記表面側に、第２導電型の表面領域が形成されている。前記第１トレンチの底面に露出する範囲に、第２導電型の第１底面領域が形成されている。前記第２トレンチの底面に露出する範囲に、第２導電型の第２底面領域が形成されている。前記第１トレンチの側面に沿って、前記表面領域と前記第１底面領域を接続する第２導電型の第１側面領域が形成されている。前記第２トレンチの側面に沿って、前記表面領域と前記第２底面領域を接続する第２導電型の第２側面領域が形成されている。前記表面領域、前記第１底面領域、前記第２底面領域、前記第１側面領域及び前記第２側面領域に接する範囲に、前記第３領域から連続する第１導電型の第４領域が形成されている。前記第１側面領域の少なくとも一部に、第１低面密度領域が形成されている。第１トレンチの側面に垂直な方向に沿って見た前記第１低面密度領域内の第２導電型不純物の面密度が、前記半導体基板の厚み方向に沿って見た前記第１底面領域内の第２導電型不純物の面密度よりも低い。前記第１低面密度領域によって、前記第１底面領域が前記表面領域から分離されている。前記第２側面領域の少なくとも一部に、第２低面密度領域が形成されている。第２トレンチの側面に垂直な方向に沿って見た前記第２低面密度領域内の第２導電型不純物の面密度が、前記半導体基板の厚み方向に沿って見た前記第２底面領域内の第２導電型不純物の面密度よりも低い。前記第２低面密度領域によって、前記第２底面領域が前記表面領域から分離されている。
この半導体装置では、絶縁ゲート型スイッチング素子がターンオフする際に、第２領域から第３領域内に空乏層が伸びる。素子領域と外周領域との境界近傍においては、第１底面領域に向かって空乏層が伸びる。ここで、外周領域内において、第１底面領域、第１側面領域、表面領域、第２側面領域及び第２底面領域は互いに繋がっている（以下、これらの互いに繋がっている領域を、外周部第２導電型領域と呼ぶ。）。したがって、空乏層が第１底面領域に到達すると、外周部第２導電型領域全体から第４領域内に空乏層が伸びる。すなわち、複数のトレンチの下側の領域が一度に空乏化される。このように、この半導体装置では、外周領域に素早く空乏層を伸展させることができる。また、絶縁ゲート型スイッチング素子がターンオフする際には、外周部第２導電型領域内にも空乏層が伸びる。ここで、外周部第２導電型領域は、第１低面密度領域と第２低面密度領域を有する。これらの領域は第２導電型不純物の面密度が低いため、他の外周部第２導電型領域よりも空乏化され易い。したがって、絶縁ゲート型スイッチング素子がターンオフする際に、第１低面密度領域と第２低面密度領域が空乏化される。このため、空乏層によって、第１底面領域、表面領域及び第２底面領域が互いに分離される。このため、外周部第２導電型領域内に電位差を生じさせることが可能であり、外周領域でより均等に電位を分布させることができる。したがって、この半導体装置は耐圧が高い。
上述した半導体装置は、前記半導体基板がＳｉＣにより構成されており、前記第１低面密度領域及び前記第２低面密度領域の前記面密度が３．２×１０１３ｃｍ−２未満であってもよい。
また、上述した半導体装置は、前記半導体基板がＳｉにより構成されており、前記第１低面密度領域及び前記第２低面密度領域の前記面密度が２．０×１０１２ｃｍ−２未満であってもよい。
このような構成によれば、各低面密度領域を空乏化することができる。
上述した半導体装置は、前記半導体基板がＳｉＣにより構成されており、前記第１底面領域及び前記第２底面領域の前記面密度が、１．５×１０１３ｃｍ−２以上であってもよい。
また、上述した半導体装置は、前記半導体基板がＳｉにより構成されており、前記第１底面領域及び前記第２底面領域の前記面密度が、１．９×１０１２ｃｍ−２以上であってもよい。
このような構成によれば、第１トレンチ及び第２トレンチの下側の領域が空乏化することを抑制することができる。これによって、絶縁ゲート型スイッチング素子がターンオフする際に、各トレンチの下端近傍において高い電界が生じることを抑制することができる。
また、上述した半導体装置は、下記の方法によって製造することができる。この製造方法は、第１トレンチ及び第２トレンチのテーパ角がゲートトレンチのテーパ角よりも大きくなるように外周領域内の半導体基板の表面に第１トレンチと第２トレンチを形成するとともに素子領域内の半導体基板の表面にゲートトレンチを形成する工程と、第１トレンチ、第２トレンチ及びゲートトレンチの内面に保護膜を形成する工程と、半導体基板に第２導電型不純物を注入する工程を有する。前記注入する工程では、ゲートトレンチの底面の保護膜を貫通してその底面に第２導電型不純物が注入され、ゲートトレンチの側面の保護膜によってその側面に第２導電型不純物が注入されることが阻止され、第１トレンチ及び第２トレンチの底面の保護膜を貫通してそれらの底面に第２導電型不純物が注入され、第１トレンチ及び第２トレンチの側面の保護膜を貫通してそれらの側面に第２導電型不純物が注入される。
このように、ゲートトレンチと外周領域のトレンチとでテーパ角を異ならせることで、ゲートトレンチの側面に第２導電型不純物が注入されることを阻止しながら、第１トレンチ及び第２トレンチの側面に第２導電型不純物を注入することができる。
また、上述した半導体装置は、下記の方法によって製造されてもよい。この製造方法は、外周領域内の半導体基板の表面に第１トレンチと第２トレンチを形成するとともに素子領域内の半導体基板の表面にゲートトレンチを形成する工程と、第１トレンチ及び第２トレンチにおいて開口する外周領域マスクが前記半導体基板の前記外周領域内の前記表面に配置されており、外周領域マスクよりも厚く、ゲートトレンチにおいて開口する素子領域マスクが前記半導体基板の前記素子領域内の前記表面に配置されている状態で、半導体基板の前記表面に対して斜めに第２導電型不純物を注入する工程を有する。前記注入する工程では、第１トレンチ及び第２トレンチの側面に第２導電型不純物が注入され、素子領域マスクによってゲートトレンチの側面に第２導電型不純物が注入されることが阻止される。
このように、素子領域と外周領域とで表面を覆うマスクの厚みを異ならせ、トレンチに対して斜めに第２導電型不純物の注入を行うことで、ゲートトレンチの側面に第２導電型不純物が注入されることを阻止しながら、第１トレンチ及び第２トレンチの側面に第２導電型不純物を注入することができる。
上述した半導体装置は、下記の方法によって製造されてもよい。この製造方法は、第１トレンチ及び第２トレンチのテーパ角がゲートトレンチのテーパ角よりも大きくなるように外周領域内の半導体基板の表面に第１トレンチと第２トレンチを形成するとともに素子領域内の半導体基板の表面にゲートトレンチを形成する工程と、第１トレンチ、第２トレンチ及びゲートトレンチの内面に保護膜を形成する工程と、異方性エッチングによって、第１トレンチ及び第２トレンチの側面及び底面の保護膜と、ゲートトレンチの底面の保護膜を除去する工程と、半導体基板に第２導電型不純物を注入する工程を有する。前記注入する工程では、第１トレンチ及び第２トレンチの側面及び底面と、ゲートトレンチの側面に第２導電型不純物が注入され、保護膜によってゲートトレンチの側面に第２導電型不純物が注入されることが阻止される。
このように、ゲートトレンチと外周領域のトレンチとでテーパ角が異なる状態で異方性エッチングを行うことで、ゲートトレンチの側面に保護膜を残しながら、第１トレンチ及び第２トレンチの側面の保護膜を除去することができる。したがって、ゲートトレンチの側面に第２導電型不純物が注入されることを阻止しながら、第１トレンチ及び第２トレンチの側面に第２導電型不純物を注入することができる。
半導体装置１０の上面図（表面の電極、絶縁膜の図示を省略した図）。 図１のＩＩ−ＩＩ線における半導体装置１０の縦断面図。 外周領域５０の拡大図。 面密度とリーク電流の関係を示すグラフ。 第１の製造方法の説明図。 第１の製造方法の説明図。 第１の製造方法の説明図。 第１の製造方法の説明図。 第１の製造方法の説明図。 第２の製造方法の説明図。 第２の製造方法の説明図。 第２の製造方法の説明図。 第３の製造方法の説明図。 第４の製造方法の説明図。
図１に示す半導体装置１０は、ＳｉＣからなる半導体基板１２を有している。半導体基板１２は、素子領域２０と外周領域５０を有している。素子領域２０には、ＭＯＳＦＥＴが形成されている。外周領域５０は、素子領域２０と半導体基板１２の端面１２ａとの間の領域である。
図２に示すように、半導体基板１２の表面には、表面電極１４と絶縁膜１６が形成されている。絶縁膜１６は、外周領域５０内の半導体基板１２の表面を覆っている。表面電極１４は、素子領域２０内において半導体基板１２と接している。言い換えると、表面電極１４が半導体基板１２と接しているコンタクト領域の下側の領域が素子領域２０であり、コンタクト領域よりも外周側（端面１２ａ側）の領域が外周領域５０である。半導体基板１２の裏面には、裏面電極１８が形成されている。裏面電極１８は、半導体基板１２の裏面の略全体を覆っている。
素子領域２０内には、ソース領域２２、ボディコンタクト領域２４、ボディ領域２６、ドリフト領域２８、ドレイン領域３０、ｐ型フローティング領域３２、ゲートトレンチ３４が形成されている。
ソース領域２２は、高濃度にｎ型不純物を含むｎ型領域である。ソース領域２２は、半導体基板１２の上面に露出する範囲に形成されている。ソース領域２２は、表面電極１４に対してオーミック接続されている。
ボディコンタクト領域２４は、高濃度にｐ型不純物を含むｐ型領域である。ボディコンタクト領域２４は、ソース領域２２が形成されていない位置において半導体基板１２の上面に露出するように形成されている。ボディコンタクト領域２４は、表面電極１４に対してオーミック接続されている。
ボディ領域２６は、低濃度にｐ型不純物を含むｐ型領域である。ボディ領域２６のｐ型不純物濃度は、ボディコンタクト領域２４のｐ型不純物濃度よりも低い。ボディ領域２６は、ソース領域２２及びボディコンタクト領域２４の下側に形成されており、これらの領域に接している。
ドリフト領域２８は、低濃度にｎ型不純物を含むｎ型領域である。ドリフト領域２８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。ドリフト領域２８は、ボディ領域２６の下側に形成されている。ドリフト領域２８は、ボディ領域２６に接しており、ボディ領域２６によってソース領域２２から分離されている。
ドレイン領域３０は、高濃度にｎ型不純物を含むｎ型領域である。ドレイン領域３０のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度よりも高い。ドレイン領域３０は、ドリフト領域２８の下側に形成されている。ドレイン領域３０は、ドリフト領域２８に接しており、ドリフト領域２８によってボディ領域２６から分離されている。ドレイン領域３０は、半導体基板１２の下面に露出する範囲に形成されている。ドレイン領域３０は、裏面電極１８に対してオーミック接続されている。
図１、２に示すように、素子領域２０内の半導体基板１２の上面には、複数のゲートトレンチ３４が形成されている。各ゲートトレンチ３４は、半導体基板１２の表面において、互いに平行に直線状に伸びている。各ゲートトレンチ３４は、ソース領域２２とボディ領域２６を貫通し、ドリフト領域２８に達するように形成されている。各ゲートトレンチ３４内には、ボトム絶縁層３４ａと、ゲート絶縁膜３４ｂと、ゲート電極３４ｃが形成されている。ボトム絶縁層３４ａは、ゲートトレンチ３４の底部に形成された厚い絶縁層である。ボトム絶縁層３４ａの上側のゲートトレンチ３４の側面は、ゲート絶縁膜３４ｂによって覆われている。ボトム絶縁層３４ａの上側のゲートトレンチ３４内には、ゲート電極３４ｃが形成されている。ゲート電極３４ｃは、半導体基板１２の表面からボディ領域２６よりも深い位置まで伸びている。ゲート電極３４ｃは、ゲート絶縁膜３４ｂを介して、ソース領域２２、ボディ領域２６及びドリフト領域２８と対向している。ゲート電極３４ｃは、ゲート絶縁膜３４ｂ及びボトム絶縁層３４ａによって、半導体基板１２から絶縁されている。ゲート電極３４ｃの上面は、絶縁層３４ｄによって覆われている。絶縁層３４ｄによって、ゲート電極３４ｃは表面電極１４から絶縁されている。
ｐ型フローティング領域３２は、半導体基板１２内であって、各ゲートトレンチ３４の底面に接する範囲に形成されている。ｐ型フローティング領域３２の周囲は、ドリフト領域２８に囲まれている。各ｐ型フローティング領域３２は、ドリフト領域２８によって、互いに分離されている。
外周領域５０内の半導体基板１２の表面に露出する範囲には、ｐ型の表面領域５１が形成されている。表面領域５１は、ボディ領域２６と略同じ深さまで広がっている。上述したドリフト領域２８及びドレイン領域３０は、外周領域５０まで広がっている。ドリフト領域２８とドレイン領域３０は、半導体基板１２の端面１２ａまで広がっている。ドリフト領域２８は、表面領域５１に対して下側から接している。
外周領域５０内の半導体基板１２の上面には、複数の外周トレンチ５４が形成されている。各外周トレンチ５４は、表面領域５１を貫通して、ドリフト領域２８に達するように形成されている。各外周トレンチ５４内には、絶縁層５３が形成されている。図１に示すように、各外周トレンチ５４は、半導体基板１２を上側から見たときに、素子領域２０の周囲を一巡する環状に形成されている。各外周トレンチ５４は、互いに距離を隔てて形成されている。
半導体基板１２内であって、各外周トレンチ５４の底面に接する範囲には、ｐ型の底面領域５６が形成されている。底面領域５６は、外周トレンチ５４の底面全体を覆うように、外周トレンチ５４に沿って形成されている。
各外周トレンチ５４の側面に接する範囲には、ｐ型の側面領域５８が形成されている。側面領域５８は、底面領域５６と表面領域５１の間に位置する各外周トレンチ５４の側面を覆っている。したがって、各側面領域５８によって、底面領域５６が表面領域５１に接続されている。
図３は、図２の各外周トレンチ５４の拡大図を示している。各底面領域５６は比較的高いｐ型不純物濃度を有している。他方、各側面領域５８は、底面領域５６よりも低いｐ型不純物濃度を有している。また、各底面領域５６内のｐ型不純物の面密度は、側面領域５８内のｐ型不純物の面密度よりも高い。ここで、底面領域５６内のｐ型不純物の面密度は、図３のＡ−Ａ線に示すように、半導体基板１２の厚み方向に沿って底面領域５６内のｐ型不純物濃度を積分した値である。また、側面領域５８内のｐ型不純物の面密度は、図３のＢ−Ｂ線に示すように、外周トレンチ５４の側面に垂直な方向に沿って側面領域５８内のｐ型不純物濃度を積分した値である。
次に、半導体装置１０の動作について説明する。半導体装置１０を動作させる際には、裏面電極１８と表面電極１４の間に裏面電極１８がプラスとなる電圧が印加される。さらに、ゲート電極３４ｃに対してゲートオン電圧が印加されることで、素子領域２０内のＭＯＳＦＥＴがオンする。すなわち、ゲート電極３４ｃに対向している位置のボディ領域２６にチャネルが形成され、表面電極１４から、ソース領域２２、チャネル、ドリフト領域２８、ドレイン領域３０を経由して、裏面電極１８に向かって電子が流れる。
ゲート電極３４ｃへのゲートオン電圧の印加を停止すると、チャネルが消失し、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフすると、ボディ領域２６とドリフト領域２８の境界部のｐｎ接合からドリフト領域２８内に空乏層が広がる。空乏層が素子領域２０内のｐ型フローティング領域３２に到達すると、ｐ型フローティング領域３２からドリフト領域２８内にも空乏層が広がる。これによって、２つのｐ型フローティング領域３２の間のドリフト領域２８が効果的に空乏化される。これによって、素子領域２０内における高い耐圧が実現される。
また、上述した底面領域５６、側面領域５８及び表面領域５１は、素子領域２０内のボディ領域２６から連続するｐ型領域である。したがって、ゲートオン電圧の印加を停止すると、底面領域５６、側面領域５８及び表面領域５１から、外周領域５０内のドリフト領域２８内に空乏層が広がる。このように、本実施形態の半導体装置１０では、外周領域５０内において、各ｐ型領域（すなわち、底面領域５６、側面領域５８及び表面領域５１）からドリフト領域２８内に略同時に空乏層が広がる。このため、外周領域５０内における空乏層の伸展が極めて速い。
また、空乏層は、外周領域５０内の各ｐ型領域（すなわち、底面領域５６、側面領域５８及び表面領域５１）内にも広がる。このとき、各側面領域５８はその全体が空乏化される。これに対し、各底面領域５６及び表面領域５１は、部分的に空乏化されるものの、全体が空乏化されることはない。これは、側面領域５８内のｐ型不純物の面密度（Ｂ−Ｂ線方向の面密度）が、底面領域５６内のｐ型不純物の面密度（Ａ−Ａ線方向の面密度）及び表面領域５１内のｐ型不純物の面密度（半導体基板１２の厚み方向の面密度）より低いためである。このように側面領域５８が空乏化されると、空乏層によって底面領域５６と表面領域５１が互いに分離される。このため、各底面領域５６及び各表面領域５１の間に電位差が生じる。このため、外周領域５０内において均等に電位を分布させることができる。また、底面領域５６のうち、図３の領域５６ａまでは空乏層は伸展しない。すなわち、領域５６ａは空乏化されない領域である。図示するように、外周トレンチ５４の底面は、領域５６ａに覆われている。このように、外周トレンチ５４の底面近傍の半導体領域が空乏化されないため、外周トレンチ５４の底面近傍で電界集中が生じることが抑制される。
以上に説明したように、この半導体装置１０では、外周領域５０内の各ｐ型領域（すなわち、底面領域５６、側面領域５８及び表面領域５１）から空乏層が広がるため、外周領域５０内に素早く空乏層を伸展させることができる。また、側面領域５８が空乏化されたときに底面領域５６と表面領域５１が互いに分離されるため、底面領域５６と表面領域５１の間で電位を分担することができる。また、外周領域５０内に空乏層が広がった際にも、外周トレンチ５４の下側に空乏化されないｐ型領域５６ａが残るため、外周トレンチ５４の下端における電界集中を抑制することができる。このため、この半導体装置１０は、高い耐圧を有する。
なお、側面領域５８をその厚み方向（Ｂ−Ｂ線方向）に完全に空乏化させる場合には、側面領域５８の上記面密度（Ｂ−Ｂ線に沿った面密度）は、３．２×１０１３ｃｍ−２未満であることが好ましい。面密度がこの値より高い領域では、空乏化するために必要な電圧がアバランシェ耐圧を超えるため、空乏化させることができない。面密度がこの値より低ければ、電圧を調整することで側面領域５８をその厚み方向全域に空乏化させることが可能であり、上述した効果を得ることができる。なお、半導体基板１２がＳｉである場合には、上記面密度を２．０×１０１２ｃｍ−２未満とすることで、側面領域５８をその厚み方向全域に空乏化することができる。なお、空乏層によって底面領域５６と表面領域５１を分離させることが可能であれば、側面領域５８の一部の領域でのみ面密度が低くなっていてもよい。
また、外周トレンチ５４の底面を含む領域５６ａを空乏化させない場合には、底面領域５６の上記面密度（Ａ−Ａ線に沿った面密度）は、１．５×１０１３ｃｍ−２以上であることが好ましい。図４は、底面領域５６の面密度と、外周トレンチ５４近傍に流れるリーク電流との関係を示すグラフである。実用レベルの印加電圧では、図示するように、上記面密度が所定の閾値以上である場合に、リーク電流を最小化することができる。半導体基板１２がＳｉＣである場合には、当該閾値は、１．５×１０１３ｃｍ−２である。したがって、底面領域５６の上記面密度は、１．５×１０１３ｃｍ−２であることが好ましい。但し、領域５６ａの空乏化をより確実に阻止する場合には、底面領域５６の上記面密度を３．２×１０１３ｃｍ−２以上としてもよい。また、半導体基板１２がＳｉにより構成されている場合には、上記閾値は、１．９×１０１２ｃｍ−２である。したがって、底面領域５６の上記面密度は、１．９×１０１２ｃｍ−２以上であることが好ましい。但し、領域５６ａの空乏化をより確実に阻止する場合には、底面領域５６の上記面密度を２．０×１０１２ｃｍ−２以上としてもよい。
次に、半導体装置１０の製造方法について説明する。なお、本明細書が開示する製造方法は、ｐ型フローティング領域３２、底面領域５６及び側面領域５８を形成する工程に特徴を有するので、以下ではこれらを形成する工程について主に説明する。本明細書は、第１〜第４の製造方法を提案する。
（第１の製造方法）
第１の製造方法では、まず、図５に示すように半導体基板１２の表面にマスク６０（例えば酸化膜）を形成する。ここでは、ゲートトレンチ３４に相当する位置に開口６２が位置し、外周トレンチ５４に相当する位置に開口６４が位置するように、マスク６０を形成する。開口６２の幅と開口６４の幅は略等しい。次に、異方性エッチングによって、開口６２、６４内の半導体基板１２をエッチングする。このとき、エッチングの処理圧力として１００ｍＴ以上を用いることが望ましい。これによって、図６に示すように、ゲートトレンチ３４と外周トレンチ５４を形成する。このとき、ゲートトレンチ３４及び外周トレンチ５４の側面は、テーパ状に傾斜した形状となる。開口６２の幅と開口６４の幅が略等しいので、ゲートトレンチ３４のテーパ角Ｃ１と外周トレンチ５４のテーパ角Ｃ２は略等しくなる。ここで、テーパ角は、トレンチの側面の傾斜角（半導体基板１２の厚み方向に対する角度）を意味する。次に、ＣＶＤ法や熱酸化法によって、図７に示すように、ゲートトレンチ３４と外周トレンチ５４の内面に保護膜６６（酸化膜）を形成する。
次に、図示しないマスクによって外周領域５０全体をカバーした状態で、図８に示すように、素子領域２０にｐ型不純物を注入する。ここでは、ゲートトレンチ３４の底面に対して略垂直に、ｐ型不純物を注入する。また、ｐ型不純物がゲートトレンチ３４の底面の保護膜６６を貫通し、ｐ型不純物がゲートトレンチ３４の側面の保護膜６６を貫通しないように、ｐ型不純物の注入エネルギーを調節する。このため、ゲートトレンチ３４の底面にｐ型不純物が注入される一方で、ゲートトレンチ３４の側面にはｐ型不純物が注入されない。
次に、図示しないマスクによって素子領域２０全体をカバーした状態で、図９に示すように、外周領域５０にｐ型不純物を注入する。ここでは、外周トレンチ５４の底面に対して略垂直に、ｐ型不純物を注入する。また、ｐ型不純物が外周トレンチ５４の底面の保護膜６６を貫通するとともに、ｐ型不純物が外周トレンチ５４の側面の保護膜６６も貫通するように、ｐ型不純物の注入エネルギーを調節する。このため、外周トレンチ５４の底面にｐ型不純物が注入されるとともに、外周トレンチ５４の側面にもｐ型不純物が注入される。その後、熱処理等によって注入したｐ型不純物を活性化させることで、ｐ型フローティング領域３２、底面領域５６及び側面領域５８が形成される。その後、必要な領域を形成することで、図１に示す半導体装置１０が完成する。
（第２の製造方法）
第２の製造方法では、まず、図１０に示すように半導体基板１２の表面にマスク６０を形成する。ここでは、外周トレンチ５４に対応する開口６４の幅が、ゲートトレンチ３４に対応する開口６２の幅より広くなるようにマスク６０を形成する。例えば、開口６４の幅を、開口６２の幅の１．５倍程度にすることができる。次に、異方性エッチングによって、開口６２、６４内の半導体基板１２をエッチングする。このとき、エッチングの処理圧力として１００ｍＴ以上を用いることが望ましい。これによって、図１１に示すように、ゲートトレンチ３４と外周トレンチ５４を形成する。このとき、と開口６４の幅が開口６２の幅より広いので、外周トレンチ５４のテーパ角Ｃ２がゲートトレンチ３４のテーパ角Ｃ１より大きくなる。すなわち、外周トレンチ５４の側面の傾斜角度がより大きくなる。例えば、図１１に示すテーパ角Ｃ１を２°未満とし、テーパ角Ｃ２を２°以上とすることができる。次に、図１２に示すように、ゲートトレンチ３４と外周トレンチ５４の内面に保護膜６６（酸化膜）を形成する。ここでは、保護膜６６の厚みを７５ｎｍ程度とする。
次に、図１２に示すように、素子領域２０と外周領域５０の両方にｐ型不純物を注入する。ここでは、各トレンチの底面に対して略垂直に、ｐ型不純物を注入する。ここでは、ｐ型不純物がゲートトレンチ３４の側面の保護膜６６を貫通せず、その他の保護膜６６を貫通するように、ｐ型不純物の注入エネルギーを調節する。外周トレンチ５４のテーパ角Ｃ２はゲートトレンチ３４のテーパ角Ｃ１よりも大きいため、外周トレンチ５４の側面に対する注入角度Ｃ２は、ゲートトレンチ３４の側面に対する注入角度Ｃ１よりも大きい。このため、外周トレンチ５４の側面にｐ型不純物が注入され、ゲートトレンチ３４の側面にｐ型不純物が注入されないように、ｐ型不純物の注入エネルギーを設定することができる。その後、熱処理等によって注入したｐ型不純物を活性化させることで、ｐ型フローティング領域３２、底面領域５６及び側面領域５８が形成される。その後、必要な領域を形成することで、半導体装置１０が完成する。
（第３の製造方法）
第３の製造方法では、まず、図１３に示すように半導体基板１２の表面にマスク６０を形成する。ここでは、外周トレンチ５４に対応する開口６４の幅が、ゲートトレンチ３４に対応する開口６２の幅より広くなるようにマスク６０を形成する。また、素子領域２０内では、外周領域５０内よりもマスク６０を厚くする。次に、図１３に示すように、異方性エッチングによってゲートトレンチ３４と外周トレンチ５４を形成する。ここでは、第２の製造方法と同様に、外周トレンチ５４の幅がゲートトレンチ３４の幅よりも広くなる。次に、各トレンチの内面に、保護膜６６を形成する。
次に、図１３に示すようにｐ型不純物を注入する。ここでは、各トレンチを横切る断面において、半導体基板１２に対して注入方向が傾斜するようにして、ｐ型不純物を注入する。外周領域５０では、ｐ型不純物は、外周トレンチ５４の側面に注入される。他方、素子領域２０では、マスク６０が厚く、かつ、ゲートトレンチ３４の幅が狭いので、ｐ型不純物はマスク６０に遮られてゲートトレンチ３４まで到達できない。したがって、外周トレンチ５４の側面にだけｐ型不純物が注入される。その後、角度を変えて、外周トレンチ５４の反対側の側面にもｐ型不純物を注入する。次に、さらに、角度を変えて、各トレンチの底面に対してｐ型不純物を注入する。その後、熱処理等によって注入したｐ型不純物を活性化させることで、ｐ型フローティング領域３２、底面領域５６及び側面領域５８が形成される。その後、必要な領域を形成することで、半導体装置１０が完成する。
なお、第３の製造方法では、ゲートトレンチ３４と外周トレンチ５４の幅を同一としてもよい。このような構成でも、マスク６０の厚みの差によって、ゲートトレンチ３４の側面へのｐ型不純物の注入を阻止することができる。
（第４の製造方法）
第４の製造方法では、第２の製造方法と同様にして、図１１の構造を形成する。次に、各トレンチの内面に、保護膜６６を形成する。ここでは、保護膜６６として、窒化膜を用いる。次に、半導体基板１２の厚み方向にエッチングが進行する異方性エッチングによって、保護膜６６をエッチングする。各トレンチの底面上の保護膜６６は、垂直にエッチングされるので、容易に除去される。また、外周トレンチ５４の側面のテーパ角Ｃ２が、ゲートトレンチ３４の側面のテーパ角Ｃ１よりも大きいので、外周トレンチ５４の側面上の保護膜６６はよりエッチングされ易い。ここでは、外周トレンチ５４の側面上の保護膜６６が除去され、ゲートトレンチ３４の側面上に保護膜６６が残存するように、エッチング条件を設定する。これによって、図１４に示すように、ゲートトレンチ３４の側面上にのみ保護膜６６を残存させる。
次に、図１４に示すように、素子領域２０と外周領域５０の両方にｐ型不純物を注入する。ここでは、各トレンチの底面に対して略垂直に、ｐ型不純物を注入する。また、ｐ型不純物がゲートトレンチ３４の側面の保護膜６６を貫通しないように、ｐ型不純物の注入エネルギーを調節する。したがって、ゲートトレンチ３４の側面にはｐ型不純物が注入されない。ゲートトレンチ３４の底面と、外周トレンチ５４の側面及び底面にはｐ型不純物が注入される。その後、熱処理等によって注入したｐ型不純物を活性化させることで、ｐ型フローティング領域３２、底面領域５６及び側面領域５８が形成される。その後、必要な領域を形成することで、半導体装置１０が完成する。
なお、上述した実施形態では、外周トレンチ５４が素子領域２０の周囲を一巡する環状に形成されていたが、外周トレンチ５４は必ずしもこのような環状である必要はない。例えば、外周トレンチ５４が、耐圧が問題となる箇所の外周領域５０にのみ部分的に形成されていてもよい。
また、上述した実施形態１、２では、外周トレンチ５４が素子領域２０と半導体基板１２の端面１２ａの間に形成されていたが、外周トレンチ５４が他の場所に形成されていてもよい。例えば、２つの素子領域２０の間に外周トレンチ５４が形成されていてもよい。
また、上述した実施形態では、素子領域２０にＭＯＳＦＥＴが形成されていたが、ＩＧＢＴが形成されていてもよい。
また、上述した実施例では、ゲートトレンチ３４の下端にｐ型フローティング領域３２が形成されていたが、ｐ型フローティング領域３２に代えて、所定の電位に接続されているｐ型領域が形成されていてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：表面電極
１８：裏面電極
２０：素子領域
２２：ソース領域
２４：ボディコンタクト領域
２６：ボディ領域
２８：ドリフト領域
３０：ドレイン領域
３２：ｐ型フローティング領域
３４：ゲートトレンチ
３４ｃ：ゲート電極
５０：外周領域
５１：表面領域
５３：絶縁層
５４：外周トレンチ
５６：底面領域
５８：側面領域

Claims (10)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板の表面に形成されている表面電極と、
    前記半導体基板の裏面に形成されている裏面電極、
    を有し、
    前記半導体基板が、前記表面電極と前記裏面電極の間をスイッチングする絶縁ゲート型スイッチング素子が形成されている素子領域と、前記素子領域に隣接する外周領域、
    を有しており、
    前記絶縁ゲート型スイッチング素子が、
    前記表面電極に接続されている第１導電型の第１領域と、
    前記表面電極に接続されており、前記第１領域に接している第２導電型の第２領域と、
    前記第２領域の下側に形成されており、前記第２領域によって前記第１領域から分離されている第１導電型の第３領域と、
    前記第２領域に接しているゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第２領域に対向しているゲート電極、
    を有しており、
    前記外周領域内の前記半導体基板の前記表面に、第１トレンチと、前記第１トレンチから間隔を隔てて配置されている第２トレンチが形成されており、
    前記第１トレンチ内と前記第２トレンチ内に、絶縁膜が形成されており、
    前記第１トレンチと前記第２トレンチの間の領域内の前記表面側に、第２導電型の表面領域が形成されており、
    前記第１トレンチの底面に露出する範囲に、第２導電型の第１底面領域が形成されており、
    前記第２トレンチの底面に露出する範囲に、第２導電型の第２底面領域が形成されており、
    前記第１トレンチの側面に沿って、前記表面領域と前記第１底面領域を接続する第２導電型の第１側面領域が形成されており、
    前記第２トレンチの側面に沿って、前記表面領域と前記第２底面領域を接続する第２導電型の第２側面領域が形成されており、
    前記表面領域、前記第１底面領域、前記第２底面領域、前記第１側面領域及び前記第２側面領域に接する範囲に、前記第３領域から連続する第１導電型の第４領域が形成されており、
    前記第１側面領域の少なくとも一部に、第１低面密度領域が形成されており、
    第１トレンチの側面に垂直な方向に沿って見た前記第１低面密度領域内の第２導電型不純物の面密度が、前記半導体基板の厚み方向に沿って見た前記第１底面領域内の第２導電型不純物の面密度よりも低く、
    前記第１低面密度領域によって、前記第１底面領域が前記表面領域から分離されており、
    前記第２側面領域の少なくとも一部に、第２低面密度領域が形成されており、
    第２トレンチの側面に垂直な方向に沿って見た前記第２低面密度領域内の第２導電型不純物の面密度が、前記半導体基板の厚み方向に沿って見た前記第２底面領域内の第２導電型不純物の面密度よりも低く、
    前記第２低面密度領域によって、前記第２底面領域が前記表面領域から分離されている、
    半導体装置。
  2. 前記半導体基板がＳｉＣにより構成されており、
    前記第１低面密度領域及び前記第２低面密度領域の前記面密度が３．２×１０１３ｃｍ−２未満である、
    請求項１の半導体装置。
  3. 前記半導体基板がＳｉにより構成されており、
    前記第１低面密度領域及び前記第２低面密度領域の前記面密度が２．０×１０１２ｃｍ−２未満である、
    請求項１の半導体装置。
  4. オフ状態にある前記絶縁ゲート型スイッチング素子に定格電圧を印加したときに、前記第１低面密度領域及び前記第２低面密度領域が空乏化する請求項１〜３の何れか一項の半導体装置。
  5. 前記半導体基板がＳｉＣにより構成されており、
    前記第１底面領域及び前記第２底面領域の前記面密度が、１．５×１０１３ｃｍ−２以上である、
    請求項１、２、４の何れか一項に記載の半導体装置。
  6. 前記半導体基板がＳｉにより構成されており、
    前記第１底面領域及び前記第２底面領域の前記面密度が、１．９×１０１２ｃｍ−２以上である、
    請求項１、３、４の何れか一項に記載の半導体装置。
  7. オフ状態にある前記絶縁ゲート型スイッチング素子に定格電圧を印加したときに、前記第１底面領域及び前記第２底面領域の少なくとも一部が空乏化しない請求項１〜６の何れか一項の半導体装置。
  8. 請求項１〜７の何れかの半導体装置を製造する方法であって、
    第１トレンチ及び第２トレンチのテーパ角がゲートトレンチのテーパ角よりも大きくなるように外周領域内の半導体基板の表面に第１トレンチと第２トレンチを形成するとともに素子領域内の半導体基板の表面にゲートトレンチを形成する工程と、
    第１トレンチ、第２トレンチ及びゲートトレンチの内面に保護膜を形成する工程と、
    半導体基板に第２導電型不純物を注入する工程、
    を有しており、
    前記注入する工程では、ゲートトレンチの底面の保護膜を貫通してその底面に第２導電型不純物が注入され、ゲートトレンチの側面の保護膜によってその側面に第２導電型不純物が注入されることが阻止され、第１トレンチ及び第２トレンチの底面の保護膜を貫通してそれらの底面に第２導電型不純物が注入され、第１トレンチ及び第２トレンチの側面の保護膜を貫通してそれらの側面に第２導電型不純物が注入される、
    方法。
  9. 請求項１〜７の何れかの半導体装置を製造する方法であって、
    外周領域内の半導体基板の表面に第１トレンチと第２トレンチを形成するとともに素子領域内の半導体基板の表面にゲートトレンチを形成する工程と、
    第１トレンチ及び第２トレンチにおいて開口する外周領域マスクが前記半導体基板の前記外周領域内の前記表面に配置されており、外周領域マスクよりも厚く、ゲートトレンチにおいて開口する素子領域マスクが前記半導体基板の前記素子領域内の前記表面に配置されている状態で、半導体基板の前記表面に対して斜めに第２導電型不純物を注入する工程、
    を有しており、
    前記注入する工程では、第１トレンチ及び第２トレンチの側面に第２導電型不純物が注入され、素子領域マスクによってゲートトレンチの側面に第２導電型不純物が注入されることが阻止される、
    方法。
  10. 請求項１〜７の何れかの半導体装置を製造する方法であって、
    第１トレンチ及び第２トレンチのテーパ角がゲートトレンチのテーパ角よりも大きくなるように外周領域内の半導体基板の表面に第１トレンチと第２トレンチを形成するとともに素子領域内の半導体基板の表面にゲートトレンチを形成する工程と、
    第１トレンチ、第２トレンチ及びゲートトレンチの内面に保護膜を形成する工程と、
    異方性エッチングによって、第１トレンチ及び第２トレンチの側面及び底面の保護膜と、ゲートトレンチの底面の保護膜を除去する工程と、
    半導体基板に第２導電型不純物を注入する工程、
    を有しており、
    前記注入する工程では、第１トレンチ及び第２トレンチの側面及び底面と、ゲートトレンチの底面に第２導電型不純物が注入され、保護膜によってゲートトレンチの側面に第２導電型不純物が注入されることが阻止される、
    方法。
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