KR20160098509A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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도모하루 이케다
유키히코 와타나베
도시마사 야마모토
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Abstract

외주 영역 내로 보다 고속으로 공핍층을 신전시킴으로써, 보다 높은 내압을 실현 가능한 기술을 제공한다. 반도체 장치는, 절연 게이트형 스위칭 소자를 갖는 소자 영역과, 소자 영역에 인접하는 외주 영역을 갖는다. 외주 영역 내에 제 1 트렌치와 제 2 트렌치가 형성되어 있다. 제 1 트렌치와 제 2 트렌치의 사이에 제 2 도전형의 표면 영역이 형성되어 있다. 제 1 트렌치의 저면에 제 2 도전형의 제 1 저면 영역이 형성되어 있다. 제 2 트렌치의 저면에 제 2 도전형의 제 2 저면 영역이 형성되어 있다. 제 1 트렌치의 측면을 따라, 표면 영역과 제 1 저면 영역을 접속하는 제 2 도전형의 제 1 측면 영역이 형성되어 있다. 제 2 트렌치의 측면을 따라, 표면 영역과 제 2 저면 영역을 접속하는 제 2 도전형의 제 2 측면 영역이 형성되어 있다. 제 1 측면 영역 및 제 2 측면 영역의 적어도 일부에, 저면밀도 영역이 형성되어 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
(관련 출원의 상호 참조)
본 출원은, 2013년 12월 26일에 출원된 일본 특허출원 2013-269265의 관련 출원이고, 이 일본 특허출원에 기초하는 우선권을 주장하는 것이며, 이 일본 특허출원에 기재된 모든 내용을, 본 명세서를 구성하는 것으로서 원용한다.
본 명세서가 개시하는 기술은 반도체 장치에 관한 것이다.
일본 특허공개공보 2008-135522호 (이하, 특허문헌 1 이라고 한다) 에는, MOS 구조가 형성된 소자 영역과, 그 영역의 주위의 외주 영역을 갖는 반도체 장치가 개시되어 있다. 외주 영역에는, 소자 영역을 둘러싸도록 복수의 트렌치가 형성되어 있고, 각 트렌치 내에는 절연층이 충전되어 있다. 외주 영역의 각 트렌치의 하단에는, p 형의 저면 (底面) 위요 (圍繞) 영역이 형성되어 있다. MOSFET 가 턴 오프하면, 소자 영역으로부터 외주 영역으로 공핍층이 신장한다. 이 때, 각 저면 위요 영역이 공핍층의 신장을 촉진한다. 이 때문에, 이 구조에 의하면 높은 내압을 실현할 수 있다.
특허문헌 1 의 반도체 장치에서는, 소자 영역으로부터 확장되는 공핍층이, 외주 영역 내의 최초의 저면 위요 영역 (소자 영역에 가장 가까운 저면 위요 영역) 에 도달하면, 최초의 저면 위요 영역으로부터 2 번째 저면 위요 영역 (소자 영역으로부터 2 번째 저면 위요 영역) 을 향해 공핍층이 신장한다. 공핍층이 2 번째 저면 위요 영역에 도달하면, 2 번째 저면 위요 영역으로부터 3 번째 저면 위요 영역을 향해 공핍층이 신장한다. 이와 같이, 공핍층이 각 저면 위요 영역을 경유하여 순차 확장되어 가기 때문에, 공핍층이 확장되는 속도가 그만큼 빠르지 않다. 따라서, 본 명세서에서는, 외주 영역 내에 재빠르게 공핍층을 신전 (伸展) 시킴으로써, 보다 높은 내압을 실현 가능한 기술을 제공한다.
본 명세서가 개시하는 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 표면에 형성되어 있는 표면 전극과, 상기 반도체 기판의 이면에 형성되어 있는 이면 전극을 갖는다. 상기 반도체 기판이, 상기 표면 전극과 상기 이면 전극의 사이를 스위칭하는 절연 게이트형 스위칭 소자가 형성되어 있는 소자 영역과, 상기 소자 영역에 인접하는 외주 영역을 갖는다. 상기 절연 게이트형 스위칭 소자가, 상기 표면 전극에 접속되어 있는 제 1 도전형의 제 1 영역과, 상기 표면 전극에 접속되어 있고, 상기 제 1 영역에 접하고 있는 제 2 도전형의 제 2 영역과, 상기 제 2 영역의 하측에 형성되어 있고, 상기 제 2 영역에 의해 상기 제 1 영역으로부터 분리되어 있는 제 1 도전형의 제 3 영역과, 상기 제 2 영역에 접하고 있는 게이트 절연막과, 상기 게이트 절연막을 개재하여 상기 제 2 영역에 대향하고 있는 게이트 전극을 갖는다. 상기 외주 영역 내의 상기 반도체 기판의 상기 표면에, 제 1 트렌치와, 상기 제 1 트렌치로부터 간격을 두고 배치되어 있는 제 2 트렌치가 형성되어 있다. 상기 제 1 트렌치 내와 상기 제 2 트렌치 내에, 절연막이 형성되어 있다. 상기 제 1 트렌치와 상기 제 2 트렌치 사이의 영역 내의 상기 표면 측에, 제 2 도전형의 표면 영역이 형성되어 있다. 상기 제 1 트렌치의 저면에 노출되는 범위에, 제 2 도전형의 제 1 저면 영역이 형성되어 있다. 상기 제 2 트렌치의 저면에 노출되는 범위에, 제 2 도전형의 제 2 저면 영역이 형성되어 있다. 상기 제 1 트렌치의 측면을 따라, 상기 표면 영역과 상기 제 1 저면 영역을 접속하는 제 2 도전형의 제 1 측면 영역이 형성되어 있다. 상기 제 2 트렌치의 측면을 따라, 상기 표면 영역과 상기 제 2 저면 영역을 접속하는 제 2 도전형의 제 2 측면 영역이 형성되어 있다. 상기 표면 영역, 상기 제 1 저면 영역, 상기 제 2 저면 영역, 상기 제 1 측면 영역 및 상기 제 2 측면 영역에 접하는 범위에, 상기 제 3 영역으로부터 연속하는 제 1 도전형의 제 4 영역이 형성되어 있다. 상기 제 1 측면 영역의 적어도 일부에, 제 1 저면밀도 영역이 형성되어 있다. 제 1 트렌치의 측면에 수직인 방향을 따라 본 상기 제 1 저면밀도 영역 내의 제 2 도전형 불순물의 면밀도가, 상기 반도체 기판의 두께 방향을 따라 본 상기 제 1 저면 영역 내의 제 2 도전형 불순물의 면밀도보다 낮다. 상기 제 1 저면밀도 영역에 의해, 상기 제 1 저면 영역이 상기 표면 영역으로부터 분리되어 있다. 상기 제 2 측면 영역의 적어도 일부에, 제 2 저면밀도 영역이 형성되어 있다. 제 2 트렌치의 측면에 수직인 방향을 따라 본 상기 제 2 저면밀도 영역 내의 제 2 도전형 불순물의 면밀도가, 상기 반도체 기판의 두께 방향을 따라 본 상기 제 2 저면 영역 내의 제 2 도전형 불순물의 면밀도보다 낮다. 상기 제 2 저면밀도 영역에 의해, 상기 제 2 저면 영역이 상기 표면 영역으로부터 분리되어 있다.
이 반도체 장치에서는, 절연 게이트형 스위칭 소자가 턴 오프할 때에, 제 2 영역으로부터 제 3 영역 내로 공핍층이 신장한다. 소자 영역과 외주 영역의 경계 근방에 있어서는, 제 1 저면 영역을 향해 공핍층이 신장한다. 여기서, 외주 영역 내에 있어서, 제 1 저면 영역, 제 1 측면 영역, 표면 영역, 제 2 측면 영역 및 제 2 저면 영역은 서로 연결되어 있다 (이하, 이들의 서로 연결되어 있는 영역을, 외주부 제 2 도전형 영역이라고 부른다.). 따라서, 공핍층이 제 1 저면 영역에 도달하면, 외주부 제 2 도전형 영역 전체로부터 제 4 영역 내로 공핍층이 신장한다. 즉, 복수의 트렌치의 하측의 영역이 한번에 공핍화된다. 이와 같이, 이 반도체 장치에서는, 외주 영역에 재빠르게 공핍층을 신전시킬 수 있다. 또, 절연 게이트형 스위칭 소자가 턴 오프할 때에는, 외주부 제 2 도전형 영역 내에도 공핍층이 신장한다. 여기서, 외주부 제 2 도전형 영역은, 제 1 저면밀도 영역과 제 2 저면밀도 영역을 갖는다. 이들 영역은 제 2 도전형 불순물의 면밀도가 낮기 때문에, 다른 외주부 제 2 도전형 영역보다 공핍화되기 쉽다. 따라서, 절연 게이트형 스위칭 소자가 턴 오프할 때에, 제 1 저면밀도 영역과 제 2 저면밀도 영역이 공핍화된다. 이 때문에, 공핍층에 의해, 제 1 저면 영역, 표면 영역 및 제 2 저면 영역이 서로 분리된다. 이 때문에, 외주부 제 2 도전형 영역 내에 전위차를 발생시키는 것이 가능하고, 외주 영역에서 보다 균등하게 전위를 분포시킬 수 있다. 따라서, 이 반도체 장치는 내압이 높다.
상기 서술한 반도체 장치는, 상기 반도체 기판이 SiC 에 의해 구성되어 있고, 상기 제 1 저면밀도 영역 및 상기 제 2 저면밀도 영역의 상기 면밀도가 3.2 × 1013 ㎝-2 미만이어도 된다.
또, 상기 서술한 반도체 장치는, 상기 반도체 기판이 Si 에 의해 구성되어 있고, 상기 제 1 저면밀도 영역 및 상기 제 2 저면밀도 영역의 상기 면밀도가 2.0 × 1012 ㎝-2 미만이어도 된다.
이와 같은 구성에 의하면, 각 저면밀도 영역을 공핍화할 수 있다.
상기 서술한 반도체 장치는, 상기 반도체 기판이 SiC 에 의해 구성되어 있고, 상기 제 1 저면 영역 및 상기 제 2 저면 영역의 상기 면밀도가, 1.5 × 1013 ㎝-2 이상이어도 된다.
또, 상기 서술한 반도체 장치는, 상기 반도체 기판이 Si 에 의해 구성되어 있고, 상기 제 1 저면 영역 및 상기 제 2 저면 영역의 상기 면밀도가, 1.9 × 1012 ㎝-2 이상이어도 된다.
이와 같은 구성에 의하면, 제 1 트렌치 및 제 2 트렌치의 하측의 영역이 공핍화되는 것을 억제할 수 있다. 이에 따라, 절연 게이트형 스위칭 소자가 턴 오프할 때에, 각 트렌치의 하단 근방에 있어서 높은 전계가 발생하는 것을 억제할 수 있다.
또, 상기 서술한 반도체 장치는, 하기 방법에 의해 제조할 수 있다. 이 제조 방법은, 제 1 트렌치 및 제 2 트렌치의 테이퍼각이 게이트 트렌치의 테이퍼각보다 커지도록 외주 영역 내의 반도체 기판의 표면에 제 1 트렌치와 제 2 트렌치를 형성함과 함께 소자 영역 내의 반도체 기판의 표면에 게이트 트렌치를 형성하는 공정과, 제 1 트렌치, 제 2 트렌치 및 게이트 트렌치의 내면에 보호막을 형성하는 공정과, 반도체 기판에 제 2 도전형 불순물을 주입하는 공정을 갖는다. 상기 주입하는 공정에서는, 게이트 트렌치의 저면의 보호막을 관통하여 그 저면에 제 2 도전형 불순물이 주입되고, 게이트 트렌치의 측면의 보호막에 의해 그 측면에 제 2 도전형 불순물이 주입되는 것이 저지되고, 제 1 트렌치 및 제 2 트렌치의 저면의 보호막을 관통하여 그들의 저면에 제 2 도전형 불순물이 주입되고, 제 1 트렌치 및 제 2 트렌치의 측면의 보호막을 관통하여 그들의 측면에 제 2 도전형 불순물이 주입된다.
이와 같이, 게이트 트렌치와 외주 영역의 트렌치에서 테이퍼각을 다르게 함으로써, 게이트 트렌치의 측면에 제 2 도전형 불순물이 주입되는 것을 저지하면서, 제 1 트렌치 및 제 2 트렌치의 측면에 제 2 도전형 불순물을 주입할 수 있다.
또, 상기 서술한 반도체 장치는, 하기 방법에 의해 제조되어도 된다. 이 제조 방법은, 외주 영역 내의 반도체 기판의 표면에 제 1 트렌치와 제 2 트렌치를 형성함과 함께 소자 영역 내의 반도체 기판의 표면에 게이트 트렌치를 형성하는 공정과, 제 1 트렌치 및 제 2 트렌치에 있어서 개구하는 외주 영역 마스크가 상기 반도체 기판의 상기 외주 영역 내의 상기 표면에 배치되어 있고, 외주 영역 마스크보다 두껍고, 게이트 트렌치에 있어서 개구하는 소자 영역 마스크가 상기 반도체 기판의 상기 소자 영역 내의 상기 표면에 배치되어 있는 상태에서, 반도체 기판의 상기 표면에 대해 비스듬하게 제 2 도전형 불순물을 주입하는 공정을 갖는다. 상기 주입하는 공정에서는, 제 1 트렌치 및 제 2 트렌치의 측면에 제 2 도전형 불순물이 주입되고, 소자 영역 마스크에 의해 게이트 트렌치의 측면에 제 2 도전형 불순물이 주입되는 것이 저지된다.
이와 같이, 소자 영역과 외주 영역에서 표면을 덮는 마스크의 두께를 다르게 하고, 트렌치에 대해 비스듬하게 제 2 도전형 불순물의 주입을 실시함으로써, 게이트 트렌치의 측면에 제 2 도전형 불순물이 주입되는 것을 저지하면서, 제 1 트렌치 및 제 2 트렌치의 측면에 제 2 도전형 불순물을 주입할 수 있다.
상기 서술한 반도체 장치는, 하기 방법에 의해 제조되어도 된다. 이 제조 방법은, 제 1 트렌치 및 제 2 트렌치의 테이퍼각이 게이트 트렌치의 테이퍼각보다 커지도록 외주 영역 내의 반도체 기판의 표면에 제 1 트렌치와 제 2 트렌치를 형성함과 함께 소자 영역 내의 반도체 기판의 표면에 게이트 트렌치를 형성하는 공정과, 제 1 트렌치, 제 2 트렌치 및 게이트 트렌치의 내면에 보호막을 형성하는 공정과, 이방성 에칭에 의해, 제 1 트렌치 및 제 2 트렌치의 측면 및 저면의 보호막과, 게이트 트렌치의 저면의 보호막을 제거하는 공정과, 반도체 기판에 제 2 도전형 불순물을 주입하는 공정을 갖는다. 상기 주입하는 공정에서는, 제 1 트렌치 및 제 2 트렌치의 측면 및 저면과, 게이트 트렌치의 측면에 제 2 도전형 불순물이 주입되고, 보호막에 의해 게이트 트렌치의 측면에 제 2 도전형 불순물이 주입되는 것이 저지된다.
이와 같이, 게이트 트렌치와 외주 영역의 트렌치에서 테이퍼각이 상이한 상태에서 이방성 에칭을 실시함으로써, 게이트 트렌치의 측면에 보호막을 남기면서, 제 1 트렌치 및 제 2 트렌치의 측면의 보호막을 제거할 수 있다. 따라서, 게이트 트렌치의 측면에 제 2 도전형 불순물이 주입되는 것을 저지하면서, 제 1 트렌치 및 제 2 트렌치의 측면에 제 2 도전형 불순물을 주입할 수 있다.
도 1 은, 반도체 장치 (10) 의 상면도 (표면의 전극, 절연막의 도시를 생략한 도면).
도 2 는, 도 1 의 II-II 선에 있어서의 반도체 장치 (10) 의 종단면도.
도 3 은, 외주 영역 (50) 의 확대도.
도 4 는, 면밀도와 리크 전류의 관계를 나타내는 그래프.
도 5 는, 제 1 제조방법의 설명도.
도 6 은, 제 1 제조방법의 설명도.
도 7 은, 제 1 제조방법의 설명도.
도 8 은, 제 1 제조방법의 설명도.
도 9 는, 제 1 제조방법의 설명도.
도 10 은, 제 2 제조 방법의 설명도.
도 11 은, 제 2 제조 방법의 설명도.
도 12 는, 제 2 제조 방법의 설명도.
도 13 은, 제 3 제조 방법의 설명도.
도 14 는, 제 4 제조 방법의 설명도.
도 1 에 나타내는 반도체 장치 (10) 는, SiC 로 이루어지는 반도체 기판 (12) 을 갖고 있다. 반도체 기판 (12) 은, 소자 영역 (20) 과 외주 영역 (50) 을 갖고 있다. 소자 영역 (20) 에는, MOSFET 가 형성되어 있다. 외주 영역 (50) 은, 소자 영역 (20) 과 반도체 기판 (12) 의 단면 (端面) (12a) 의 사이의 영역이다.
도 2 에 나타내는 바와 같이, 반도체 기판 (12) 의 표면에는, 표면 전극 (14) 과 절연막 (16) 이 형성되어 있다. 절연막 (16) 은, 외주 영역 (50) 내의 반도체 기판 (12) 의 표면을 덮고 있다. 표면 전극 (14) 은, 소자 영역 (20) 내에 있어서 반도체 기판 (12) 과 접하고 있다. 바꾸어 말하면, 표면 전극 (14) 이 반도체 기판 (12) 과 접하고 있는 콘택트 영역의 하측의 영역이 소자 영역 (20) 이며, 콘택트 영역보다 외주측 (단면 (12a) 측) 의 영역이 외주 영역 (50) 이다. 반도체 기판 (12) 의 이면에는, 이면 전극 (18) 이 형성되어 있다. 이면 전극 (18) 은, 반도체 기판 (12) 의 이면의 대략 전체를 덮고 있다.
소자 영역 (20) 내에는, 소스 영역 (22), 보디 콘택트 영역 (24), 보디 영역 (26), 드리프트 영역 (28), 드레인 영역 (30), p 형 플로팅 영역 (32), 게이트 트렌치 (34) 가 형성되어 있다.
소스 영역 (22) 은, 고농도로 n 형 불순물을 포함하는 n 형 영역이다. 소스 영역 (22) 은, 반도체 기판 (12) 의 상면에 노출되는 범위에 형성되어 있다. 소스 영역 (22) 은, 표면 전극 (14) 에 대해 오믹 접속되어 있다.
보디 콘택트 영역 (24) 은, 고농도로 p 형 불순물을 포함하는 p 형 영역이다. 보디 콘택트 영역 (24) 은, 소스 영역 (22) 이 형성되어 있지 않은 위치에 있어서 반도체 기판 (12) 의 상면에 노출되도록 형성되어 있다. 보디 콘택트 영역 (24) 은, 표면 전극 (14) 에 대해 오믹 접속되어 있다.
보디 영역 (26) 은, 저농도로 p 형 불순물을 포함하는 p 형 영역이다. 보디 영역 (26) 의 p 형 불순물 농도는, 보디 콘택트 영역 (24) 의 p 형 불순물 농도보다 낮다. 보디 영역 (26) 은, 소스 영역 (22) 및 보디 콘택트 영역 (24) 의 하측에 형성되어 있고, 이들 영역에 접하고 있다.
드리프트 영역 (28) 은, 저농도로 n 형 불순물을 포함하는 n 형 영역이다. 드리프트 영역 (28) 의 n 형 불순물 농도는, 소스 영역 (22) 의 n 형 불순물 농도보다 낮다. 드리프트 영역 (28) 은, 보디 영역 (26) 의 하측에 형성되어 있다. 드리프트 영역 (28) 은, 보디 영역 (26) 에 접하고 있고, 보디 영역 (26) 에 의해 소스 영역 (22) 으로부터 분리되어 있다.
드레인 영역 (30) 은, 고농도로 n 형 불순물을 포함하는 n 형 영역이다. 드레인 영역 (30) 의 n 형 불순물 농도는, 드리프트 영역 (28) 의 n 형 불순물 농도보다 높다. 드레인 영역 (30) 은, 드리프트 영역 (28) 의 하측에 형성되어 있다. 드레인 영역 (30) 은, 드리프트 영역 (28) 에 접하고 있고, 드리프트 영역 (28) 에 의해 보디 영역 (26) 으로부터 분리되어 있다. 드레인 영역 (30) 은, 반도체 기판 (12) 의 하면에 노출되는 범위에 형성되어 있다. 드레인 영역 (30) 은, 이면 전극 (18) 에 대해 오믹 접속되어 있다.
도 1, 2 에 나타내는 바와 같이, 소자 영역 (20) 내의 반도체 기판 (12) 의 상면에는, 복수의 게이트 트렌치 (34) 가 형성되어 있다. 각 게이트 트렌치 (34) 는, 반도체 기판 (12) 의 표면에 있어서, 서로 평행하게 직선상으로 신장되어 있다. 각 게이트 트렌치 (34) 는, 소스 영역 (22) 과 보디 영역 (26) 을 관통하고, 드리프트 영역 (28) 에 도달하도록 형성되어 있다. 각 게이트 트렌치 (34) 내에는, 보텀 절연층 (34a) 과, 게이트 절연막 (34b) 과, 게이트 전극 (34c) 이 형성되어 있다. 보텀 절연층 (34a) 은, 게이트 트렌치 (34) 의 저부에 형성된 두꺼운 절연층이다. 보텀 절연층 (34a) 의 상측의 게이트 트렌치 (34) 의 측면은, 게이트 절연막 (34b) 에 의해 덮여 있다. 보텀 절연층 (34a) 의 상측의 게이트 트렌치 (34) 내에는, 게이트 전극 (34c) 이 형성되어 있다. 게이트 전극 (34c) 은, 반도체 기판 (12) 의 표면으로부터 보디 영역 (26) 보다 깊은 위치까지 신장되어 있다. 게이트 전극 (34c) 은, 게이트 절연막 (34b) 을 개재하여, 소스 영역 (22), 보디 영역 (26) 및 드리프트 영역 (28) 과 대향하고 있다. 게이트 전극 (34c) 은, 게이트 절연막 (34b) 및 보텀 절연층 (34a) 에 의해, 반도체 기판 (12) 으로부터 절연되어 있다. 게이트 전극 (34c) 의 상면은, 절연층 (34d) 에 의해 덮여 있다. 절연층 (34d) 에 의해, 게이트 전극 (34c) 은 표면 전극 (14) 으로부터 절연되어 있다.
p 형 플로팅 영역 (32) 은, 반도체 기판 (12) 내이고, 각 게이트 트렌치 (34) 의 저면에 접하는 범위에 형성되어 있다. p 형 플로팅 영역 (32) 의 주위는, 드리프트 영역 (28) 에 둘러싸여 있다. 각 p 형 플로팅 영역 (32) 은, 드리프트 영역 (28) 에 의해 서로 분리되어 있다.
외주 영역 (50) 내의 반도체 기판 (12) 의 표면에 노출되는 범위에는, p 형의 표면 영역 (51) 이 형성되어 있다. 표면 영역 (51) 은, 보디 영역 (26) 과 대략 동일한 깊이까지 확장되어 있다. 상기 서술한 드리프트 영역 (28) 및 드레인 영역 (30) 은, 외주 영역 (50) 까지 확장되어 있다. 드리프트 영역 (28) 과 드레인 영역 (30) 은, 반도체 기판 (12) 의 단면 (12a) 까지 확장되어 있다. 드리프트 영역 (28) 은, 표면 영역 (51) 에 대해 하측으로부터 접하고 있다.
외주 영역 (50) 내의 반도체 기판 (12) 의 상면에는, 복수의 외주 트렌치 (54) 가 형성되어 있다. 각 외주 트렌치 (54) 는, 표면 영역 (51) 을 관통하여, 드리프트 영역 (28) 에 도달하도록 형성되어 있다. 각 외주 트렌치 (54) 내에는, 절연층 (53) 이 형성되어 있다. 도 1 에 나타내는 바와 같이, 각 외주 트렌치 (54) 는, 반도체 기판 (12) 을 상측으로부터 보았을 때에, 소자 영역 (20) 의 주위를 일순하는 환상 (環狀) 으로 형성되어 있다. 각 외주 트렌치 (54) 는, 서로 거리를 두고 형성되어 있다.
반도체 기판 (12) 내이고, 각 외주 트렌치 (54) 의 저면에 접하는 범위에는, p 형의 저면 영역 (56) 이 형성되어 있다. 저면 영역 (56) 은, 외주 트렌치 (54) 의 저면 전체를 덮도록, 외주 트렌치 (54) 를 따라 형성되어 있다.
각 외주 트렌치 (54) 의 측면에 접하는 범위에는, p 형의 측면 영역 (58) 이 형성되어 있다. 측면 영역 (58) 은, 저면 영역 (56) 과 표면 영역 (51) 의 사이에 위치하는 각 외주 트렌치 (54) 의 측면을 덮고 있다. 따라서, 각 측면 영역 (58) 에 의해, 저면 영역 (56) 이 표면 영역 (51) 에 접속되어 있다.
도 3 은, 도 2 의 각 외주 트렌치 (54) 의 확대도를 나타내고 있다. 각 저면 영역 (56) 은 비교적 높은 p 형 불순물 농도를 갖고 있다. 한편, 각 측면 영역 (58) 은, 저면 영역 (56) 보다 낮은 p 형 불순물 농도를 갖고 있다. 또, 각 저면 영역 (56) 내의 p 형 불순물의 면밀도는, 측면 영역 (58) 내의 p 형 불순물의 면밀도보다 높다. 여기서, 저면 영역 (56) 내의 p 형 불순물의 면밀도는, 도 3 의 A-A 선에 나타내는 바와 같이, 반도체 기판 (12) 의 두께 방향을 따라 저면 영역 (56) 내의 p 형 불순물 농도를 적분한 값이다. 또, 측면 영역 (58) 내의 p 형 불순물의 면밀도는, 도 3 의 B-B 선에 나타내는 바와 같이, 외주 트렌치 (54) 의 측면에 수직인 방향을 따라 측면 영역 (58) 내의 p 형 불순물 농도를 적분한 값이다.
다음으로, 반도체 장치 (10) 의 동작에 대하여 설명한다. 반도체 장치 (10) 를 동작시킬 때에는, 이면 전극 (18) 과 표면 전극 (14) 의 사이에 이면 전극 (18) 이 플러스가 되는 전압이 인가된다. 또한, 게이트 전극 (34c) 에 대해서 게이트 온 전압이 인가됨으로써, 소자 영역 (20) 내의 MOSFET 가 온한다. 즉, 게이트 전극 (34c) 에 대향하고 있는 위치의 보디 영역 (26) 에 채널이 형성되고, 표면 전극 (14) 으로부터, 소스 영역 (22), 채널, 드리프트 영역 (28), 드레인 영역 (30) 을 경유하여, 이면 전극 (18) 을 향해 전자가 흐른다.
게이트 전극 (34c) 으로의 게이트 온 전압의 인가를 정지하면, 채널이 소실되고, MOSFET 가 오프한다. MOSFET 가 오프하면, 보디 영역 (26) 과 드리프트 영역 (28) 의 경계부의 pn 접합으로부터 드리프트 영역 (28) 내로 공핍층이 확장된다. 공핍층이 소자 영역 (20) 내의 p 형 플로팅 영역 (32) 에 도달하면, p 형 플로팅 영역 (32) 으로부터 드리프트 영역 (28) 내로도 공핍층이 확장된다. 이에 따라, 2 개의 p 형 플로팅 영역 (32) 사이의 드리프트 영역 (28) 이 효과적으로 공핍화된다. 이에 따라, 소자 영역 (20) 내에 있어서의 높은 내압이 실현된다.
또, 상기 서술한 저면 영역 (56), 측면 영역 (58) 및 표면 영역 (51) 은, 소자 영역 (20) 내의 보디 영역 (26) 으로부터 연속하는 p 형 영역이다. 따라서, 게이트 온 전압의 인가를 정지하면, 저면 영역 (56), 측면 영역 (58) 및 표면 영역 (51) 으로부터, 외주 영역 (50) 내의 드리프트 영역 (28) 내로 공핍층이 확장된다. 이와 같이, 본 실시형태의 반도체 장치 (10) 에서는, 외주 영역 (50) 내에 있어서, 각 p 형 영역 (즉, 저면 영역 (56), 측면 영역 (58) 및 표면 영역 (51)) 으로부터 드리프트 영역 (28) 내로 대략 동시에 공핍층이 확장된다. 이 때문에, 외주 영역 (50) 내에 있어서의 공핍층의 신전이 매우 빠르다.
또, 공핍층은, 외주 영역 (50) 내의 각 p 형 영역 (즉, 저면 영역 (56), 측면 영역 (58) 및 표면 영역 (51)) 내로도 확장된다. 이 때, 각 측면 영역 (58) 은 그 전체가 공핍화된다. 이에 반해, 각 저면 영역 (56) 및 표면 영역 (51) 은, 부분적으로 공핍화되기는 하지만, 전체가 공핍화되는 경우는 없다. 이것은, 측면 영역 (58) 내의 p 형 불순물의 면밀도 (B-B 선 방향의 면밀도) 가, 저면 영역 (56) 내의 p 형 불순물의 면밀도 (A-A 선 방향의 면밀도) 및 표면 영역 (51) 내의 p 형 불순물의 면밀도 (반도체 기판 (12) 의 두께 방향의 면밀도) 보다 낮기 때문이다. 이와 같이 측면 영역 (58) 이 공핍화되면, 공핍층에 의해 저면 영역 (56) 과 표면 영역 (51) 이 서로 분리된다. 이 때문에, 각 저면 영역 (56) 및 각 표면 영역 (51) 의 사이에 전위차가 발생한다. 이 때문에, 외주 영역 (50) 내에 있어서 균등하게 전위를 분포시킬 수 있다. 또, 저면 영역 (56) 중, 도 3 의 영역 (56a) 까지는 공핍층은 신전하지 않는다. 즉, 영역 (56a) 은 공핍화되지 않는 영역이다. 도시하는 바와 같이, 외주 트렌치 (54) 의 저면은, 영역 (56a) 에 덮여 있다. 이와 같이, 외주 트렌치 (54) 의 저면 근방의 반도체 영역이 공핍화되지 않기 때문에, 외주 트렌치 (54) 의 저면 근방에서 전계 집중이 발생하는 것이 억제된다.
이상에 설명한 바와 같이, 이 반도체 장치 (10) 에서는, 외주 영역 (50) 내의 각 p 형 영역 (즉, 저면 영역 (56), 측면 영역 (58) 및 표면 영역 (51)) 으로부터 공핍층이 확장되기 때문에, 외주 영역 (50) 내에 재빠르게 공핍층을 신전시킬 수 있다. 또, 측면 영역 (58) 이 공핍화되었을 때에 저면 영역 (56) 과 표면 영역 (51) 이 서로 분리되기 때문에, 저면 영역 (56) 과 표면 영역 (51) 의 사이에서 전위를 분담할 수 있다. 또, 외주 영역 (50) 내에 공핍층이 확장되었을 때에도, 외주 트렌치 (54) 의 하측에 공핍화되지 않는 p 형 영역 (56a) 이 남기 때문에, 외주 트렌치 (54) 의 하단에 있어서의 전계 집중을 억제할 수 있다. 이 때문에, 이 반도체 장치 (10) 는, 높은 내압을 갖는다.
또한, 측면 영역 (58) 을 그 두께 방향 (B-B 선 방향) 으로 완전히 공핍화시키는 경우에는, 측면 영역 (58) 의 상기 면밀도 (B-B 선을 따른 면밀도) 는, 3.2 × 1013 ㎝-2 미만인 것이 바람직하다. 면밀도가 이 값보다 높은 영역에서는, 공핍화하기 위해서 필요한 전압이 애벌런치 내압을 초과하기 때문에, 공핍화시킬 수가 없다. 면밀도가 이 값보다 낮으면, 전압을 조정함으로써 측면 영역 (58) 을 그 두께 방향 전역에 공핍화시키는 것이 가능하고, 상기 서술한 효과를 얻을 수 있다. 또한, 반도체 기판 (12) 이 Si 인 경우에는, 상기 면밀도를 2.0 × 1012 ㎝-2 미만으로 함으로써, 측면 영역 (58) 을 그 두께 방향 전역에 공핍화할 수 있다. 또한, 공핍층에 의해 저면 영역 (56) 과 표면 영역 (51) 을 분리시키는 것이 가능하면, 측면 영역 (58) 의 일부의 영역에서만 면밀도가 낮아져 있어도 된다.
또, 외주 트렌치 (54) 의 저면을 포함하는 영역 (56a) 을 공핍화시키지 않는 경우에는, 저면 영역 (56) 의 상기 면밀도 (A-A 선을 따른 면밀도) 는, 1.5 × 1013 ㎝-2 이상인 것이 바람직하다. 도 4 는, 저면 영역 (56) 의 면밀도와, 외주 트렌치 (54) 근방에 흐르는 리크 전류의 관계를 나타내는 그래프이다. 실용 레벨의 인가 전압에서는, 도시하는 바와 같이, 상기 면밀도가 소정의 임계값 이상인 경우에, 리크 전류를 최소화할 수 있다. 반도체 기판 (12) 이 SiC 인 경우에는, 당해 임계값은, 1.5 × 1013 ㎝-2 이다. 따라서, 저면 영역 (56) 의 상기 면밀도는, 1.5 × 1013 ㎝-2 인 것이 바람직하다. 단, 영역 (56a) 의 공핍화를 보다 확실하게 저지하는 경우에는, 저면 영역 (56) 의 상기 면밀도를 3.2 × 1013 ㎝-2 이상으로 해도 된다. 또, 반도체 기판 (12) 이 Si 에 의해 구성되어 있는 경우에는, 상기 임계값은, 1.9 × 1012 ㎝-2 이다. 따라서, 저면 영역 (56) 의 상기 면밀도는, 1.9 × 1012 ㎝-2 이상인 것이 바람직하다. 단, 영역 (56a) 의 공핍화를 보다 확실하게 저지하는 경우에는, 저면 영역 (56) 의 상기 면밀도를 2.0 × 1012 ㎝-2 이상으로 해도 된다.
다음으로, 반도체 장치 (10) 의 제조 방법에 대하여 설명한다. 또한, 본 명세서가 개시하는 제조 방법은, p 형 플로팅 영역 (32), 저면 영역 (56) 및 측면 영역 (58) 을 형성하는 공정에 특징을 가지므로, 이하에서는 이들을 형성하는 공정에 대하여 주로 설명한다. 본 명세서는 제 1 ∼ 제 4 제조 방법을 제안한다.
(제 1 제조방법)
제 1 제조방법에서는, 먼저, 도 5 에 나타내는 바와 같이 반도체 기판 (12) 의 표면에 마스크 (60) (예를 들어, 산화막) 를 형성한다. 여기서는, 게이트 트렌치 (34) 에 상당하는 위치에 개구 (62) 가 위치하고, 외주 트렌치 (54) 에 상당하는 위치에 개구 (64) 가 위치하도록, 마스크 (60) 를 형성한다. 개구 (62) 의 폭과 개구 (64) 의 폭은 대략 동일하다. 다음으로, 이방성 에칭에 의해, 개구 (62, 64) 내의 반도체 기판 (12) 을 에칭한다. 이 때, 에칭의 처리 압력으로서 100 mT 이상을 사용하는 것이 바람직하다. 이에 따라, 도 6 에 나타내는 바와 같이, 게이트 트렌치 (34) 와 외주 트렌치 (54) 를 형성한다. 이 때, 게이트 트렌치 (34) 및 외주 트렌치 (54) 의 측면은, 테이퍼상으로 경사진 형상이 된다. 개구 (62) 의 폭과 개구 (64) 의 폭이 대략 동일하므로, 게이트 트렌치 (34) 의 테이퍼각 (C1) 과 외주 트렌치 (54) 의 테이퍼각 (C2) 은 대략 동일해진다. 여기서, 테이퍼각은, 트렌치의 측면의 경사각 (반도체 기판 (12) 의 두께 방향에 대한 각도) 을 의미한다. 다음으로, CVD 법이나 열산화법에 의해, 도 7 에 나타내는 바와 같이, 게이트 트렌치 (34) 와 외주 트렌치 (54) 의 내면에 보호막 (66) (산화막) 을 형성한다.
다음으로, 도시되지 않은 마스크에 의해 외주 영역 (50) 전체를 커버한 상태에서, 도 8 에 나타내는 바와 같이, 소자 영역 (20) 에 p 형 불순물을 주입한다. 여기서는, 게이트 트렌치 (34) 의 저면에 대해서 대략 수직으로 p 형 불순물을 주입한다. 또, p 형 불순물이 게이트 트렌치 (34) 의 저면의 보호막 (66) 을 관통하고, p 형 불순물이 게이트 트렌치 (34) 의 측면의 보호막 (66) 을 관통하지 않도록, p 형 불순물의 주입 에너지를 조절한다. 이 때문에, 게이트 트렌치 (34) 의 저면에 p 형 불순물이 주입되는 한편으로, 게이트 트렌치 (34) 의 측면에는 p 형 불순물이 주입되지 않는다.
다음으로, 도시되지 않은 마스크에 의해 소자 영역 (20) 전체를 커버한 상태에서, 도 9 에 나타내는 바와 같이, 외주 영역 (50) 에 p 형 불순물을 주입한다. 여기서는, 외주 트렌치 (54) 의 저면에 대해서 대략 수직으로 p 형 불순물을 주입한다. 또, p 형 불순물이 외주 트렌치 (54) 의 저면의 보호막 (66) 을 관통함과 함께, p 형 불순물이 외주 트렌치 (54) 의 측면의 보호막 (66) 도 관통하도록, p 형 불순물의 주입 에너지를 조절한다. 이 때문에, 외주 트렌치 (54) 의 저면에 p 형 불순물이 주입됨과 함께, 외주 트렌치 (54) 의 측면에도 p 형 불순물이 주입된다. 그 후, 열 처리 등에 의해 주입한 p 형 불순물을 활성화시킴으로써, p 형 플로팅 영역 (32), 저면 영역 (56) 및 측면 영역 (58) 이 형성된다. 그 후, 필요한 영역을 형성함으로써, 도 1 에 나타내는 반도체 장치 (10) 가 완성된다.
(제 2 제조 방법)
제 2 제조 방법에서는, 먼저, 도 10 에 나타내는 바와 같이 반도체 기판 (12) 의 표면에 마스크 (60) 를 형성한다. 여기서는, 외주 트렌치 (54) 에 대응하는 개구 (64) 의 폭이, 게이트 트렌치 (34) 에 대응하는 개구 (62) 의 폭보다 넓어지도록 마스크 (60) 를 형성한다. 예를 들어, 개구 (64) 의 폭을, 개구 (62) 폭의 1.5 배 정도로 할 수 있다. 다음으로, 이방성 에칭에 의해, 개구 (62, 64) 내의 반도체 기판 (12) 을 에칭한다. 이 때, 에칭의 처리 압력으로서 100 mT 이상을 사용하는 것이 바람직하다. 이에 따라, 도 11 에 나타내는 바와 같이, 게이트 트렌치 (34) 와 외주 트렌치 (54) 를 형성한다. 이 때, 와 개구 (64) 의 폭이 개구 (62) 의 폭보다 넓기 때문에, 외주 트렌치 (54) 의 테이퍼각 (C2) 이 게이트 트렌치 (34) 의 테이퍼각 (C1) 보다 커진다. 즉, 외주 트렌치 (54) 의 측면의 경사 각도가 보다 커진다. 예를 들어, 도 11 에 나타내는 테이퍼각 (C1) 을 2° 미만으로 하고, 테이퍼각 (C2) 을 2° 이상으로 할 수 있다. 다음으로, 도 12 에 나타내는 바와 같이, 게이트 트렌치 (34) 와 외주 트렌치 (54) 의 내면에 보호막 (66) (산화막) 을 형성한다. 여기서는, 보호막 (66) 의 두께를 75 ㎚ 정도로 한다.
다음으로, 도 12 에 나타내는 바와 같이, 소자 영역 (20) 과 외주 영역 (50) 의 양방에 p 형 불순물을 주입한다. 여기서는, 각 트렌치의 저면에 대해서 대략 수직으로 p 형 불순물을 주입한다. 여기서는, p 형 불순물이 게이트 트렌치 (34) 의 측면의 보호막 (66) 을 관통하지 않고, 그 밖의 보호막 (66) 을 관통하도록, p 형 불순물의 주입 에너지를 조절한다. 외주 트렌치 (54) 의 테이퍼각 (C2) 은 게이트 트렌치 (34) 의 테이퍼각 (C1) 보다 크기 때문에, 외주 트렌치 (54) 의 측면에 대한 주입 각도 (C2) 는, 게이트 트렌치 (34) 의 측면에 대한 주입 각도 (C1) 보다 크다. 이 때문에, 외주 트렌치 (54) 의 측면에 p 형 불순물이 주입되고, 게이트 트렌치 (34) 의 측면에 p 형 불순물이 주입되지 않도록, p 형 불순물의 주입 에너지를 설정할 수 있다. 그 후, 열 처리 등에 의해 주입한 p 형 불순물을 활성화시킴으로써, p 형 플로팅 영역 (32), 저면 영역 (56) 및 측면 영역 (58) 이 형성된다. 그 후, 필요한 영역을 형성함으로써, 반도체 장치 (10) 가 완성된다.
(제 3 제조 방법)
제 3 제조 방법에서는, 먼저, 도 13 에 나타내는 바와 같이 반도체 기판 (12) 의 표면에 마스크 (60) 를 형성한다. 여기서는, 외주 트렌치 (54) 에 대응하는 개구 (64) 의 폭이, 게이트 트렌치 (34) 에 대응하는 개구 (62) 의 폭보다 넓어지도록 마스크 (60) 를 형성한다. 또, 소자 영역 (20) 내에서는, 외주 영역 (50) 내보다 마스크 (60) 를 두껍게 한다. 다음으로, 도 13 에 나타내는 바와 같이, 이방성 에칭에 의해 게이트 트렌치 (34) 와 외주 트렌치 (54) 를 형성한다. 여기서는, 제 2 제조 방법과 마찬가지로, 외주 트렌치 (54) 의 폭이 게이트 트렌치 (34) 의 폭보다 넓어진다. 다음으로, 각 트렌치의 내면에, 보호막 (66) 을 형성한다.
다음으로, 도 13 에 나타내는 바와 같이 p 형 불순물을 주입한다. 여기서는, 각 트렌치를 가로지르는 단면 (斷面) 에 있어서, 반도체 기판 (12) 에 대해서 주입 방향이 경사지도록 하여, p 형 불순물을 주입한다. 외주 영역 (50) 에서는, p 형 불순물은 외주 트렌치 (54) 의 측면에 주입된다. 한편, 소자 영역 (20) 에서는, 마스크 (60) 가 두껍고, 또한, 게이트 트렌치 (34) 의 폭이 좁기 때문에, p 형 불순물은 마스크 (60) 에 차단되어 게이트 트렌치 (34) 까지 도달할 수 없다. 따라서, 외주 트렌치 (54) 의 측면에만 p 형 불순물이 주입된다. 그 후, 각도를 바꾸어, 외주 트렌치 (54) 의 반대측의 측면에도 p 형 불순물을 주입한다. 다음으로, 또한, 각도를 바꾸어, 각 트렌치의 저면에 대해서 p 형 불순물을 주입한다. 그 후, 열 처리 등에 의해 주입한 p 형 불순물을 활성화시킴으로써, p 형 플로팅 영역 (32), 저면 영역 (56) 및 측면 영역 (58) 이 형성된다. 그 후, 필요한 영역을 형성함으로써, 반도체 장치 (10) 가 완성된다.
또한, 제 3 제조 방법에서는, 게이트 트렌치 (34) 와 외주 트렌치 (54) 의 폭을 동일하게 해도 된다. 이와 같은 구성으로도, 마스크 (60) 의 두께의 차에 의해, 게이트 트렌치 (34) 의 측면으로의 p 형 불순물의 주입을 저지할 수 있다.
(제 4 제조 방법)
제 4 제조 방법에서는, 제 2 제조 방법과 동일하게 하여, 도 11 의 구조를 형성한다. 다음으로, 각 트렌치의 내면에 보호막 (66) 을 형성한다. 여기서는, 보호막 (66) 으로서, 질화막을 사용한다. 다음으로, 반도체 기판 (12) 의 두께 방향으로 에칭이 진행하는 이방성 에칭에 의해, 보호막 (66) 을 에칭한다. 각 트렌치의 저면 상의 보호막 (66) 은, 수직으로 에칭되므로, 용이하게 제거된다. 또, 외주 트렌치 (54) 의 측면의 테이퍼각 (C2) 이, 게이트 트렌치 (34) 의 측면의 테이퍼각 (C1) 보다 크기 때문에, 외주 트렌치 (54) 의 측면 상의 보호막 (66) 은 보다 에칭되기 쉽다. 여기서는, 외주 트렌치 (54) 의 측면 상의 보호막 (66) 이 제거되고, 게이트 트렌치 (34) 의 측면 상에 보호막 (66) 이 잔존하도록, 에칭 조건을 설정한다. 이에 따라, 도 14 에 나타내는 바와 같이, 게이트 트렌치 (34) 의 측면 상에만 보호막 (66) 을 잔존시킨다.
다음으로, 도 14 에 나타내는 바와 같이, 소자 영역 (20) 과 외주 영역 (50) 의 양방에 p 형 불순물을 주입한다. 여기서는, 각 트렌치의 저면에 대해서 대략 수직으로 p 형 불순물을 주입한다. 또, p 형 불순물이 게이트 트렌치 (34) 의 측면의 보호막 (66) 을 관통하지 않도록, p 형 불순물의 주입 에너지를 조절한다. 따라서, 게이트 트렌치 (34) 의 측면에는 p 형 불순물이 주입되지 않는다. 게이트 트렌치 (34) 의 저면과, 외주 트렌치 (54) 의 측면 및 저면에는 p 형 불순물이 주입된다. 그 후, 열 처리 등에 의해 주입한 p 형 불순물을 활성화시킴으로써, p 형 플로팅 영역 (32), 저면 영역 (56) 및 측면 영역 (58) 이 형성된다. 그 후, 필요한 영역을 형성함으로써, 반도체 장치 (10) 가 완성된다.
또한, 상기 서술한 실시형태에서는, 외주 트렌치 (54) 가 소자 영역 (20) 의 주위를 일순하는 환상으로 형성되어 있었지만, 외주 트렌치 (54) 는 반드시 이와 같은 환상일 필요는 없다. 예를 들어, 외주 트렌치 (54) 가, 내압이 문제가 되는 지점의 외주 영역 (50) 에만 부분적으로 형성되어 있어도 된다.
또, 상기 서술한 실시형태 1, 2 에서는, 외주 트렌치 (54) 가 소자 영역 (20) 과 반도체 기판 (12) 의 단면 (12a) 의 사이에 형성되어 있었지만, 외주 트렌치 (54) 가 다른 장소에 형성되어 있어도 된다. 예를 들어, 2 개의 소자 영역 (20) 의 사이에 외주 트렌치 (54) 가 형성되어 있어도 된다.
또, 상기 서술한 실시형태에서는, 소자 영역 (20) 에 MOSFET 가 형성되어 있었지만, IGBT 가 형성되어 있어도 된다.
또, 상기 서술한 실시예에서는, 게이트 트렌치 (34) 의 하단에 p 형 플로팅 영역 (32) 이 형성되어 있었지만, p 형 플로팅 영역 (32) 대신에, 소정의 전위에 접속되어 있는 p 형 영역이 형성되어 있어도 된다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이들은 예시에 지나지 않고, 특허 청구의 범위를 한정하는 것은 아니다. 특허 청구의 범위에 기재된 기술에는, 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원시 청구항 기재의 조합에 한정되는 것은 아니다. 또, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것이며, 그 중의 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.
10：반도체 장치
12：반도체 기판
14：표면 전극
18：이면 전극
20：소자 영역
22：소스 영역
24：보디 콘택트 영역
26：보디 영역
28：드리프트 영역
30：드레인 영역
32：p 형 플로팅 영역
34：게이트 트렌치
34c：게이트 전극
50：외주 영역
51：표면 영역
53：절연층
54：외주 트렌치
56：저면 영역
58：측면 영역

Claims (10)

  1. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판의 표면에 형성되어 있는 표면 전극과,
    상기 반도체 기판의 이면에 형성되어 있는 이면 전극
    을 갖고,
    상기 반도체 기판이, 상기 표면 전극과 상기 이면 전극의 사이를 스위칭하는 절연 게이트형 스위칭 소자가 형성되어 있는 소자 영역과, 상기 소자 영역에 인접하는 외주 영역
    을 갖고 있고,
    상기 절연 게이트형 스위칭 소자가,
    상기 표면 전극에 접속되어 있는 제 1 도전형의 제 1 영역과,
    상기 표면 전극에 접속되어 있고, 상기 제 1 영역에 접하고 있는 제 2 도전형의 제 2 영역과,
    상기 제 2 영역의 하측에 형성되어 있고, 상기 제 2 영역에 의해 상기 제 1 영역으로부터 분리되어 있는 제 1 도전형의 제 3 영역과,
    상기 제 2 영역에 접하고 있는 게이트 절연막과,
    상기 게이트 절연막을 개재하여 상기 제 2 영역에 대향하고 있는 게이트 전극
    을 갖고 있고,
    상기 외주 영역 내의 상기 반도체 기판의 상기 표면에, 제 1 트렌치와, 상기 제 1 트렌치로부터 간격을 두고 배치되어 있는 제 2 트렌치가 형성되어 있고,
    상기 제 1 트렌치 내와 상기 제 2 트렌치 내에, 절연막이 형성되어 있고,
    상기 제 1 트렌치와 상기 제 2 트렌치 사이의 영역 내의 상기 표면 측에, 제 2 도전형의 표면 영역이 형성되어 있고,
    상기 제 1 트렌치의 저면에 노출되는 범위에, 제 2 도전형의 제 1 저면 영역이 형성되어 있고,
    상기 제 2 트렌치의 저면에 노출되는 범위에, 제 2 도전형의 제 2 저면 영역이 형성되어 있고,
    상기 제 1 트렌치의 측면을 따라, 상기 표면 영역과 상기 제 1 저면 영역을 접속하는 제 2 도전형의 제 1 측면 영역이 형성되어 있고,
    상기 제 2 트렌치의 측면을 따라, 상기 표면 영역과 상기 제 2 저면 영역을 접속하는 제 2 도전형의 제 2 측면 영역이 형성되어 있고,
    상기 표면 영역, 상기 제 1 저면 영역, 상기 제 2 저면 영역, 상기 제 1 측면 영역 및 상기 제 2 측면 영역에 접하는 범위에, 상기 제 3 영역으로부터 연속하는 제 1 도전형의 제 4 영역이 형성되어 있고,
    상기 제 1 측면 영역의 적어도 일부에, 제 1 저면밀도 영역이 형성되어 있고,
    제 1 트렌치의 측면에 수직인 방향을 따라 본 상기 제 1 저면밀도 영역 내의 제 2 도전형 불순물의 면밀도가, 상기 반도체 기판의 두께 방향을 따라 본 상기 제 1 저면 영역 내의 제 2 도전형 불순물의 면밀도보다 낮고,
    상기 제 1 저면밀도 영역에 의해, 상기 제 1 저면 영역이 상기 표면 영역으로부터 분리되어 있고,
    상기 제 2 측면 영역의 적어도 일부에, 제 2 저면밀도 영역이 형성되어 있고,
    제 2 트렌치의 측면에 수직인 방향을 따라 본 상기 제 2 저면밀도 영역 내의 제 2 도전형 불순물의 면밀도가, 상기 반도체 기판의 두께 방향을 따라 본 상기 제 2 저면 영역 내의 제 2 도전형 불순물의 면밀도보다 낮고,
    상기 제 2 저면밀도 영역에 의해, 상기 제 2 저면 영역이 상기 표면 영역으로부터 분리되어 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판이 SiC 에 의해 구성되어 있고,
    상기 제 1 저면밀도 영역 및 상기 제 2 저면밀도 영역의 상기 면밀도가 3.2 × 1013 ㎝-2 미만인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 기판이 Si 에 의해 구성되어 있고,
    상기 제 1 저면밀도 영역 및 상기 제 2 저면밀도 영역의 상기 면밀도가 2.0 × 1012 ㎝-2 미만인, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    오프 상태에 있는 상기 절연 게이트형 스위칭 소자에 정격 전압을 인가했을 때에, 상기 제 1 저면밀도 영역 및 상기 제 2 저면밀도 영역이 공핍화되는, 반도체 장치.
  5. 제 1 항, 제 2 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 기판이 SiC 에 의해 구성되어 있고,
    상기 제 1 저면 영역 및 상기 제 2 저면 영역의 상기 면밀도가, 1.5 × 1013 ㎝-2 이상인, 반도체 장치.
  6. 제 1 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 기판이 Si 에 의해 구성되어 있고,
    상기 제 1 저면 영역 및 상기 제 2 저면 영역의 상기 면밀도가, 1.9 × 1012 ㎝-2 이상인, 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    오프 상태에 있는 상기 절연 게이트형 스위칭 소자에 정격 전압을 인가했을 때에, 상기 제 1 저면 영역 및 상기 제 2 저면 영역의 적어도 일부가 공핍화되지 않는, 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 반도체 장치를 제조하는 방법으로서,
    제 1 트렌치 및 제 2 트렌치의 테이퍼각이 게이트 트렌치의 테이퍼각보다 커지도록 외주 영역 내의 반도체 기판의 표면에 제 1 트렌치와 제 2 트렌치를 형성함과 함께 소자 영역 내의 반도체 기판의 표면에 게이트 트렌치를 형성하는 공정과,
    제 1 트렌치, 제 2 트렌치 및 게이트 트렌치의 내면에 보호막을 형성하는 공정과,
    반도체 기판에 제 2 도전형 불순물을 주입하는 공정
    을 갖고 있고,
    상기 주입하는 공정에서는, 게이트 트렌치의 저면의 보호막을 관통하여 그 저면에 제 2 도전형 불순물이 주입되고, 게이트 트렌치의 측면의 보호막에 의해 그 측면에 제 2 도전형 불순물이 주입되는 것이 저지되고, 제 1 트렌치 및 제 2 트렌치의 저면의 보호막을 관통하여 그들의 저면에 제 2 도전형 불순물이 주입되고, 제 1 트렌치 및 제 2 트렌치의 측면의 보호막을 관통하여 그들의 측면에 제 2 도전형 불순물이 주입되는, 반도체 장치 제조 방법.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 반도체 장치를 제조하는 방법으로서,
    외주 영역 내의 반도체 기판의 표면에 제 1 트렌치와 제 2 트렌치를 형성함과 함께 소자 영역 내의 반도체 기판의 표면에 게이트 트렌치를 형성하는 공정과,
    제 1 트렌치 및 제 2 트렌치에 있어서 개구하는 외주 영역 마스크가 상기 반도체 기판의 상기 외주 영역 내의 상기 표면에 배치되어 있고, 외주 영역 마스크보다 두껍고, 게이트 트렌치에 있어서 개구하는 소자 영역 마스크가 상기 반도체 기판의 상기 소자 영역 내의 상기 표면에 배치되어 있는 상태에서, 반도체 기판의 상기 표면에 대해 비스듬하게 제 2 도전형 불순물을 주입하는 공정
    을 갖고 있고
    상기 주입하는 공정에서는, 제 1 트렌치 및 제 2 트렌치의 측면에 제 2 도전형 불순물이 주입되고, 소자 영역 마스크에 의해 게이트 트렌치의 측면에 제 2 도전형 불순물이 주입되는 것이 저지되는, 반도체 장치 제조 방법.
  10. 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 반도체 장치를 제조하는 방법으로서,
    제 1 트렌치 및 제 2 트렌치의 테이퍼각이 게이트 트렌치의 테이퍼각보다 커지도록 외주 영역 내의 반도체 기판의 표면에 제 1 트렌치와 제 2 트렌치를 형성함과 함께 소자 영역 내의 반도체 기판의 표면에 게이트 트렌치를 형성하는 공정과,
    제 1 트렌치, 제 2 트렌치 및 게이트 트렌치의 내면에 보호막을 형성하는 공정과,
    이방성 에칭에 의해, 제 1 트렌치 및 제 2 트렌치의 측면 및 저면의 보호막과, 게이트 트렌치의 저면의 보호막을 제거하는 공정과,
    반도체 기판에 제 2 도전형 불순물을 주입하는 공정
    을 갖고 있고,
    상기 주입하는 공정에서는, 제 1 트렌치 및 제 2 트렌치의 측면 및 저면과, 게이트 트렌치의 저면에 제 2 도전형 불순물이 주입되고, 보호막에 의해 게이트 트렌치의 측면에 제 2 도전형 불순물이 주입되는 것이 저지되는, 반도체 장치 제조 방법.
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