CN113193036A - 晶体管终端结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种晶体管终端结构及其制备方法，晶体管终端结构优化了该晶体管的主结的电场强度，提高晶体管器件的反压值。同时，晶体管终端结构设置有多个沟槽，使多个终端浮空环的曲率半径小于第一曲率半径，在晶体管器件加压时多个终端浮空环的电场强度分布较为均匀，不易发生击穿，从而提升晶体管器件的反压值。
Description
技术领域
本申请涉及晶体管技术领域，特别是涉及一种晶体管终端结构及其制备方法。
背景技术
功率晶体管器件在产品参数上都有一个明确的要求，即耐压耐击穿值，该参数基本上是所有功率晶体管器件在电路应用上的硬性要求。然而在向功率晶体管器件加压时难以达到材料的本征反压值，即晶体管器件的反压值较小。
发明内容
基于此，有必要针对晶体管器件反压值较小的问题提供一种晶体管器件及其制备方法。
第一方面，提供了一种晶体管终端结构，包括：
第一导电类型的衬底；
沿第一方向排列的多个终端浮空环，位于该衬底内，该终端浮空环的曲率半径小于第一曲率半径，该第一方向为与该衬底平行的方向；
其中，该衬底表面形成有沿该第一方向排列的多个沟槽，每个沟槽与相邻两个终端浮空环直接连接，每个沟槽中填充有介质材料和/或掺杂多晶硅。
在其中一个实施例中，各该终端浮空环将两侧的沟槽的底边拐角包裹。
在其中一个实施例中，各该沟槽在该第一方向上的宽度沿远离第一侧的方向逐渐增加，该第一侧为该终端结构用于连接晶体管的主结的一侧。
在其中一个实施例中，第一沟槽在第一方向上的宽度为预设长度，该预设长度与目标反压值的比值为0.2μm/V，该第一沟槽与距离第一侧最近的终端浮空环直接连接。
在其中一个实施例中，相邻两个该沟槽在第一方向上的宽度的差值为预设长度的第一预设倍数，该第一预设倍数大于或等于0.2，小于或等于0.4。
在其中一个实施例中，该晶体管终端结构包括第一数量的终端浮空环，该第一数量与目标反压值的比值为0.01个/V。
在其中一个实施例中，各该沟槽的深度为该终端浮空环的深度的第二预设倍数，该第二预设倍数小于或等于0.95，大于或等于0.8。
在其中一个实施例中，该晶体管终端结构还包括截止环，各该终端浮空环和沟槽设于该第一侧和截止环之间。
在其中一个实施例中，该晶体管终端结构还包括：
多晶硅场板，位于第二沟槽上方，该多晶硅场板在该第一方向上的长度大于该第二沟槽在该第一方向上的宽度，该第二沟槽中填充有掺磷多晶硅和/或掺硼多晶硅，该第二沟槽设于距离该第一侧最远的终端浮空环与该截止环之间；
金属场板，位于该多晶硅场板上方，与该多晶硅场板和该距离第一侧最远的终端浮空环连接。
第二方面，提供了一种晶体管终端结构的制备方法，包括：
提供第一导电类型的衬底；
于该衬底内形成沿第一方向排列的多个终端浮空环，该第一方向为该衬底平行的方向；
于该终端浮空环的曲率半径大于第一曲率半径的位置形成硅槽；
向每个该沟槽填充介质材料和/或掺杂多晶硅。
上述晶体管终端结构优化了该晶体管的主结的电场强度，提高晶体管器件的反压值。同时，晶体管终端结构设置有多个沟槽，使多个终端浮空环的曲率半径小于第一曲率半径，在晶体管器件加压时多个终端浮空环的电场强度分布较为均匀，不易发生击穿，从而提升晶体管器件的反压值。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的晶体管终端结构的制备方法的流程图；
图2为第一实施例中提供的晶体管终端结构的截面结构示意图；
图3为一实施例中于衬底内形成沿第一方向排列的多个终端浮空环的技术过程的流程图；
图4为一实施例中于终端浮空环的曲率半径大于第一曲率半径的位置形成硅槽的技术过程的流程图；
图5为一实施例中“基于所述图形化的第二氧化层对所述衬底进行刻蚀，以于所述衬底内形成所述沟槽”的步骤之后，“向每个沟槽填充介质材料和/或掺杂多晶硅”的步骤之前的技术过程的流程图；
图6为第二实施例中提供的晶体管终端结构的截面结构示意图；
图7为另一实施例中提供的晶体管终端结构的制备方法的流程图；
图8为第三实施例中提供的晶体管终端结构的截面结构示意图；
图9为一实施例中每个所述沟槽填充介质材料和/或掺杂多晶硅的技术过程的流程图；
图10为第四实施例中提供的晶体管终端结构的截面结构示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
请参阅图1，本发明提供了一种晶体管终端结构的制备方法，包括如下步骤：
S102：提供第一导电类型的衬底。
如图2所示，提供第一导电类型的衬底210。可选的，衬底210的材料可以为硅、氮化硅、砷化镓、磷化铟或磷化镓中的一种。可选的，第一导电类型可以为N型或P型。
如图2所示，第一导电类型的衬底210可以包括第一导电类型的基片212和第一导电类型的外延片214。可选的，提供第一导电类型的衬底的步骤可以包括：提供第一导电类型的基片；在第一导电类型的基片上通过化学气相沉积技术生长出第一导电类型的外延片。
S104：于衬底内形成沿第一方向排列的多个终端浮空环，该第一方向为与该衬底平行的方向。
如图2所示，于衬底202内形成沿第一方向排列的多个终端浮空环。可以理解的，多个终端浮空环可以通过调整制备条件，如温度、时间等，形成具有不同深度、不同横向扩散距离的终端浮空环。但是，为了节省成本，以及简化制造工艺，多个终端浮空环可以同时形成，此时多个终端浮空环的形成温度、形成时间等因素均一致，因此多个终端浮空环具有相同的深度以及横向扩散距离。请参考图3，其示出了本申请实施例提供的一种示例性的“于衬底内形成沿第一方向排列的多个终端浮空环”的技术过程，如图3所示，该技术过程可以包括以下步骤：
S302：第一导电类型的衬底上热生长
厚度的第一氧化层，并涂布一层正性光刻胶。
可选的，在第一导电类型的外延片上热生长
厚度的第一氧化层，并涂布一层正性光刻胶。
S304：对正性光刻胶和第一氧化层进行图形化处理以得到图形化的正性光刻胶和第一氧化层，所述图形化的正性光刻胶和第一氧化层内具有开口，所述开口暴露出所述衬底并定义出所述多个终端浮空环的形状及位置。
可选的，正性光刻胶的图形化处理包括光刻。可选的，光刻可以包括曝光显影。可选的，第一氧化层的图形化处理可以包括光刻和刻蚀。可选的，开口在第一方向上的宽度大于或等于5μm。上述实施例的开口在第一方向上的宽度大于或等于5μm，可以保证形成的终端浮空环的更类似于平面结，从而提高晶体管器件的反压值。可选的，开口在第一方向上的宽度为5μm、5.5μm或6μm。
S306：基于所述图形化的正性光刻胶和第一氧化层，通过半导体注入设备在第一导电类型的衬底上掺入第二导电类型杂质，并去除正性光刻胶后，以一定温度和时间的扩散形成有一定结深的终端浮空环。
应说明的，第二导电类型为第一导电类型相反的导电类型。可选的，第一导电类型为N型，第二导电类型为P型。可选的，第一导电类型为P型，第二导电类型为N型。
S308:去除第一氧化层。
S106：于终端浮空环的曲率半径大于第一曲率半径的位置形成硅槽。
应说明的，本申请实施例不对第一曲率半径的大小作限定，第一曲率半径可以根据晶体管结构的性能需求进行设定。可选的，第一曲率半径可以为30-200微米。可选的，第一曲率半径可以为30微米、60微米、90微米、120微米、150微米、180微米或200微米。
请参考图4，其示出了本申请实施例提供的一种示例性的“于终端浮空环的曲率半径大于第一曲率半径的位置形成硅槽”的技术过程，如图4所示，该技术过程可以包括以下步骤：
S402：在第一导电类型衬底表面上淀积
的第二氧化层，并在第二氧化层上涂布正性光刻胶。
在本申请一个可选实施例中，第一导电类型的衬底为硅衬底，第二氧化层为正硅酸乙脂(TEOS)氧化层。可以理解，硅化物高温分解反应生成氧化硅沉积在硅衬底上。
S404：对所述第二氧化层和正性光刻胶进行图形化处理以得到图形化的第二氧化层和正性光刻胶，所述图形化的第二氧化层和正性光刻胶内具有开口，所述开口暴露出所述衬底并定义出所述沟槽的形状及位置。
可选的，对所述第二氧化层进行图形化处理可以包括光刻和干法刻蚀。可选的，所述沟槽窗口在衬底的厚度方向上的投影于相邻两个终端浮空环的面积大小相等。
S406：去除第二氧化层上的正性光刻胶。
可选的，可以通过干法或湿法去除第二氧化层表面的正性光刻胶。
S408：基于所述图形化的第二氧化层对所述衬底进行刻蚀，以于所述衬底内形成所述沟槽。
可选的，基于所述图形化的第二氧化层对所述衬底进行干法刻蚀，以于所述衬底内形成所述沟槽。
步骤S408之后还包括如下步骤：去除所述图形化的第二氧化层。
S108：向每个沟槽填充介质材料和/或掺杂多晶硅。
应说明的，向所述沟槽填充的介质材料和/或掺杂多晶硅不能与晶体管终端结构的其他结构中包含的材料发生反应，改变其他结构的性质。可选的，介质材料可以包括无渗入杂质硅酸盐玻璃、磷硅玻璃、硼磷硅玻璃、聚酰亚胺中的一种或多种，掺杂多晶硅可以包括掺硼多晶硅、掺磷多晶硅或掺氧多晶硅中的一种或多种。
上述实施例中，向各个沟槽填充介质材料和/或掺杂多晶硅可以提高晶体管终端结构的平整性，便于晶体管终端后续形成其他结构。
请参考图5，其示出了本申请实施例提供的一种示例性的“基于所述图形化的第二氧化层对所述衬底进行刻蚀，以于所述衬底内形成所述沟槽”的步骤之后，“向每个沟槽填充介质材料和/或掺杂多晶硅”的步骤之前还可以包括的技术过程，如图5所示，该技术过程可以包括以下步骤：
S502：清洗沟槽内的刻蚀附着物。
可选的，可以采用sc1液(1#液)、sc2液(2#液)、sc3液(3#液)清洗沟槽内的刻蚀附着物。
S504：在沟槽内热生长厚度
的牺牲氧化层。
S506：去除硅槽内的牺牲氧化膜层。
可选的，通过湿法腐蚀去除硅槽内的牺牲氧化层。
上述实施例在清洗后的沟槽内热生长牺牲氧化层，可以改善硅槽内的槽壁状态，提高晶体管终端的性能，从而提高晶体管的性能。
在本申请一个可选的实施例中，“向每个沟槽填充介质材料和/或掺杂多晶硅”的步骤之后还可以包括：
涂布正性光刻胶，并曝光、显影需要刻蚀的介质材料和/或掺杂多晶硅的范围；通过干法反刻的工艺方法，刻蚀干净填充沟槽外和几何图形外多余的介质材料和/或掺杂多晶硅。
上述实施例提供的晶体管终端结构的制备方法，采用挖槽的方法，将终端浮空环两侧上有较大曲率半径的终端浮空环通过沟槽来消除，使得终端浮空环结深较深且曲率半径较小，从而在晶体管器件加压时该终端浮空环的电场强度分布较为均匀，不易发生击穿，因此提高了晶体管器件的反压值。
请继续参阅图2，本申请第一实施例提供了一种晶体管终端结构的截面结构示意图，包括：衬底202、多个终端浮空环204和多个沟槽206。具体的，衬底202为第一导电类型。可选的，第一导电类型可以为P型或N型。具体的，多个终端浮空环204位于衬底202内，且沿第一方向排布，终端浮空环的曲率半径小于第一曲率半径。应说明的，第一方向为与衬底平行的方向。可选的，第一曲率半径可以为30-200微米。可选的，第一曲率半径可以为30微米、60微米、90微米、120微米、150微米、180微米或200微米。
具体的，多个沟槽206形成于衬底202表面，且沿第一方向排布。具体的，每个沟槽206与相邻两个终端浮空环204直接连接。每个沟槽206填充有介质材料和/或掺杂多晶硅。应说明的，向所述沟槽填充的介质材料和/或掺杂多晶硅不能与晶体管终端结构的其他结构中包含的材料发生反应，改变其他结构的性质。可选的，介质材料可以包括无渗入杂质硅酸盐玻璃、磷硅玻璃、硼磷硅玻璃、聚酰亚胺中的一种或多种，掺杂多晶硅可以包括掺硼多晶硅、掺磷多晶硅或掺氧多晶硅中的一种或多种。
上述实施例提供的晶体管终端结构优化了该晶体管的主结的电场强度，提高晶体管器件的反压值。同时，晶体管终端结构设置有多个沟槽，使多个终端浮空环的曲率半径小于第一曲率半径，在晶体管器件加压时多个终端浮空环的电场强度分布较为均匀，不易发生击穿，从而提升晶体管器件的反压值。
进一步的，晶体管终端结构设置有沟槽，使得终端浮空环的等效面积较没有设置沟槽的终端浮空环的等效面积小，因此，耗尽时的少子的存储减小，导致寄生电容变小。
在申请一个可选的实施例中，如图2所示，终端浮空环204将两侧的沟槽206的底边拐角包裹。上述实施例中晶体管终端结构通过终端浮空环204将沟槽拐角进行包裹，消除了设置沟槽206带来的沟槽206拐角处电场强度集中而发生低压击穿现象。
可以理解，本申请不对沟槽的深度作限定，只要终端浮空环可以将沟槽拐角处包裹起来即可，沟槽的深度可以根据对晶体管的性能要求进行设置。在本申请一个可选实施例中，沟槽的深度为终端浮空环的深度的第二预设倍数。具体的，第二预设倍数小于或等于0.95，大于或等于0.8。应说明的，沟槽的深度应为相邻的两个终端浮空环中深度较小中的一个终端浮空环的深度的第二预设倍数。可选的，第二预设倍数可以为0.8、0.9或0.95。
应说明的，本申请实施例不对沟槽的宽度尺寸作限定。在本申请一个可选实施例中，第一沟槽在第一方向上的宽度为预设长度。具体的，第一沟槽与距离第一侧最近的终端浮空环直接连接。具体的，第一侧为晶体管终端结构用于连接晶体管的主结的一侧。
具体的，预设长度与目标反压值的比值为0.2μm/V。应说明的，所述目标反压值为晶体管的目标反压值，即晶体管要求达到的反压值。在本申请实施例中不对目标反压值的大小作限定。可选的，目标反压值可以为100V-500V。可选的，目标反压值为100V、200V、300V、400V或500V。
可选的，预设长度的范围可以为(a*0.2μm/V-5，a*0.2μm/V+5)，其中，a为目标反压值。
在本申请一个可选实施例中，如图2所示，沟槽在第一方向上的宽度沿远离第一侧的方向逐渐增加。在本申请一个可选实施例中，相邻两个沟槽在第一方向上的宽度的差值为预设长度的第一预设倍数。具体的，第一预设倍数大于或等于0.2，小于或等于0.4。可选的，第一预设倍数可以为0.2、0.3或0.4。
上述实施例提供了晶体管终端结构的沟槽的宽度，降低晶体管终端结构尺寸的设计难度，改善了各结构的间距尺寸、注入窗口尺寸等参数带来的制造工艺上的复杂化，降低了晶体管终端结构的制造成本。
在本申请一个可选实施例中，上述实施例提供的晶体管终端结构可以包括第一数量的终端浮空环。具体的，第一数量与目标反压值的比值为0.01个/V。可选的，第一数量的范围可以为(a*0.01个/V-4，a*0.01个/V+4)，其中，a为目标反压值。具有上述实施例提供的晶体管终端结构的晶体管的性价比高，同时该晶体管终端结构短且主结类似平面结，提高了晶体管器件高温漏电和高温可靠性。
请参考图6，其示出了本申请实施例提供的一种晶体管终端结构的截面结构示意图。如图6所示，该晶体管终端结构可以包括衬底210、多个终端浮空环204、多个沟槽206和截止环602。
具体的，多个终端浮空环204和多个沟槽206设于第一侧和截止环602之间。对于衬底202、终端浮空环204、沟槽206、第一侧的描述详见上文实施例，在此不再赘述。下述实施例将提供一种截止环的制备方法。可选的，于终端截止区上掺入第一导电类型杂质形成耗尽层的扩展区。应说明的，该耗尽层的扩展区为截止环。
请参阅图7，在本申请一个可选实施例中，上述实施例提供的一种晶体管终端结构的制备方法还可以包括如下步骤：
S702：于第二沟槽上方形成多晶硅场板。
应说明的，第二沟槽设于距离第一侧最远的终端浮空环与截止环之间。如图8所示，于第二沟槽上方形成多晶硅场板802。具体的，第二沟槽中填充有掺磷多晶硅和/或掺硼多晶硅。
具体的，多晶硅场板802在第一方向上的长度大于第二沟槽在第一方向上的宽度。应说明的，本申请实施例不对多晶硅场板的宽度作限定，多晶硅场板的宽度可以根据需要进行设置。可选的，多晶硅场板的宽度可以为10-25微米。可选的，多晶硅场板的宽度可以为10微米、15微米、20微米或25微米。
请参阅图9，其示出了本申请实施例提供的一种示例性的“向每个所述沟槽填充介质材料和/或掺杂多晶硅”的技术过程，以及“向每个所述沟槽填充介质材料和/或掺杂多晶硅”的步骤之后的技术过程，如图9所示，上述技术过程可以包括：
S902：向第二沟槽中填充掺磷多晶硅和/或掺硼多晶硅。
可选的，“向第二沟槽中填充掺磷多晶硅和/或掺硼多晶硅”的步骤之前还可以包括：热生长厚度为
的栅氧化层；
S904：于上述多晶硅层表面形成掩膜层。
S906：对所述掩膜层进行图形化处理以得到图形化掩膜层，所述图形化掩膜层内具有开口，所述开口暴露出所述多晶硅层并定义出所述多晶硅场板的形状及位置。
S908：基于所述图形化掩膜层对所述多晶硅层进行刻蚀，以形成所述多晶硅场板。
可选的，通过干法反刻的工艺方法，刻蚀干净填充沟槽外和多晶硅场板外的多晶硅。
步骤S908之后还包括如下步骤：
S910：去除所述图形化掩膜层。
S704：于多晶硅场板上方形成金属场板。
如图8所示，于多晶硅场板802上方形成金属场板804。应说明的，金属场板804与多晶硅场板802和距离第一侧最远的终端浮空环连接。
请参考图8，其示出了本申请实施例提供的一种晶体管终端结构的截面结构示意图。如图8所示，上述实施例提供的晶体管终端结构还可以包括多晶硅场板802和金属场板804。
具体的，多晶硅场板802位于第二沟槽上方，多晶硅场板802在第一方向上的长度大于第二沟槽在第一方向上的宽度，第二沟槽中填充有掺磷多晶硅和/或掺硼多晶硅。应说明的，第二沟槽设于距离第一侧最远的终端浮空环与截止环之间。
具体的，金属场板804位于多晶硅场板802上方，与多晶硅场板802和距离第一侧最远的终端浮空环连接。
上述实施例提供的晶体管终端结构，在第二沟槽上朝向截止环方向加上了一定长度的多晶硅场板，且在多晶硅场板上部增加了金属场板，该金属场板与多晶硅场板及填充有掺磷多晶硅和/或掺硼多晶硅的第二沟槽相连，可以降低耗尽层末尾处的电场强度，吸收电荷及平衡电位，最终提高和保障了反压值。
如图8所示，上述实施例提供的晶体管终端结构还可以包括氧化层806。
可选的，所述氧化层为隔离CVD沉积层。
应该理解的是，虽然图1、图3-5、图7和图9的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图3-5、图7和图9中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本申请实施例提供了一种晶体管器件的制备方法，包括如下步骤：
S1、于第一导电类型外延层上热生长
厚度的氧化层，并涂布一层正性光刻胶。
S2、通过光刻曝光、显影等工艺方法开出终端浮空环的注入窗口。
可选的，所述注入窗口宽度大于5um。注入窗口宽度大于5um可以保障扩散后形成的终端浮空环的顶面接近平面结形貌。
S3、通过半导体注入设备在第一导电类型外延层上掺入第二导电类型杂质，并去胶后，以一定温度和时间的扩散形成有一定结深的终端浮空环。
S4、去除步骤S1的热氧化层，再次热生长
厚度的氧化层。
S5、在第一导电类型外延层表面上淀积
的TEOS氧化层，并在正面涂布正性光刻胶。
应说明的，第一导电类型外延层为硅片。
S6、通过光刻、干法刻蚀等工艺方法刻蚀出氧化层硬掩模开槽窗口，并干法或湿法去除TOES氧化层表面光刻胶。
S7、通过TEOS氧化层硬掩模干法刻出深度处于终端浮空环结深的80％-95％范围内的沟槽。
S8、通过sc1、2、3(1#液、2#液、3#液)液来清洗硅槽内的刻蚀附着物，并热生长厚度
的牺牲氧化层来改善沟槽内的槽壁状态。
S9、湿法腐蚀去除沟槽内的牺牲氧化膜层，并重新热生长厚度
的栅氧化层。
S10、热生长完栅氧化层后淀积厚度
的掺杂Dpoly或后续扩散多晶掺杂。
S11、涂布正性光刻胶，并曝光、显影需要刻蚀的多晶硅窗口范围。
S12、通过干法反刻的工艺方法，刻蚀干净填充硅槽外和几何图形外多余的多晶硅。
S13、涂布正性光刻胶，曝光及显影形成晶体管源区并腐蚀净步骤S5和S9淀积的氧化层。
S14、再次热生长
的源区栅氧化层的并注入第二导电掺杂杂质，并通过一定的温度和时间扩散形成一定结深的P-主结PN结区。
S15、涂布正性光刻胶，曝光及显影在器件源区形成电流区的同时在终端截止区上掺入第一导电类型杂质形成耗尽层的扩展区截止环区。
S16、淀积厚度
的TEOS和
的PSG或BPSG等掺杂氧化层并用高温氧化致密化。
S17、通过光刻、刻蚀等工艺方法，开出源区极接触孔、多晶场板和半边PN结浮空环接触孔等相关结构的金属引线接触区。
S18、通过带胶干法刻蚀接触孔硅槽深度0.2-1.2um的浅硅槽，并使硅槽深度穿过砷N+区延伸至p-body掺杂区。
S19、以接触孔的光刻胶作阻挡来对接触孔注入形成S极P-body接触区的欧姆接触。
S20、干法加湿法去除光刻胶，并使用一定工艺条件对上述注入的杂质进行退火。
S21、淀积金属形成阳极或源区接触金属，并按版图来腐蚀出多余的金属，形成器件晶体管S极的接触区和终端上的金属场板区。
S22、使用400-500℃氮氢氛围合金形成最终晶体管终端反压结构区域。
氮氢气氛围合金可以改善氧化硅与硅界面可动电荷，固化氧化层中的可动电荷，改善固态表面态，使器件参数固化，另外可以对前面的刻槽等工步的电子辐射有退火作用。
请参阅图10，其示出了本申请实施例提供的一种晶体管器件的截面结构示意图。如图10所示，晶体管器件包括上述实施例提供的晶体管终端区和主结区。
具体的，主结区可以包括主结1002和源极金属场板1004。
具体的，晶体管终端区可以包括第一导电类型的衬底210、多个终端浮空环204、多个沟槽206、多晶硅场板802、金属场板804。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种晶体管终端结构，其特征在于，包括：
第一导电类型的衬底；
沿第一方向排列的多个终端浮空环，位于所述衬底内，所述终端浮空环的曲率半径小于第一曲率半径，所述第一方向为与所述衬底平行的方向；
其中，所述衬底表面形成有沿所述第一方向排列的多个沟槽，每个沟槽与相邻两个终端浮空环直接连接，每个沟槽中填充有介质材料和/或掺杂多晶硅。
2.根据权利要求1所述的晶体管终端结构，其特征在于，各所述终端浮空环将两侧的沟槽的底边拐角包覆。
3.根据权利要求1所述的晶体管终端结构，其特征在于，各所述沟槽在所述第一方向上的宽度沿远离第一侧的方向逐渐增加，所述第一侧为所述终端结构用于连接晶体管的主结的一侧。
4.根据权利要求3所述的晶体管终端结构，其特征在于，第一沟槽在第一方向上的宽度为预设长度，所述预设长度与目标反压值的比值为0.2μm/V，所述第一沟槽与距离所述第一侧最近的终端浮空环直接连接。
5.根据权利要求4所述的晶体管终端结构，其特征在于，相邻两个所述沟槽在第一方向上的宽度的差值为预设长度的第一预设倍数，所述第一预设倍数大于或等于0.2，小于或等于0.4。
6.根据权利要求4所述的晶体管终端结构，其特征在于，包括第一数量的终端浮空环，所述第一数量与所述目标反压值的比值为0.01个/V。
7.根据权利要求1所述的晶体管终端结构，其特征在于，各所述沟槽的深度为所述终端浮空环的深度的第二预设倍数，所述第二预设倍数小于或等于0.95，大于或等于0.8。
8.根据权利要求3所述的晶体管终端结构，其特征在于，还包括截止环，各所述终端浮空环和沟槽设于所述第一侧和截止环之间。
9.根据权利要求8所述的晶体管终端结构，其特征在于，还包括：
多晶硅场板，位于第二沟槽上方，所述多晶硅场板在所述第一方向上的长度大于所述第二沟槽在所述第一方向上的宽度，所述第二沟槽中填充有掺磷多晶硅和/或掺硼多晶硅，所述第二沟槽设于距离所述第一侧最远的终端浮空环与所述截止环之间；
金属场板，位于所述多晶硅场板上方，与所述多晶硅场板和所述距离第一侧最远的终端浮空环连接。
10.一种晶体管终端结构的制备方法，其特征在于，包括：
提供第一导电类型的衬底；
于所述衬底内形成沿第一方向排列的多个终端浮空环，所述第一方向为与所述衬底平行的方向；
于所述终端浮空环的曲率半径大于第一曲率半径的位置形成硅槽；
向每个所述沟槽填充介质材料和/或掺杂多晶硅。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114823873A (zh) * | 2022-04-28 | 2022-07-29 | 电子科技大学 | 一种超结功率器件终端结构 |
| CN116741821A (zh) * | 2023-08-09 | 2023-09-12 | 深圳腾睿微电子科技有限公司 | Igbt器件结构及对应的制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102005475A (zh) * | 2010-10-15 | 2011-04-06 | 无锡新洁能功率半导体有限公司 | 具有改进型终端的igbt及其制造方法 |
| CN103515416A (zh) * | 2012-06-26 | 2014-01-15 | 比亚迪股份有限公司 | 一种芯片结构及其制作方法 |
| CN105849909A (zh) * | 2013-12-26 | 2016-08-10 | 丰田自动车株式会社 | 半导体装置以及半导体装置的制造方法 |
| US20200135846A1 (en) * | 2018-10-24 | 2020-04-30 | He Ding Technology Co., Ltd. | Termination structure of MOSFET and fabricating method thereof |
| CN111341832A (zh) * | 2018-12-19 | 2020-06-26 | 无锡华润华晶微电子有限公司 | 结终端结构及其制备方法 |
-
2021
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102005475A (zh) * | 2010-10-15 | 2011-04-06 | 无锡新洁能功率半导体有限公司 | 具有改进型终端的igbt及其制造方法 |
| CN103515416A (zh) * | 2012-06-26 | 2014-01-15 | 比亚迪股份有限公司 | 一种芯片结构及其制作方法 |
| CN105849909A (zh) * | 2013-12-26 | 2016-08-10 | 丰田自动车株式会社 | 半导体装置以及半导体装置的制造方法 |
| US20200135846A1 (en) * | 2018-10-24 | 2020-04-30 | He Ding Technology Co., Ltd. | Termination structure of MOSFET and fabricating method thereof |
| CN111341832A (zh) * | 2018-12-19 | 2020-06-26 | 无锡华润华晶微电子有限公司 | 结终端结构及其制备方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114823873A (zh) * | 2022-04-28 | 2022-07-29 | 电子科技大学 | 一种超结功率器件终端结构 |
| CN114823873B (zh) * | 2022-04-28 | 2023-10-27 | 电子科技大学 | 一种超结功率器件终端结构 |
| CN116741821A (zh) * | 2023-08-09 | 2023-09-12 | 深圳腾睿微电子科技有限公司 | Igbt器件结构及对应的制作方法 |
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