CN108336016B - 半导体器件沟槽内场板埋层终端结构及制造方法 - Google Patents
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Abstract
一种半导体器件沟槽内场板埋层终端结构及制造方法，属于半导体器件领域。半导体器件的终端结构包括位于半导体器件的半导体区内的浮空掺杂埋层、多个沟槽。多个沟槽中至少有一个沟槽内形成有n形内场板、至少有一个沟槽内形成有m形内场板。终端结构具有较好的终端效率，并且其耐压特性可以更容易地通过沟槽数目和浮空掺杂埋层长度来实现调节。
Description
技术领域
本发明涉及半导体器件领域，具体而言，涉及一种半导体器件沟槽内场板埋层终端结构及制造方法。
背景技术
为了降低包含金属氧化物半导体结构(MOS)的器件的压降或通态电阻，随着半导体工艺的进步，沟槽结构的MOS器件逐渐成为产品主流。如沟槽MOSFET(Trench PowerMOSFET)、沟槽肖特基势垒二极管(TMBS diode)、沟槽IGBT(Trench IGBT)等沟槽结构功率半导体器件。对于沟槽结构的MOS器件的终端更多的是沿用平面器件的终端技术，如场板技术、场限环终端技术，JTE终端技术、VLD终端技术等。
针对于沟槽结构的MOS器件的终端改进的也有很多，如中国专利CN101371343B《自对准沟槽MOSFET结构和制造方法》，其采用宽沟槽场板方式。这种技术方案的不足之处是当沟槽较深时，终端的宽沟槽将严重破坏圆片。因此，在加工过程中晶圆片的表面不平将使光刻、刻蚀工艺控制难度增加。再如，中国专利CN102005475B《具有改进型终端的IGBT及其制造方法》。其技术方案是在场限环平面终端技术基础上进行的改进，因此终端的电压效率及终端面积的优化程度很难实现巨大改进。
发明内容
基于现有技术的不足，本发明提供了一种半导体器件沟槽内场板埋层终端结构及制造方法，以部分或全部地改善、甚至解决以上问题。
本发明是这样实现的：
在第一方面，本发明实施例的提供了一种半导体器件的终端结构。
终端结构包括位于半导体器件的半导体区内的浮空掺杂埋层、多个沟槽，多个沟槽中至少有一个沟槽内形成有n形内场板、至少有一个沟槽内形成有m形内场板。
在第二方面，本本发明的提供了一种半导体器件的终端结构的制备方法。
制备方法包括：
提供刻半导体基板，半导体基板具有多个沟槽和多个半导体立柱，相邻两个沟槽之间由半导体立柱区隔；
从多个半导体立柱中的一个或多个向半导体基板体进行推结，以形成延伸至沟槽底部以下的浮空掺杂扩散埋层；
在多个沟槽中的部分沟槽内形成内场板。
有益效果：
本发明实施例提供的半导体的终端结构至少具有以下这样一些特点：在芯片终端表面通过沟槽间的隔离实现了终端杂质纵向1维扩散，减小了横向扩散。采用“n”和“m”等形状的沟槽内场板，降低了芯片终端对外界的敏感性。
终端结构中，主要的耐压区(空间电荷扩展区)是浮空的埋层(根据实际的基底需求可以被设计为P型或N型)，因为埋层处于浮空状态，通过沟槽中内场板(可以是多晶)耦合。同时，应用的是从表面纵向扩散后，扩散区的前沿部分，所以不会因为浮空的例如P型埋层厚度而损失外延层的耐压。因为在沟槽的下方，对芯片外界的敏感性更低。
浮空的P型埋层，可以通过优化沟槽的间距分布，在沟槽下方实现杂质缓变分布埋层结构，从而实现非常高的终端效率，可以接近平面VLD终端效率。另外，依据耐压不同要求，只要调整沟槽数量以及浮空的P型埋层长度就可以实现。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，以下将对实施例或现有技术描述中所需要使用的附图作简单地介绍。
图1示出了本发明实施例提供的沟槽内场板埋层终端结构的示意图；
图2表示本发明实施例中在N型硅片表面上形成选择注入掩膜示意图；
图3表示本发明实施例中P型杂质注入后形成P型杂质掺杂层示意图；
图4表示本发明实施例中形成沟槽刻蚀掩膜示意图；
图5表示本发明实施例中进行沟槽刻蚀示意图；
图6表示本发明实施例中沟槽刻蚀后可以去掉掩膜示意图；
图7表示本发明实施例中氧化扩散推结工艺浮空的P型扩散埋层示意图；
图8表示本发明实施例中去掉有源区以及终端隔离沟槽外侧硅表面上的氧化层，后进行薄层氧化如栅氧化工艺示意图；
图9表示本发明实施例中形成“I”、“n”、“m”形沟槽多晶硅内场板以及终端隔离槽多晶内场板示意图；
图10表示本发明实施例中在有源区形成P型杂质区耐电压结构示意图；
图11表示本发明实施例中淀积氧化层，并打开电极接触孔示意图；
图12表示本发明实施例中将有源区金属电极延伸到“n”形多晶内场板的情况示意图；
图13表示本发明实施例中形成金属浮空耦合场板的结构示意图；
图14表示本发明实施例中分段后错开的金属浮空耦合场板俯视示意图；
图15表示本发明实施例中靠近有源区带多晶内场板电极引出端的“n”形多晶内场板示意图；
图16表示本发明实施例中不等宽度和厚度的多个分开的浮空P型埋层情况示意图；
图17表示本发明实施例中改变沟槽间隔宽窄实现浮空P型埋层结构，结构中没有了浮空N型区的情况示意图；
图18表示本发明实施例中先进行杂质扩散，再进行沟槽刻蚀的情况示意图；
图19表示本发明实施例中只在浮空P型埋层两端设置“n”形多晶内场板和“m”形多晶内场板的情况示意图。
图标：4a1-沟槽；4a2-沟槽；4a3-沟槽；4a4-沟槽；4a5-沟槽；4a6-沟槽；4a7-沟槽；4a8-沟槽；4b-沟槽；5-沟槽；2-N型半导体；6-场氧化层；7I-内场板；7n1-内场板；7n2-内场板；7m1-内场板；7a-内场板；9-绝缘层；10a-金属电极；10c-金属电极；8-P型杂质区；2′-N型区；1-选择注入掩膜；3-杂质掺杂层；11-沟槽刻蚀掩膜；7n0-内场板；4a1′-沟槽；10d-金属电极；3a-浮空掺杂埋层；3a′-浮空掺杂埋层；10b1-金属浮空耦合场板；10b2-金属浮空耦合场板。
具体实施方式
下面将结合实施例对本发明的实施方案进行详细描述，但是本领域技术人员将会理解，下列实施例仅用于说明本发明，而不应视为限制本发明的范围。实施例中未注明具体条件者，按照常规条件或制造商建议的条件进行。所用试剂或仪器未注明生产厂商者，均为可以通过市售购买获得的常规产品。
以下针对本发明实施例的半导体器件沟槽内场板埋层终端结构及制造方法进行具体说明：
本发明实施例中提供的半导体器件的终端结构具有位于半导体器件的半导体区内的浮空掺杂埋层、多个沟槽。并且前述之多个沟槽中至少有一个沟槽内形成有n形内场板、至少有一个沟槽内形成有m形内场板。
其中，浮空掺杂埋层的掺杂类型，通常根据半导体区的类型来确定，并且在本实施例中是以相反的方式来实现的。即，半导体区的为n型导电类型，而浮空掺杂埋层为p型导电类型，因此其为p掺杂。显然，在一些示例中，当半导体区为p型时，浮空掺杂埋层可选择为n型导电类型的n型掺杂。
进一步地，浮空掺杂埋层是变掺杂分布的。即在浮空掺杂埋层中，掺杂的杂质的例如掺杂浓度是变化的(如梯度递减)。优选地，浮空掺杂埋层沿半导体器件体区横向变掺杂分布。在一些改进例中，浮空掺杂埋层在有源区至终端区的横向方向内的厚度也是渐变(如梯度递减、或梯度递增)的。换言之，优选示例中，浮空掺杂埋层从有源区开的一个浓度和厚度渐变的埋层。
另外，对于在终端结构的全部沟槽中具有两个相邻且形成有n形内场板的沟槽的本发明示例中，在半导体区内具有位于两个相邻且形成有n形内场板的沟槽之间的N型区，并且进一步地在半导体区内具有与浮空P型埋层连为一体的P型区。
在一种可替代的具体示例中，多个沟槽中有三个相邻的沟槽，且三个相邻的沟槽内分别依次形成有n形内场板、n形内场板以及m形内场板。即在前述示例中，设置有n形内场板的沟槽有两个且相邻，并且与一个设置有m形内场板的沟槽相邻。在其他示例中，终端结构中的沟槽的数目可以被调节，其深度也可以被调节，以便相应地布置不同形状和数目的内场板。
另外，内场板的形状也可以不局限于前述的n形、m形。例如，在以下将被述及的I形、倒L形等。应当理解的是，内场板的形状也可以是其他的形状。在半导体区还形成有位于有源区且形成有I形内场板的沟槽和或位于终端隔离区且形成有倒“L”形内场板的沟槽。
优选地，在半导体区内还形成有位于形成有m形内场板的沟槽和形成有倒“L”内场板的沟槽之间且形成有完全填充氧化物的沟槽。换言之，在这样的一种可选示例中，完全填充氧化物的沟槽内并未形成内场板。相应地，在另一些示例中，沟槽内能够具有未完全填充场氧化层。例如，从沟槽的内壁扩散形成场氧化层，但是场氧化层并未完全封闭，且具有位于沟槽内的间隙，并且在所述的间隙内形成内场板(即位于沟槽内的内场板)。
在本实施例中，终端结构的全部的沟槽均以覆盖的形式形成有场氧化层。当然，正如前述，形成的场氧化层的部分可以是完全填充在沟槽内，而另一些场氧化层预留有用以形成内场板的间隙。
优选地，在内场板表面上形成有被构造来使形成于沟槽内的内场板与电极绝缘的绝缘层。在本实施例中，绝缘层覆盖了大部分的内场板的顶表面，同时在有源区、终端区预留部分的未被绝缘层包覆顶表面的区域。基于此，在有源区、终端区的内场板的顶表面的部分可以与电极进行直接的接触(通常为欧姆接触)。即，终端结构具有形成在半导体区的有源区分别与对应于有源区的电极、位于有源区的沟槽内的内场板欧姆接触。进一步地，终端结构还具有形成在半导体区的终端区分别与对应于终端区的电极、位于终端区的沟槽内的内场板欧姆接触。
基于以上结构的半导体器件的终端结构，本发明实施例还提供了一种半导体器件的终端结构的制备方法。
制备方法包括：提供半导体基板，半导体基板具有多个沟槽和多个半导体立柱，相邻两个沟槽之间由半导体立柱区隔。从多个半导体立柱中的一个或多个向半导体基板体进行推结，以形成延伸至沟槽底部以下的浮空掺杂扩散埋层。在多个沟槽中的部分沟槽内形成内场板。其中，浮空掺杂扩散埋层在沟槽底部以下的部分是部分联通，或全部联通，或部分间隔，或全部间隔。
进一步地，作为一种优选的方案，制备方法包括：
在半导体基板表面上形成选择注入掩膜；
以与半导体基板相反的导电类型进行杂质注入，形成杂质掺杂层；
从选择注入掩模、杂质掺杂层向半导体基板内刻蚀，形成多个沟槽，然后去掉剩余的选择注入掩模，其中，多个沟槽中至少具有被构造来形成浮空掺杂扩散埋层的沟槽，以及可选地用于消耗部分硅材料以减少杂质掺杂浓度的沟槽，以及可选地用于半导体器件的终端隔离的沟槽；
进行扩散推结工艺，以在沟槽和半导体基板表面形成场氧化层以及浮空掺杂扩散埋层；
去掉位于有源区以及终端区的沟槽的外侧表面上的场氧化层，并后续进行薄层氧化；
在半导体基板表面和场氧化层表面淀积多晶硅，通过光刻工艺形成对应于沟槽的内场板；
在有源区进行与半导体基板相反导电性的杂质注入扩散，以形成位于有源区中的导电杂质区；
在已形成的表面之上形成氧化层，并随后去掉导电杂质区、位于终端区的内场板的表面的外侧的氧化层；
分别在有源区、终端区形成电极。
以下结合实施例对本发明的半导体器件沟槽内场板埋层终端结构及制造方法作进一步的详细描述。
实施例1
请参阅图1，本实施例提供了一种半导体器件的终端结构。
如图1所示，半导体器件的终端部分是形成在N型半导体2的图形化结构。
终端部分包括疏密有制的多个沟槽。如图为沟槽4a1、沟槽4a2、沟槽4a3、沟槽4a4、沟槽4a5、沟槽4a6、沟槽4a6、沟槽4a8、沟槽4b、沟槽5。
在所述的多个沟槽中，每个沟槽内均具有场氧化层6，且全部的场氧化层6从沟槽内延伸至终端结构的顶表面并进一步地联通为一体。另外，如图1所示，在沟槽4b内的完全填充了场氧化层6(沟槽4b中由场氧化形成的氧化物填充)。在沟槽4a1、沟槽4a2、沟槽4a3、沟槽4a4、沟槽4a5、沟槽4a6、沟槽4a6、沟槽4a8以及沟槽5内形成的场氧化层6并未完全填充沟槽，而是以紧贴沟槽内壁，且预留有沿沟槽深度方向延伸的间隙。所述之间隙能够被用作为内场板形成的所需空间，以下将具体阐述。
沟槽4a1、沟槽4a2、沟槽4a3、沟槽4a4、沟槽4a5、沟槽4a6、沟槽4a6、沟槽4a8以及沟槽5中均包含有由多晶硅构成的内场板(或沟槽内场板)。
其中，内场板有I型内场板7I，其位于沟槽4a1内。
内场板还有n型内场板7n1。n型内场板7n1跨设沟槽4a2、沟槽4a3。
内场板还有n型内场板7n2。n型内场板7n2跨设沟槽4a4、沟槽4a5。
内场板还有n型内场板7m1。n型内场板7m1跨设沟槽4a6、沟槽4a6以及沟槽4a8。
沟槽5(或称为终端隔离沟槽)，其内包含内场板7a。内场板7a大致以倒“L”型被述及，或者内场板7a具有Γ形结构。
在内场板7I、内场板7n1、内场板7n2、内场板7m1以及内场板7a、以及在沟槽4a1、沟槽4a2、沟槽4a3、沟槽4a4、沟槽4a5、沟槽4a6、沟槽4a6、沟槽4a8、沟槽4b、沟槽5表面上的场氧化层上通过淀积硅氧化等形成的绝缘层9。绝缘层9的存在可以使多晶内场板与金属电极10a和金属电极10c绝缘。
金属电极10a与内场板7I及有源区8欧姆接触。金属电极10c与沟槽5(终端隔离沟槽)中的多晶内场板7a欧姆接触。
在沟槽(沟槽4a1、沟槽4a2、沟槽4a3、沟槽4a4、沟槽4a5、沟槽4a6、沟槽4a6、沟槽4a7)下方包含浮空掺杂埋层3a(浮空P型埋层)。在沟槽之间形成浮空的N型区2′，以及与浮空P型埋层连为一体的P型区。如图所示，N型区2′位于用来隔离沟槽4a3和沟槽4a4的N型半导体立柱。
实施例2
参阅图2-图19，本发明提供一种了实施例1所述的半导体器件沟槽内场板埋层终端结构的制造方法。
制造方法包括以下步骤：
步骤1：在N型半导体2(单晶片或外延片，如硅单晶片或硅外延片)表面上，形成选择注入掩膜1，如图2所示。
步骤2：进行P型杂质注入，形成P型杂质掺杂层3(具有与N型半导体2相反的导电类型)，如图3所示。注入后，去掉选择注入掩膜1(掩模层)。
步骤3：通过热氧化或淀积氧化层，光刻工艺后形成沟槽刻蚀掩膜11，如图4所示。
步骤4：进行沟槽刻蚀。
刻蚀的深度1μm-20μm，各槽的深度、宽度可以一致或者根据需要被独立地设计和形成。如图5所示，形成3种用途的沟槽，分别为沟槽4a1、沟槽4a2、沟槽4a3、沟槽4a4、沟槽4a5、沟槽4a6、沟槽4a6、沟槽4a7、沟槽4a8、沟槽4b、沟槽5。
其中，沟槽4a1、沟槽4a2、沟槽4a3、沟槽4a4、沟槽4a5、沟槽4a6、沟槽4a6、沟槽4a7、沟槽4a8用于形成浮空掺杂埋层3a。沟槽4b用于消耗部分硅材料(N型体区)，减少单位体积中的N型杂质。沟槽5用于芯片终端的末端隔离。
全部沟槽刻蚀后可以去掉沟槽刻蚀掩膜11，如图6所示。
步骤5：进行氧化扩散推结工艺，或进行淀积氧化层扩散推结，形成如图7所示结构。
通过推结工艺，在全部沟槽的内表面及硅片表面形成场氧化层6，厚度
沟槽刻蚀前注入形成的P型杂质掺杂层3(P型注入层)在扩散推结过程中，首先因为沟槽隔离的原因进行纵向一维扩散。随着扩散的不断进行，扩散结深超过沟槽底部后进行二维或三维方向的扩散，且在超过沟槽底部的部分形成联通或窄间距(小于沟槽宽度)，从而形成浮空的P型扩散埋层(浮空掺杂埋层3a)。因含有杂质掺杂层3(P型注入杂质层)的沟槽隔离宽度不同，在同时扩散超过沟槽底部后会形成厚度不同的浮空掺杂埋层3a。
将沟槽间隔设计进行优化，可以实现从有源区开始一个浓度和厚度渐变的浮空掺杂埋层3a。其中，靠近有源区的沟槽4a1和沟槽4a2间距相对其他沟槽间距要小一些。通过如此的设计可减少P型扩散埋层在超过沟槽底部的部分的横向扩散，以免影响有源区杂质掺杂设计。
沟槽4a8的刻蚀宽度略宽于其他沟槽，从而可利用沟槽刻蚀工艺中的负载效应，使沟槽4a8略深于其他沟槽。这样的设计对耐压的提高有好处。沟槽4b的沟槽间距以及宽度都小于其他沟槽，以便在沟槽氧化或氧化层淀积过程中能够将其填满。如此，实现简单的单位体积杂质减少的目的，同时减小该处的电场强度。
步骤6：通过光刻工艺，去掉有源区以及终端隔离沟槽(沟槽4a1、沟槽5)外侧硅表面上的氧化层(场氧化层6)，然后进行薄层氧化(如栅氧化工艺)，结构如图8所示。
步骤7：淀积多晶硅，光刻工艺后形成“I”形结构的沟槽多晶硅内场板(内场板7I)，“n”形结构的沟槽多晶硅内场板(内场板7n1、内场板7n2)，“m”形结构的沟槽多晶硅内场板(内场板7m1)，终端隔离槽多晶内场板(内场板7a)。如图9所示。
步骤8：进行P型杂质注入扩散，形成半导体器件的有源区中P型杂质区8，如图10所示。此形成的P型杂质区8能够被用于作为有源区的耐电压结构。需要说明的是，P型杂质区8仅是体现有源区的耐电压结构而被示出。
步骤9：在已形成的表面结构上面淀积氧化层(绝缘层9)，并进行光刻工艺，去掉有源区的P型杂质区8和终端隔离内场板7a表面外侧的部分的氧化层。如图11。
步骤10：淀积金属(作为导电体使用)，光刻工艺后形成有源区金属电极10a和终端隔离沟槽5外侧的沟槽内场板7a上表面上的等电位金属(金属电极10c)，如图1所示。
另外，作为第一种可选的替代方案，如图12所示。将有源区金属电极延伸到“n”形多晶内场板7n2上。采用这样的结构有电场耦合的作用，从而有利于终端结构耐压的提高(耐压阈值提高)，同时也可以方便有源区金属电极的布局。
作为第二种可选的替代方案，如图13所示。在相邻的“n”形多晶内场板间隔，或与“m”形多晶内场板间隔的上方绝缘层9上面，形成金属浮空耦合场板的结构(金属浮空耦合场板10b1和金属浮空耦合场板10b2)。这样不仅可以降低终端的敏感度，同时也可以降低对工艺敏感度，如对沟槽深度的敏感程度。
另外，由于终端横向尺寸相对比较小，而功率半导体器件的金属电极比较厚，所以金属光刻腐蚀后的ACI(after-clean inspection)都比较宽。而为了降低金属光刻的工艺难度，也可以将金属浮空耦合场板的结构改为如图14所示。即，将金属浮空耦合场板分段后错开，这样可解决金属光刻工艺难度大的问题。
作为第三种可选的替代方案，如图15所示。将靠近有源区的沟槽场变成2个(由原有的沟槽4a1调整为沟槽4a1、沟槽4a1′)。沟槽4a1和沟槽4a1′，与沟槽4a2距离拉开板，形成带多晶内场板电极引出端的“n”形多晶内场板7n0，金属电极10d可以是MOSFET的栅电极。
作为第四种可选的替代方案，如图16所示。浮空掺杂埋层3a′，形成不等宽度和厚度的分开的多个区域(图中所示为3个)。各个区域之间的距离小于各个区域之间沟槽间距。例如，如图16中，浮空掺杂埋层3a′形成有3个区域，第一个区域和第二区域之间的距离d1小于第一个区域和第二区域之间的沟槽之间的距离d2(在所述的区域内的用于隔离相邻的两个沟槽之间的N型半导体立柱的宽度)。再结合“n”形多晶内场板和“m”形多晶内场板的组合(未示出)使用达到芯片终端优化。其中，电极、绝缘层、P型杂质区(有源区的耐电压结构)、内场板均未示出。
作为第五种可选的替代方案，如图17所示，其示出了改变沟槽间隔宽窄实现浮空P型埋层结构，且结构中没有了浮空N型区的情况。每个沟槽以及用于间隔沟槽的N型半导体立柱都进行P型杂质扩散，通过改变沟槽间隔宽窄，来实现浮空掺杂埋层3a结构。此结构中相对于如图15所示的结构去除了浮空N型区2′。当然，沟槽间隔中可以设置成等间距或不等间距的孔状槽(未示出)，来调整浮空P型区的杂质分布，实现变掺杂分布。其中，电极、绝缘层、P型杂质区(有源区的耐电压结构)、内场板均未示出。
作为第六种可选的替代方案，如图18所示，其示出了先进行杂质扩散，再进行沟槽刻蚀的情况。只在浮空掺杂埋层3a两端设置“n”形多晶内场板间隔和“m”形多晶内场板的情况。其中，电极、绝缘层、P型杂质区(有源区的耐电压结构)、内场板均未示出。
作为第七种可选的替代方案，如图19所示，浮空掺杂埋层3a形成的方法，可以先进行杂质扩散，再进行沟槽刻蚀和场氧化或氧化层淀积。其结构中，只在浮空P型埋层两端设置“n”形多晶内场板和“m”形多晶内场板。
尽管已用具体实施例来说明和描述了本发明，然而应意识到，在不背离本发明的精神和范围的情况下可以作出许多其它的更改和修改。因此，这意味着在所附权利要求中包括属于本发明范围内的所有这些变化和修改。
Claims (2)
1.半导体器件的终端结构的制备方法，其特征在于，所述制备方法包括：
在半导体基板表面上形成选择注入掩膜；
以与所述半导体基板相反的导电类型进行杂质注入，形成杂质掺杂层；
从所述选择注入掩膜、所述杂质掺杂层向所述半导体基板内刻蚀，形成由多个半导体立柱区隔的多个沟槽，相邻两个所述沟槽之间由所述半导体立柱区隔，然后去掉剩余的选择注入掩膜，其中，所述多个沟槽中至少具有被构造来形成浮空掺杂扩散埋层的沟槽，以及用于消耗部分硅材料以减少杂质掺杂浓度的沟槽，以及用于所述半导体器件的终端隔离的沟槽；
进行扩散推结工艺，以在所述沟槽和所述半导体基板表面形成场氧化层以及所述浮空掺杂扩散埋层，所述浮空掺杂扩散埋层延伸至所述沟槽底部以下；
去掉位于有源区以及终端区的沟槽的外侧表面上的场氧化层，并后续进行薄层氧化；
在所述半导体基板表面和所述场氧化层表面淀积多晶硅，通过光刻工艺形成对应于沟槽的内场板；
在有源区进行与所述半导体基板相反导电性的杂质注入扩散，以形成位于有源区中的导电杂质区；
在已形成的表面之上形成氧化层，并随后去掉所述导电杂质区、位于终端区的内场板的表面的外侧的氧化层；
分别在有源区、终端区形成电极。
2.根据权利要求1所述的半导体器件的终端结构的制备方法，其特征在于，所述浮空掺杂扩散埋层在所述沟槽底部以下的部分是部分联通，或全部联通，或全部间隔。
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