CN117790536A - 一种结终端结构及其制备方法、半导体器件 - Google Patents
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Abstract
本发明涉及一种结终端结构及其制备方法、半导体器件，属于半导体技术领域。结终端结构包括：衬底、外延层、第一氧化层和源极金属；外延层设置在衬底一侧，其包括P+区域和JTE区域，P+区域设置在外延层内远离衬底一侧，JTE区域设置在外延层内远离衬底一侧元胞区外围，与P+区域相接触，其靠近元胞区一侧至远离元胞区一侧厚度逐渐增大或减小；第一氧化层设置在外延层远离衬底一侧表面；源极金属设置在外延层远离衬底一侧表面，其底部与P+区域相接触。通过在元胞区外围设计厚度逐渐增大或减小的JTE区域，不仅能够提高器件的击穿电压，改善器件的耐压性能，而且随着JTE区域的厚度逐渐减小，使得器件最终达到理想的击穿位置。
Description
技术领域
本发明涉及半导体技术领域，尤其是指一种结终端结构及其制备方法、半导体器件。
背景技术
半导体的结终端结构是指半导体功率器件中设置在器件元胞区外的结构，用于将器件的耐压值提高至理想值并在终端区击穿，从而保护器件并提高其性能。
目前的结终端结构采用一次注入的P环来耐压，即在器件元胞区周围通过离子注入形成P环，从而保护器件，但是为了保证器件能够正常工作，P环的厚度通常都比较小，这就导致P环上的电阻和电场分布比较集中，在P环上产生较高的电场，从而提前击穿，无法有效提高器件的耐压值。为了进一步提高器件的耐压值，现有技术利用场限环技术在元胞区外围设计多个P环，即在元胞区周围通过离子注入形成一个P环，在该P环外围再通过离子注入形成P环，从而通过器件元胞区外围的多个P环来提高器件的耐压值，但是在器件元胞区外围形成多个P环，会增大芯片面积，提高器件成本。
综上所述，现有技术中的结终端结构无法在有效改善器件耐压性能的同时，减小芯片面积降低器件成本。
发明内容
为此，本发明所要解决的技术问题在于克服现有技术中的结终端结构无法兼顾有效改善器件耐压性能、减小芯片面积和降低器件成本的问题。
为解决上述技术问题，本发明提供了一种结终端结构，包括：
衬底；
外延层，设置在所述衬底一侧，其包括：
P+区域，设置在所述外延层内远离所述衬底一侧；
JTE区域，设置在所述外延层内远离所述衬底一侧元胞区外围，与所述P+区域相接触，其靠近所述元胞区一侧至远离所述元胞区一侧厚度逐渐增大或减小；
第一氧化层，设置在所述外延层远离所述衬底一侧表面；
源极金属，设置在所述外延层远离所述衬底一侧表面，其底部与所述P+区域相接触。
在本发明的一个实施例中，还包括：
多个第一沟槽，设置在所述JTE区域远离所述衬底一侧，沿所述JTE区域靠近所述元胞区一侧至远离所述元胞区一侧间隔设置，相邻第一沟槽之间具有第一柱体；
第二氧化层，设置在所述第一沟槽的底壁和两侧壁上；
第一多晶硅层，设置在所述第二氧化层上并填充所述第一沟槽。
在本发明的一个实施例中，还包括：
第三氧化层，设置在所述第一柱体表面，相邻两个第一柱体上的第三氧化层之间具有第二沟槽；
第二多晶硅层，设置在所述第一多晶硅层表面填充所述第二沟槽，并延伸至所述第三氧化层表面。
在本发明的一个实施例中，所述衬底为N型掺杂碳化硅衬底，所述外延层为N型掺杂碳化硅外延层。
本发明还提供了一种结终端结构制备方法，包括：
提供一衬底，在所述衬底一侧生长外延层；
在所述外延层内远离所述衬底一侧注入P+离子，形成P+区域，在所述外延层内远离所述衬底一侧元胞区外围注入P-离子，形成与所述P+区域相接触的自靠近所述元胞区一侧至远离所述元胞区一侧厚度逐渐增大或减小的JTE区域；
在所述外延层远离所述衬底一侧表面热氧化生长第一氧化层，对所述第一氧化层进行刻蚀并淀积源极金属，所述源极金属的底部与所述P+区域的顶部相接触。
在本发明的一个实施例中，在所述外延层远离所述衬底一侧表面热氧化生长第一氧化层前还包括：
利用湿法刻蚀工艺对所述JTE区域进行刻蚀，沿JTE区域靠近所述元胞区一侧至远离所述元胞区一侧形成多个第一沟槽，相邻第一沟槽之间形成第一柱体；
在所述第一沟槽底壁和两侧壁通过热氧化生长第二氧化层，在所述第二氧化层表面沉积第一多晶硅层，所述第一多晶硅层的上表面与所述第一柱体的上表面齐平。
在本发明的一个实施例中，在所述第二氧化层表面沉积第一多晶硅层后还包括：
在所述第一柱体表面通过热氧化生长第三氧化层，相邻两个第一柱体表面的第三氧化层之间形成第二沟槽；
利用化学气相沉积法在所述第二沟槽内沉积第二多晶硅层，所述第二多晶硅层延伸至所述第三氧化层表面。
在本发明的一个实施例中，在所述外延层远离所述衬底一侧表面热氧化生长第一氧化层，对所述第一氧化层进行刻蚀并淀积源极金属，所述源极金属的底部与所述P+区域的顶部相接触包括：
在所述第三氧化层和所述第二多晶硅层表面通过热氧化生长第一氧化层；
对所述P+区域上方的第一氧化层进行刻蚀并淀积源极金属，所述源极金属的底部与所述P+区域的顶部相接触。
在本发明的一个实施例中，在所述外延层内远离所述衬底一侧注入P+离子，形成P+区域，在所述外延层内远离所述衬底一侧元胞区外围注入P-离子，形成与所述P+区域相接触的自靠近所述元胞区一侧至远离所述元胞区一侧厚度逐渐增大或减小的JTE区域包括：
在所述外延层远离所述衬底一侧表面热氧化生长第四氧化层；
在所述第四氧化层远离所述外延层一侧表面形成第一光刻胶层，利用掩模版对所述第一光刻胶层进行曝光显影；
通过曝光显影区域下方的第四氧化层向所述外延层注入P+离子，在所述外延层内远离所述衬底一侧形成P+区域；
去除所述第一光刻胶层，在所述第四氧化层远离所述外延层一侧表面形成第二光刻胶层，利用掩模版对位于所述元胞区外围的第二光刻胶层进行曝光显影；
通过曝光显影区域下方的第四氧化层向所述外延层注入P-离子，在所述外延层内远离所述衬底一侧的元胞区外围形成与所述P+区域相接触的自靠近所述元胞区一侧至远离所述元胞区一侧厚度逐渐增大或减小的JTE区域；
去除所述第二光刻胶层和所述第四氧化层。
本发明还提供了一种半导体器件，所述半导体器件包括上述的结终端结构。
本发明提供的结终端结构在元胞区外围形成自靠近元胞区一侧至远离元胞区一侧厚度逐渐增大或减小的JTE区域，使得器件内的电场随着JTE区域的长度增加而逐渐减小，并且随着JTE区域的厚度逐渐减小电场逐渐趋于器件表面，最终达到需要击穿的位置，从而使得器件获得理想的击穿电压。本申请提供的结终端结构仅通过在元胞区外围设计厚度逐渐增大或减小的JTE区域，不仅能够提高器件的击穿电压，改善器件的耐压性能，而且随着JTE区域的厚度逐渐减小，使得器件最终能够达到理想的击穿位置，相比现有技术中在元胞区外围形成多个间隔一定距离的P环来改善器件的耐压性能，本申请既能够提高器件的耐压性能，使得器件获得理想的击穿电压，还节省了芯片面积，降低了系统成本。
附图说明
为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明，其中
图1为本申请提供的一种结终端结构；
图2为本申请提供的第二种结终端结构；
图3为本申请提供的第三种结终端结构；
图4为本申请提供的一种外延片结构示意图；
图5为在图4所示的结构上形成JTE区域的结构示意图；其中，图5中的(a)为在图4所示的结构上形成氧化层的结构示意图，图5中的(b)为在图5中的(a)所示的结构上形成P+区域的结构示意图，图5中的(c)为在图5中的(b)所示的结构上形成JTE区域的结构示意图；
图6为在图5所示的结构上形成第一多晶硅层的结构示意图；其中，图6中的(a)为在图5所示的结构上形成第一沟槽的结构示意图，图6中的(b)为在图6中的(a)所示的结构上形成第一多晶硅层的结构示意图；
图7为在图6所示的结构上形成结终端结构的示意图；其中，图7中的(a)为在图6所示的结构上形成第二沟槽的结构示意图，图7中的(b)为在图7中的(a)所示的结构上形成第二多晶硅层的结构示意图，图7中的(c)为在图7中的(b)所示的结构上形成源极金属的结构示意图；
说明书附图标记说明：1、衬底；2、外延层；21、P+区域；22、JTE区域；221、第一沟槽；222、第二氧化层；223、第一多晶硅层；224、第一柱体；3、第一氧化层；4、源极金属；5、第三氧化层；51、第二沟槽；6、第二多晶硅层；7、第四氧化层；8、第一光刻胶层；9、第二光刻胶层。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
请参阅图1，图1为本申请提供的一种结终端结构示意图，该结终端结构具体包括：衬底1、外延层2、第一氧化层3和源极金属4。
作为本申请的具体示例，衬底1为N型掺杂碳化硅衬底。
外延层2设置在所述衬底1一侧，其包括：P+区域21和JTE区域22。
作为本申请的具体示例，外延层2为N型掺杂碳化硅外延层。
P+区域21设置在外延层2内远离衬底1一侧。
JTE区域22设置在外延层2内远离衬底1一侧的元胞区外围，与P+区域21相接触，且JTE区域22自靠近元胞区一侧至远离元胞区一侧的厚度逐渐增大或减小。
可选地，在本申请的一些实施例中，JTE区域的厚度可以自靠近元胞区一侧至远离元胞区一侧逐渐增大，即靠近元胞区一侧的厚度最小，远离元胞区一侧边沿的厚度最大；在本申请的另一些实施例中，JTE区域的厚度可以自靠近元胞区一侧至远离元胞区一侧逐渐减小，即靠近元胞区一侧的厚度最大，远离元胞区一侧边沿的厚度最小。
第一氧化层3设置在外延层2远离衬底1一侧表面；
源极金属4设置在外延层2远离衬底1一侧表面，其底部与P+区域21的顶部相接触。
本申请提供的结终端结构在元胞区外围形成自靠近元胞区一侧至远离元胞区一侧厚度逐渐增大或减小的JTE区域，使得器件内的电场随着JTE区域的长度增加而逐渐减小，并且随着JTE区域的厚度逐渐减小电场逐渐趋于器件表面，最终达到需要击穿的位置，从而使得器件获得理想的击穿电压。本申请提供的结终端结构仅通过在元胞区外围设计厚度逐渐增大或减小的JTE区域，不仅能够提高器件的击穿电压，改善器件的耐压性能，而且随着JTE区域的厚度逐渐减小，使得器件最终能够达到理想的击穿位置，相比现有技术中在元胞区外围形成多个间隔一定距离的P环来改善器件的耐压性能，本申请既能够提高器件的耐压性能，使得器件获得理想的击穿电压，还节省了芯片面积，降低了系统成本。
进一步地，由于JTE区域的长度较长，可能会在部分区域出现较高的电场，从而使得器件提前击穿，基于此，本申请实施例基于上述结终端结构提供了第二种结终端结构，如图2所示，该结终端结构还包括：多个第一沟槽221、第二氧化层222以及第一多晶硅层223。
多个第一沟槽221设置在JTE区域22远离衬底1一侧，沿JTE区域靠近元胞区一侧至远离元胞区一侧间隔设置，相邻第一沟槽221之间具有第一柱体224；
第二氧化层222设置在第一沟槽221的底壁和两侧壁上。
第一多晶硅层223设置在第二氧化层222上并填充第一沟槽221。
本申请实施例提供的结终端结构在JTE区域上开设了多个沟槽，改善JE区域可能出现的高电场从而导致的提前击穿，另外，由于工艺问题，沟槽区域可能会出现较高的电场，因此本申请实施例在沟槽内填充了第一多晶硅层，将JTE区域内沟槽处的高电场转移至沟槽内的第一多晶硅层，避免JTE区域以及沟槽区域的高电场导致的提前击穿，进一步提高器件的耐压性能。
请参阅图3，图3为本申请实施例提供的第三种结终端结构，相较于图2所示的结终端结构，图3所示的结终端结构还包括：第三氧化层5和第二多晶硅层6。
第三氧化层5设置在第一柱体224表面，相邻两个第一柱体224上的第三氧化层5之间具有第二沟槽51；
第二多晶硅层6设置在第一多晶硅层223表面填充第二沟槽51并延伸至第三氧化层5表面。
当第一沟槽内的第一多晶硅层处电场强度过高时，离子聚集在第一多晶硅层表面会导致器件表面击穿，从而使得器件提前击穿，无法达到理想击穿电压，因此，本申请实施例提供的结终端结构在第一柱体表面沉积第三氧化层，利用相邻柱体上的第三氧化层在第一多晶硅层表面形成第二沟槽，在第二沟槽内和第三氧化层表面形成阶梯型的第二多晶硅层，第一多晶硅层和第二多晶硅层连接形成多晶硅场板，改善器件表面的离子聚集，防止器件表面击穿，使得器件达到更高的击穿电压，进一步提高器件的耐压性能。
本申请实施例还提供了一种图3所示的结终端结构的制备方法，该制备方法具体包括：
S10：提供一衬底1，在衬底1一侧生长外延层2，得到如图4所示的外延片。
S11：在外延层2远离衬底1一侧表面热氧化生长第四氧化层7，如图5中的(a)所示。
S12：在第四氧化层7远离外延层2一侧表面形成第一光刻胶层8，利用掩模版对第一光刻胶层8进行曝光显影；通过曝光显影区域下方的第四氧化层7向外延层2注入P+离子，在外延层2内远离衬底1一侧形成P+区域21，如图5中的(b)所示。
S13：去除第一光刻胶层8，在第四氧化层7远离外延层2一侧表面形成第二光刻胶层9，利用掩模版对位于元胞区外围的第二光刻胶层9进行曝光显影；通过曝光显影区域下方的第四氧化层7向外延层2注入P-离子，在外延层2内远离衬底1一侧的元胞区外围形成与P+区域21相接触的厚度逐渐减小的JTE区域22，如图5中的(c)所示。
S14：去除第二光刻胶层9和第四氧化层7。
S15：利用湿法刻蚀工艺对JTE区域22进行刻蚀，形成多个第一沟槽221，相邻第一沟槽221之间形成第一柱体224，如图6中的(a)所示。
S16：在第一沟槽221底壁和两侧壁通过热氧化生长第二氧化层222，在第二氧化层222表面沉积第一多晶硅层223，第一多晶硅层223的上表面与第一柱体224的上表面齐平，如图6中的(b)所示。
S17：在第一柱体224表面通过热氧化生长第三氧化层5，相邻两个第一柱体224表面的第三氧化层5之间形成第二沟槽51，如图7中的(a)所示。
S18：利用化学气相沉积法在第二沟槽51内沉积第二多晶硅层6，第二多晶硅层6延伸至第三氧化层5表面，如图7中的(b)所示。
利用化学气相沉积法在第二沟槽内沉积第二多晶硅层时，第二多晶硅接触到第三氧化层后会向第三氧化层上表面延伸，最终形成如图7中的(b)所示的阶梯型的第二多晶硅层。
S19：在外延层2远离衬底1一侧表面热氧化生长第一氧化层3，对第一氧化层3进行刻蚀并淀积源极金属4，源极金属4的底部与P+区域21的顶部相接触，如图7中的(c)所示。
本申请实施例还提供了一种半导体器件，该半导体器件包括上述的结终端结构。
显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (10)
1.一种结终端结构，其特征在于，包括：
衬底；
外延层，设置在所述衬底一侧，其包括：
P+区域，设置在所述外延层内远离所述衬底一侧；
JTE区域，设置在所述外延层内远离所述衬底一侧元胞区外围，与所述P+区域相接触，其靠近所述元胞区一侧至远离所述元胞区一侧厚度逐渐增大或减小；
第一氧化层，设置在所述外延层远离所述衬底一侧表面；
源极金属，设置在所述外延层远离所述衬底一侧表面，其底部与所述P+区域相接触。
2.根据权利要求1所述的结终端结构，其特征在于，还包括：
多个第一沟槽，设置在所述JTE区域远离所述衬底一侧，沿所述JTE区域靠近所述元胞区一侧至远离所述元胞区一侧间隔设置，相邻第一沟槽之间具有第一柱体；
第二氧化层，设置在所述第一沟槽的底壁和两侧壁上；
第一多晶硅层，设置在所述第二氧化层上并填充所述第一沟槽。
3.根据权利要求2所述的结终端结构，其特征在于，还包括：
第三氧化层，设置在所述第一柱体表面，相邻两个第一柱体上的第三氧化层之间具有第二沟槽；
第二多晶硅层，设置在所述第一多晶硅层表面填充所述第二沟槽，并延伸至所述第三氧化层表面。
4.根据权利要求1所述的结终端结构，其特征在于，所述衬底为N型掺杂碳化硅衬底，所述外延层为N型掺杂碳化硅外延层。
5.一种如权利要求1-4任一项所述的结终端结构的制备方法，其特征在于，包括：
提供一衬底，在所述衬底一侧生长外延层；
在所述外延层内远离所述衬底一侧注入P+离子，形成P+区域，在所述外延层内远离所述衬底一侧元胞区外围注入P-离子，形成与所述P+区域相接触的自靠近所述元胞区一侧至远离所述元胞区一侧厚度逐渐增大或减小的JTE区域；
在所述外延层远离所述衬底一侧表面热氧化生长第一氧化层，对所述第一氧化层进行刻蚀并淀积源极金属，所述源极金属的底部与所述P+区域的顶部相接触。
6.根据权利要求5所述的结终端结构的制备方法，其特征在于，在所述外延层远离所述衬底一侧表面热氧化生长第一氧化层前还包括：
利用湿法刻蚀工艺对所述JTE区域进行刻蚀，沿所述JTE区域靠近所述元胞区一侧至远离所述元胞区一侧形成多个第一沟槽，相邻第一沟槽之间形成第一柱体；
在所述第一沟槽底壁和两侧壁通过热氧化生长第二氧化层，在所述第二氧化层表面沉积第一多晶硅层，所述第一多晶硅层的上表面与所述第一柱体的上表面齐平。
7.根据权利要求6所述的结终端结构的制备方法，其特征在于，在所述第二氧化层表面沉积第一多晶硅层后还包括：
在所述第一柱体表面通过热氧化生长第三氧化层，相邻两个第一柱体表面的第三氧化层之间形成第二沟槽；
利用化学气相沉积法在所述第二沟槽内沉积第二多晶硅层，所述第二多晶硅层延伸至所述第三氧化层表面。
8.根据权利要求7所述的结终端结构的制备方法，其特征在于，在所述外延层远离所述衬底一侧表面热氧化生长第一氧化层，对所述第一氧化层进行刻蚀并淀积源极金属，所述源极金属的底部与所述P+区域的顶部相接触包括：
在所述第三氧化层和所述第二多晶硅层表面通过热氧化生长第一氧化层；
对所述P+区域上方的第一氧化层进行刻蚀并淀积源极金属，所述源极金属的底部与所述P+区域的顶部相接触。
9.根据权利要求5所述的结终端结构的制备方法，其特征在于，在所述外延层内远离所述衬底一侧注入P+离子，形成P+区域，在所述外延层内远离所述衬底一侧元胞区外围注入P-离子，形成与所述P+区域相接触的自靠近所述元胞区一侧至远离所述元胞区一侧厚度逐渐增大或减小的JTE区域包括：
在所述外延层远离所述衬底一侧表面热氧化生长第四氧化层；
在所述第四氧化层远离所述外延层一侧表面形成第一光刻胶层，利用掩模版对所述第一光刻胶层进行曝光显影；
通过曝光显影区域下方的第四氧化层向所述外延层注入P+离子，在所述外延层内远离所述衬底一侧形成P+区域；
去除所述第一光刻胶层，在所述第四氧化层远离所述外延层一侧表面形成第二光刻胶层，利用掩模版对位于所述元胞区外围的第二光刻胶层进行曝光显影；
通过曝光显影区域下方的第四氧化层向所述外延层注入P-离子，在所述外延层内远离所述衬底一侧的元胞区外围形成与所述P+区域相接触的自靠近所述元胞区一侧至远离所述元胞区一侧厚度逐渐增大或减小的JTE区域；
去除所述第二光刻胶层和所述第四氧化层。
10.一种半导体器件，其特征在于，所述半导体器件包括如权利要求1-4任一项所述的结终端结构。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |