KR20230114167A - 트렌치 측면 및 수평 채널을 가지는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
제1 도전형 반도체층의 상면에 대해 수직 방향으로 상기 제1 도전형 반도체층 내에 형성되는 제2 도전형의 바디층; 상기 바디층의 일측부 내에 위치하는 소스영역; 상기 소스영역의 타측부 및 상기 바디층과 접하도록 형성되는 게이트 트렌치; 상기 게이트 트렌치 내부에 형성되는 게이트전극 구조체; 상기 소스영역과 연결되는 소스전극과, 상기 게이트전극 구조체와 연결되는 게이트전극과, 상기 제1 도전형 반도체층의 하부에 형성되는 드레인전극; 및 상기 소스영역과 상기 소스전극 사이에 위치하는 소스컨택층;을 포함하고, 상기 게이트전극 구조체에 게이트 전압이 인가될 때, 상기 바디층과 상기 게이트전극 구조체의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고, 상기 바디층과 상기 게이트전극 구조체의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자 및 그 제조방법을 제공한다.
Description
본 발명은 반도체 소자 특히, 전력 반도체 소자 및 그 제조방법에 관한 것이다.
전력 반도체 소자(Power semiconductor devices)는 전기차, 전자제품 등에서 전류 방향과 전력 변환을 제어하는 데 사용된다. 전력 반도체 소자 중에서 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)은 고속으로 전류를 ON/OFF할 수 있어 정보통신기기, 가전 등의 스위칭 전원에 주로 사용되며, 대표적으로 소스-게이트-드레인이 수직으로 배치된 수직 채널 구조를 갖는 VDMOS (Vertical Double-diffused Metal Oxide Semiconductor)와 소스-게이트-드레인이 수평으로 배치된 수평 채널 구조를 갖는 LDMOS (Lateral Double-diffused Metal Oxide Semiconductor)가 있다.
전력반도체 MOSFET의 주요 특성으로 항복 전압(Breakdown voltage)과 온 저항(On resistance, Ron)이 있는데, 이것은 주로 반도체층(n-형 에피층)의 농도와 두께에 의하여 결정된다. 드레인-소스 사이의 내압인 항복 전압을 높이기 위하여 일반적으로 반도체층의 농도를 낮게 하고 두께를 두껍게 하지만 이로 인해 온 저항(Ron)도 증가한다. 그리고 소자의 저항에 영향을 주는 전체 채널 넓이(Channel width)는 소자의 크기에 의해 조절된다.
온 저항(Ron)이 증가하면 전력 손실이 증가하고 전력 변환 효율이 감소한다. 따라서 항복 전압을 유지하면서 온 저항(Ron)을 감소시켜 전력 변환 효율을 향상할 수 있는 전력 반도체 소자에 대한 개발이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 채널 저항을 줄이고 도전 손실을 감소시킴으로써 전력 변환 효율을 개선시킬 수 있는 트렌치 측면 및 수평 채널을 가지는 반도체 소자 및 그 제조방법을 제공하는 것에 목적이 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는, 안전 구동 영역에서 성능을 더욱 높일 수 있는 트렌치 측면 및 수평 채널을 가지는 반도체 소자 및 그 제조방법을 제공하는 것에 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기의 문제를 해결하기 위하여 본 발명은 제1 도전형 반도체층의 상면에 대해 수직 방향으로 상기 제1 도전형 반도체층 내에 형성되는 제2 도전형의 바디층; 상기 바디층의 일측부 내에 위치하는 소스영역; 상기 소스영역의 타측부 및 상기 바디층과 접하도록 형성되는 게이트 트렌치; 상기 게이트 트렌치 내부에 형성되는 게이트전극 구조체; 상기 소스영역과 연결되는 소스전극과, 상기 게이트전극 구조체와 연결되는 게이트전극과, 상기 제1 도전형 반도체층의 하부에 형성되는 드레인전극; 및 상기 소스영역과 상기 소스전극 사이에 위치하는 소스컨택층;을 포함하고, 상기 게이트전극 구조체에 게이트 전압이 인가될 때, 상기 바디층과 상기 게이트전극 구조체의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고, 상기 바디층과 상기 게이트전극 구조체의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자를 제공할 수 있다.
상기 제1 도전형 반도체층은, 제1 도전형의 반도체 기판과, 그 상부에 형성된 제1 도전형의 에피층을 포함하고, 상기 바디층은, 상기 에피층 내에 형성되는 것일 수 있다.
상기 게이트전극 구조체는, 일측부는 상기 소스영역과 접하고, 타측부는 상기 에피층에 접하고, 하부는 소스영역의 일부와 상기 에피층의 일부와 상기 바디층에 접하는 것일 수 있다.
상기 반도체 소자는, 상기 소스컨택층과 접하여 위치하되, 상기 소스영역의 일부 및 상기 바디층의 내부에 형성되는 바디컨택층을 포함하는 것일 수 있다.
상기 반도체 소자는, 층간 절연막을 포함하고, 상기 소스전극은, 상기 층간 절연막을 관통하여 상기 소스컨택층 및 바디컨택층에 연결되는 것일 수 있다.
또한, 상기의 문제를 해결하기 위하여 본 발명은 반도체 기판의 상면에 대해 수직 방향으로 형성된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 내에 형성되는 제2 도전형의 바디층; 상기 바디층의 일측부 내에 위치하는 소스영역과, 상기 바디층과 소정의 간격으로 이격되어 위치하는 드레인영역; 상기 소스영역의 타측부 및 상기 바디층과 접하도록 형성되는 게이트 트렌치; 상기 게이트 트렌치 내부에 형성되는 게이트전극 구조체; 상기 소스영역과 연결되는 소스전극과 상기 드레인영역과 연결되는 드레인전극; 및 상기 소스영역과 소스전극 사이에 구비되는 소스컨택층과, 상기 드레인영역과 드레인전극 사이에 구비되는 드레인컨택층;을 포함하고, 상기 게이트전극 구조체에 게이트 전압이 인가될 때, 상기 바디층과 상기 게이트전극 구조체의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고, 상기 바디층과 상기 게이트전극 구조체의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자를 제공할 수 있다.
상기 제1 도전형 반도체층은, 그 상부에 형성된 제1 도전형의 에피층을 더 포함하고, 상기 바디층은, 상기 에피층 내에 형성되는 것일 수 있다.
상기 게이트전극 구조체는, 일측부는 상기 소스영역과 접하고, 타측부는 상기 에피층에 접하고, 하부는 소스영역의 일부와 상기 에피층의 일부와 상기 바디층에 접하는 것일 수 있다.
상기 반도체 소자는, 상기 소스컨택층과 접하여 위치하되, 상기 소스영역의 일부 및 상기 바디층 내부에 형성되는 바디컨택층을 포함하는 것일 수 있다.
상기 반도체 소자는, 층간 절연막을 포함하고, 상기 소스전극은, 상기 층간 절연막을 관통하여 상기 소스컨택층 및 바디컨택층에 연결되는 것일 수 있다.
또한, 상기의 문제를 해결하기 위하여 본 발명은 제1 도전형 반도체층을 형성하는 단계; 제1 도전형 반도체층의 상면에 대해 수직 방향으로 상기 제1 도전형 반도체층 내에 제2 도전형의 바디층을 형성하는 단계; 상기 바디층의 일측부 내부에 소스영역을 형성하는 단계; 상기 소스영역의 타측부 및 상기 바디층을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내부에 게이트전극 구조체를 형성하는 단계; 상기 소스영역 상부 내부에 소스컨택층을 형성하는 단계; 및 상기 소스컨택층과 연결되는 소스전극을 형성하고, 제1 도전형 반도체층 하부에 드레인전극을 형성하는 단계;를 포함하고, 상기 게이트전극 구조체에 게이트 전압이 인가될 때, 상기 바디층과 상기 게이트전극 구조체의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고 상기 바디층과 상기 게이트전극 구조체의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법을 제공할 수 있다.
상기 제1 도전형 반도체층은, 제1 도전형의 반도체 기판 상부에 제1 도전형의 에피층을 형성하여 마련하고, 상기 바디층은 상기 에피층 내에 형성할 수 있다.
상기 게이트전극 구조체는, 일측부는 상기 소스영역과 접하고, 타측부는 상기 에피층에 접하고, 하부는 소스영역의 일부와 상기 에피층의 일부와 상기 바디층에 접하도록 형성할 수 있다.
상기 반도체 소자의 제조방법은, 상기 소스컨택층의 형성 후, 상기 소스컨택층과 접하도록 상기 소스영역의 일부 및 상기 바디층 내부에 바디컨택층을 형성하는 단계를 포함할 수 있다.
상기 소스전극을 형성하는 것은, 상기 바디컨택층의 형성 후, 그 상부에 층간 절연막을 형성하는 것을 더 포함하고, 상기 바디컨택층의 일부와 상기 소스컨택층이 노출되도록 상기 층간 절연막을 패터닝하고, 노출된 상기 소스컨택층과 바디컨택층에 연결되도록 상기 소스전극을 형성할 수 있다.
또한, 상기의 문제를 해결하기 위하여 본 발명은 반도체 기판상에 수직 방향으로 제1 도전형 반도체층을 형성하는 단계; 상기 제1 도전형 반도체층 내에 제2 도전형의 바디층을 형성하는 단계; 상기 바디층의 일측부 내부에 소스영역을 형성하고, 상기 바디층과 소정의 간격으로 이격되는 드레인영역을 동시에 형성하는 단계; 상기 소스영역의 타측부 및 상기 바디층을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내부에 게이트전극 구조체를 형성하는 단계; 상기 소스영역 상부 내부에 소스컨택층을 형성하고, 상기 드레인영역 상부 내부에 드레인컨택층을 동시에 형성하는 단계; 및 상기 소스컨택층과 연결되는 소스전극과 상기 드레인컨택층과 연결되는 드레인전극을 형성하는 단계;를 포함하고, 상기 게이트전극 구조체에 게이트 전압이 인가될 때, 상기 바디층과 상기 게이트전극 구조체의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고 상기 바디층과 상기 게이트전극 구조체의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법을 제공할 수 있다.
상기 제1 도전형 반도체층은 그 상부에 제1 도전형의 에피층을 더 형성하여 마련하고, 상기 바디층은 상기 에피층 내에 형성할 수 있다.
상기 게이트전극 구조체는, 일측부는 상기 소스영역과 접하고, 타측부는 상기 에피층에 접하고, 하부는 소스영역의 일부와 상기 에피층의 일부와 상기 바디층에 접하도록 형성할 수 있다.
상기 반도체 소자의 제조방법은, 상기 소스컨택층의 형성 후, 상기 소스컨택층과 접하도록 상기 소스영역의 일부 및 상기 바디층 내부에 바디컨택층을 형성하는 단계를 포함할 수 있다.
상기 소스전극을 형성하는 것은, 상기 바디컨택층의 형성 후, 그 상부에 층간 절연막을 형성하는 것을 더 포함하고, 상기 바디컨택층의 일부와 상기 소스컨택층 및 상기 드레인컨택층이 노출되도록 상기 층간 절연막을 패터닝하고, 노출된 상기 소스컨택층과 바디컨택층에 연결되도록 상기 소스전극을 형성할 수 있다.
본 발명의 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자 및 그 제조방법은 바디층과 게이트전극 구조체가 접하는 모든 영역에서 채널을 형성시킬 수 있으므로, 채널 영역(채널 width)이 증가하여 그로 인해 채널 저항을 줄이고 도전 손실을 감소시킴으로써 전력 변환 효율을 개선시킬 수 있는 장점이 있으며, 또한, 안전 구동 영역에서 성능을 더욱 높일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 상면도,
도 2는 도 1의 A-A'에 따른 단면도,
도 3은 도 1의 B-B'에 따른 단면도,
도 4는 본 발명의 일 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 공정흐름도,
도 5 내지 도 9는 도 1의 A-A'에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 단면도,
도 10은 본 발명의 다른 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 상면도,
도 11은 도 10의 C-C'에 따른 단면도,
도 12는 도 10의 D-D'에 따른 단면도,
도 13은 본 발명의 다른 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 공정흐름도,
도 14 내지 도 18은 도 10의 C-C'에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 단면도이다.
도 2는 도 1의 A-A'에 따른 단면도,
도 3은 도 1의 B-B'에 따른 단면도,
도 4는 본 발명의 일 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 공정흐름도,
도 5 내지 도 9는 도 1의 A-A'에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 단면도,
도 10은 본 발명의 다른 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 상면도,
도 11은 도 10의 C-C'에 따른 단면도,
도 12는 도 10의 D-D'에 따른 단면도,
도 13은 본 발명의 다른 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 공정흐름도,
도 14 내지 도 18은 도 10의 C-C'에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 상면도이고, 도 2는 도 1의 A-A'에 따른 단면도이고, 도 3은 도 1의 B-B'에 따른 단면도이고, 도 4는 본 발명의 일 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 공정흐름도이고, 도 5 내지 도 9는 도 1의 A-A'에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 단면도이고, 도 10은 본 발명의 다른 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 상면도이고, 도 11은 도 10의 C-C'에 따른 단면도이고, 도 12는 도 10의 D-D'에 따른 단면도이고, 도 13은 본 발명의 다른 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 공정흐름도이고, 도 14 내지 도 18은 도 10의 C-C'에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 공정과정을 나타낸 단면도이다.
도 1 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 트렌치 측면 및 수평 채널을 가지는 반도체 소자(100)는 제1 도전형 반도체층(110)의 상면에 대해 수직 방향으로 상기 제1 도전형 반도체층(110) 내에 형성되는 제2 도전형의 바디층(120); 상기 바디층(120)의 일측부 내에 위치하는 소스영역(130); 상기 소스영역(130)의 타측부 및 상기 바디층(120)과 접하도록 형성되는 게이트 트렌치; 상기 게이트 트렌치 내부에 형성되는 게이트전극 구조체(140); 상기 소스영역(130)과 연결되는 소스전극(180s)과, 상기 게이트전극 구조체(140)와 연결되는 게이트전극(180g)과, 상기 제1 도전형 반도체층(110)의 하부에 형성되는 드레인전극(180d); 및 상기 소스영역(130)과 상기 소스전극(180s) 사이에 위치하는 소스컨택층(150);을 포함하고, 상기 게이트전극 구조체(140)에 게이트 전압이 인가될 때, 상기 바디층(120)과 상기 게이트전극 구조체(140)의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고, 상기 바디층(120)과 상기 게이트전극 구조체(140)의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것일 수 있다. 따라서, 바디층(120)과 게이트전극 구조체(140)가 접하는 모든 영역에서 채널을 형성시킬 수 있으므로, 채널 영역(채널 width)이 증가하여 그로 인해 채널 저항을 줄이고 도전 손실을 감소시킴으로써 전력 변환 효율을 개선시킬 수 있는 장점이 있으며, 또한, 안전 구동 영역에서 성능을 더욱 높일 수 있는 효과가 있다.
상세히 설명하면, 제1 도전형 반도체층(110)의 상면에 대해 수직 방향으로 상기 제1 도전형 반도체층(110) 내에 형성되는 제2 도전형의 바디층(120)에 있어서, 상기 제1 도전형 반도체층(110)은, 제1 도전형의 반도체 기판(111)과, 그 상부에 형성된 제1 도전형의 에피층(113)을 포함하고, 상기 바디층(120)은, 상기 에피층(113) 내에 형성되는 것일 수 있다. 예로써, 상기 반도체 기판(111)은 실리콘 소재 또는 탄화규소와 같은 화합물 반도체소재로 마련될 수 있다.
제1 도전형의 반도체 기판(111) 상부에 형성되는 제1 도전형 에피층(113)은 상기 반도체 기판(111)과 비교하여 저농도로 도핑된 것일 수 있다. 이로 인해, 온(on) 상태에서 소스와 드레인 사이의 전체 저항인 Rdson을 낮추어줄 수 있다. 상기 제1 도전형이 n형이면 제2 도전형은 p형일 수 있고, 제1 도전형이 p형이면 제2 도전형은 n형일 수 있다. 예로써, 제1 도전형이 n형인 경우, 반도체 기판(111)은 n형 불순물이 1019/cm3 이상 고농도로 도핑된 것일 수 있으며, 상기 반도체 기판(111) 상에 n형 불순물이 약 1015/cm3에서 약 1018/cm3 사이의 저농도로 도핑된 에피층(113)이 구비될 수 있다. 상기 n형의 불순물은 P, As 등을 포함할 수 있으며, p형의 불순물은 Al, B, Ga 등을 포함할 수 있다.
상기 바디층(120)은 에피층(113)의 상부에 마스크를 이용하여 제2 도전형 불순물을 이온주입(implantation)하여 구비될 수 있다. 예로써, 제1 도전형이 n형인 경우, 제2 도전형 불순물은 p형 불순물로써 상기에서 설명한 바와 같이 Al, B, Ga 등에서 선택될 수 있다.
상기 바디층(120)의 일측부 내에 위치하는 소스영역(130)은 마스크를 이용하여 제1 도전형 불순물을 이온주입함으로써 구비될 수 있다. 예로써, 제1 도전형이 n형인 경우, 상기에서 설명한 바와 같이 n형의 불순물은 P, As 등을 포함할 수 있다.
상기 소스영역(130)의 타측부 및 상기 바디층(120)과 접하도록 형성되는 게이트 트렌치 내부에는 게이트전극 구조체(140)가 위치한다. 즉, 상기 게이트전극 구조체(140)는, 일측부는 상기 소스영역(130)과 접하고, 타측부는 상기 에피층(113)에 접하고, 하부는 소스영역(130)의 일부와 상기 에피층(113)의 일부와 상기 바디층(120)에 접하는 것일 수 있다.
상기 게이트전극 구조체(140)는, 게이트전극(142)과 상기 게이트전극(142)의 계면에 형성되는 게이트 절연막(144)을 포함할 수 있다. 예로써, 소스영역(130)의 타측부와 상기 바디층(120), 상기 에피층(113)의 일부를 식각하여 게이트 트렌치를 형성하고, 게이트 트렌치의 노출된 계면에 산화물층을 형성하여 게이트 절연막(144)이 구비될 수 있다. 그리고, 게이트 트렌치 내부 영역에 폴리실리콘을 증착시키고, 에치백(etch-back) 또는 CMP 공정을 수행하면 게이트전극(142)과 게이트 절연막(144)을 구비하는 게이트전극 구조체(140)를 구비할 수 있다.
상기 소스영역(130)과 소스전극(180s) 사이에 위치하는 소스컨택층(150)은 제1 도전형 불순물을 소스영역(130)보다 고농도로 이온주입함으로써 구비될 수 있다. 따라서 소스전극(180s)과 소스영역(130) 사이에 오믹컨택(Ohmic Contact)이 이루어짐으로써 저항을 최소화할 수 있다.
상기 반도체 소자(100)는 상기 소스컨택층(150)과 접하여 위치하되, 상기 소스영역(130)의 일부 및 상기 바디층(120)의 내부에 형성되는 바디컨택층(160)을 포함할 수 있다. 상기 바디컨택층(160)은 마스크를 이용하여 제2 도전형 불순물을 이온주입(implantation)하여 구비될 수 있으며, 불순물 농도는 상기 바디층(120)보다 높도록 형성될 수 있다.
상기 소스영역(130)과 연결되는 소스전극(180s)과, 상기 게이트전극 구조체(140)와 연결되는 게이트전극(180g)과, 상기 제1 도전형 반도체층(110)의 하부에 형성되는 드레인전극(180d)에 있어서, 소스전극(180s)과 드레인전극(180d)은 수직구조로 구비되는 것일 수 있다. 또한, 상기 소스전극(180s)은, 층간 절연막(170)을 관통하여 상기 소스컨택층(150) 및 바디컨택층(160)에 연결되는 것일 수 있다.
상기 게이트 구조체(140)에 게이트 전압이 인가될 때, 상기 바디층(120)과 상기 게이트전극 구조체(140)의 하부 계면에 형성되어 상기 수직 방향(Z)과 수직한 제1 수평 방향(X)으로 연장되는 제1 채널이 형성되고 상기 바디층(120)과 상기 게이트전극 구조체(140)의 양측 계면에 형성되어 상기 수직 방향(Z)으로 연장되는 제2 채널이 형성되는 것일 수 있다. 이 경우 인가되는 소스/드레인 전압 및 게이트 전압에 따라 도 1에 나타낸 채널(CH)의 폭과 깊이는 달라질 수 있으며, 도면은 예시일 뿐, 이에 한정되는 것은 아니다. 따라서, 상기 1 도전형 반도체층(110)과 평행하면서 상기 소스영역(130)으로부터 상기 게이트전극 구조체(140)로의 방향을 X방향, 상기 제1 도전형 반도체층, 즉 에피층(113)과 평행하면서 상기 X방향과 수직인 방향을 Y방향, 상기 제1 도전형 반도체층(110)과 수직이면서 상기 제1 도전형 반도체층(110)으로부터 상기 게이트전극 구조체(140)로의 방향을 Z방향으로 하는 서로 직교하는 XYZ 좌표계에서, 상기 게이트전극 구조체(140)에 게이트 전압이 인가될 때, 상기 바디층(120)과 게이트전극 구조체(140)의 양측 XZ계면 및 하부 XY계면에 채널(CH)이 형성된다. 즉, 상기 게이트전극 구조체(140) 하부는 물론 양측 계면까지 채널(CH) 형성이 가능함으로써 바디층(120)과 게이트전극 구조체(140)가 접하는 모든 영역에서 채널을 형성시킬 수 있으므로, 채널 영역(채널 width)이 증가하여 그로 인해 채널 저항을 줄이고 도전 손실을 감소시킴으로써 전력 변환 효율을 개선시킬 수 있는 장점이 있으며, 또한, 안전 구동 영역에서 성능을 더욱 높일 수 있는 효과가 있다.
도 10 내지 도 18을 참조하면, 본 발명의 다른 실시예에 따른 트렌치 측면 채널을 가지는 반도체 소자(200)는 반도체 기판(201)의 상면에 대해 수직 방향으로 형성된 제1 도전형 반도체층(210); 상기 제1 도전형 반도체층 내에 형성되는 제2 도전형의 바디층(220); 상기 바디층(220)의 일측부 내에 위치하는 소스영역(230s)과, 상기 바디층(220)과 소정의 간격으로 이격되어 위치하는 드레인영역(230d); 상기 소스영역(230s)의 타측부 및 상기 바디층(220)과 접하도록 형성되는 게이트 트렌치; 상기 게이트 트렌치 내부에 형성되는 게이트전극 구조체(240); 상기 소스영역(230s)과 연결되는 소스전극(280s)과 상기 드레인영역(230d)과 연결되는 드레인전극(280d); 및 상기 소스영역(230s)과 소스전극(280s) 사이에 구비되는 소스컨택층(250s)과, 상기 드레인영역(230d)과 드레인전극(280d) 사이에 구비되는 드레인컨택층(250d);을 포함하고, 상기 게이트전극 구조체(240)에 게이트 전압이 인가될 때, 상기 바디층(220)과 상기 게이트전극 구조체(240)의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고, 상기 바디층(220)과 상기 게이트전극 구조체(240)의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것일 수 있다.
본 발명의 다른 실시예에 따른 트렌치 측면 채널을 가지는 반도체 소자(200)에 있어서, 반도체 기판(201)은 제1 도전형 또는 제2 도전형의 기판으로 구비될 수 있으며, 반도체 기판(201)과 제1 도전형 반도체층(210) 사이에는 제1 도전형 반도체층(210)보다 고농도로 도핑된 제1 도전형 BL(Buried Layer)이 개재될 수 있다.
제1 도전형 반도체층(210)은 그 상부에 형성된 제1 도전형의 에피층을 더 포함할 수 있으며, 상기 바디층(220)은, 상기 에피층 내에 형성되는 것일 수 있다.
상기 에피층, 바디층(220), 게이트전극 구조체(240)는 본 발명의 일실시예에서 설명한 바와 같다. 즉, 상기 게이트전극 구조체(240)는, 일측부는 상기 소스영역(230s)과 접하고, 타측부는 에피층에 접하고, 하부는 소스영역(230s)의 일부와 에피층의 일부와 바디층(220)에 접하는 것일 수 있다.
상기 바디층(220)과 소정의 간격으로 이격되어 위치하는 드레인영역(230d)은 도면에서 도시된 바와 같이, 소스영역(230s)와 대응하는 깊이로 형성될 수 있으며, 나아가서 상기 NBL(205)과 접하도록 형성(미도시)될 수 있다.
상기 소스영역(230s)과 소스전극(280s) 사이에 구비되는 소스컨택층(250s)과, 상기 드레인영역(230d)과 드레인전극(280d) 사이에 구비되는 드레인컨택층(250d)은 이온주입을 통하여 동시에 형성될 수 있다.
나아가서, 본 발명의 일실시예와 마찬가지로, 상기 반도체 소자(200)는, 상기 소스컨택층(250s)과 접하여 위치하되, 상기 소스영역(230s)의 일부 및 상기 바디층(220) 내부에 형성되는 바디컨택층(260)을 포함하는 것일 수 있다. 상기 바디컨택층(260)은 마스크를 이용하여 제2 도전형 불순물을 이온주입(implantation)하여 구비될 수 있으며, 불순물 농도는 상기 바디층(220)보다 높도록 형성될 수 있다.
상기 소스영역(230s)과 연결되는 소스전극(280s)과 상기 드레인영역(230d)과 연결되는 드레인전극(280d)은 층간 절연막(270)을 관통하여 상기 소스영역(230s) 및 드레인영역(230d)과 각각 연결되는 것일 수 있다. 즉, 소스전극(280s)과 드레인전극(280d)은 반도체 소자(200)의 상부에 수평적으로 위치할 수 있다. 이 경우, 상기 반도체 소자(200)에 있어서, 상기 소스전극(280s)은, 상기 층간 절연막(270)을 관통하여 상기 소스컨택층(250s) 및 바디컨택층(260)에 연결되는 것일 수 있다. 즉, 소스전극(280s)은 바디전극의 역할도 수행할 수 있다.
본 발명의 다른 실시예에서도 일 실시예와 마찬가지로, 상기 게이트전극 구조체(240)에 게이트 전압이 인가될 때, 상기 바디층(220)과 상기 게이트전극 구조체(240)의 하부 계면에 형성되어 상기 수직 방향(Z)과 수직한 제1 수평 방향(X)으로 연장되는 제1 채널이 형성되고 상기 바디층(220)과 상기 게이트전극 구조체(240)의 양측 계면에 형성되어 상기 수직 방향(Z)으로 연장되는 제2 채널이 형성되는 것일 수 있다. 이 경우 인가되는 소스/드레인 전압 및 게이트 전압에 따라 도 10에 나타낸 채널(CH)의 폭과 깊이는 달라질 수 있으며, 도면은 예시일 뿐, 이에 한정되는 것은 아니다. 따라서, 상기 제1 도전형 반도체층(210)의 에피층과 평행하면서 상기 소스영역(230s)으로부터 상기 드레인영역(230d)으로의 방향을 X방향, 상기 제1 도전형 반도체층(에피층)과 평행하면서 상기 X방향과 수직인 방향을 Y방향, 상기 제1 도전형 반도체층(210)과 수직이면서 상기 제1 도전형 반도체층(210)으로부터 상기 게이트전극 구조체(240)로의 방향을 Z방향으로 하는 서로 직교하는 XYZ 좌표계에서, 상기 게이트전극 구조체(240)에 게이트 전압이 인가될 때, 상기 바디층(220)과 게이트전극 구조체(240)의 양측 XZ계면 및 하부 XY계면에 상기 드레인영역(230d)을 향하는 채널(CH)이 형성된다. 즉, 상기 게이트전극 구조체(240) 하부는 물론 양측 계면까지 채널(CH) 형성이 가능함으로써 바디층(220)과 게이트전극 구조체(240)가 접하는 모든 영역에서 채널을 형성시킬 수 있으므로, 채널 영역(채널 width)이 증가하여 그로 인해 채널 저항을 줄이고 도전 손실을 감소시킴으로써 전력 변환 효율을 개선시킬 수 있는 장점이 있으며, 또한, 안전 구동 영역에서 성능을 더욱 높일 수 있는 효과가 있다.
본 발명의 일 실시예에 따른 트렌치 측면 채널을 가지는 반도체 소자(100)의 제조방법은 제1 도전형 반도체층(110)을 형성하는 단계(S110); 제1 도전형 반도체층(110)의 상면에 대해 수직 방향으로 상기 제1 도전형 반도체층(110) 내에 제2 도전형의 바디층(120)을 형성하는 단계(S120); 상기 바디층(120)의 일측부 내부에 소스영역(130)을 형성하는 단계(S130); 상기 소스영역(130)의 타측부 및 상기 바디층(120)을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내부에 게이트전극 구조체(140)를 형성하는 단계(S140); 상기 소스영역(130) 상부 내부에 소스컨택층(150)을 형성하는 단계(S150); 및 상기 소스컨택층(150)과 연결되는 소스전극(180s)을 형성하고, 제1 도전형 반도체층(110) 하부에 드레인전극(S180)을 형성하는 단계;를 포함하고, 상기 게이트전극 구조체(140)에 게이트 전압이 인가될 때, 상기 바디층(120)과 상기 게이트전극 구조체(140)의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고 상기 바디층(120)과 상기 게이트전극 구조체(140)의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것일 수 있다.
도 1 내지 도 9를 참조하면, 먼저 제1 도전형 반도체층(110)을 형성할 수 있다(S110). 상기 제1 도전형 반도체층(110)은, 제1 도전형의 반도체 기판(111)을 준비하고, 그 상부에 제1 도전형의 에피층(113)을 형성함으로써 마련될 수 있다. 예로써, 상기 반도체 기판(111)은 실리콘 소재 또는 탄화규소와 같은 화합물 반도체소재로 마련될 수 있다. 제1 도전형의 반도체 기판(111) 상부에 형성되는 제1 도전형 에피층(113)은 상기 반도체 기판(111)과 비교하여 저농도로 도핑된 것일 수 있다. 이로 인해, 온(on) 상태에서 소스와 드레인 사이의 전체 저항인 Rdson을 낮추어줄 수 있다. 상기 제1 도전형이 n형이면 제2 도전형은 p형일 수 있고, 제1 도전형이 p형이면 제2 도전형은 n형일 수 있다. 예로써, 제1 도전형이 n형인 경우, 반도체 기판(111)은 n형 불순물이 1019/cm3 이상 고농도로 도핑된 것일 수 있으며, 상기 반도체 기판(111) 상에 n형 불순물이 약 1015/cm3에서 약 1018/cm3 사이의 저농도로 도핑된 에피층(113)이 구비될 수 있다. 상기 n형의 불순물은 P, As 등을 포함할 수 있으며, p형의 불순물은 Al, B, Ga 등을 포함할 수 있다.
다음으로, 제1 도전형 반도체층(110)의 상면에 대해 수직 방향(Z)으로 상기 제1 도전형 반도체층(110) 내에 제2 도전형의 바디층(120)을 형성할 수 있다(S120). 즉, 상기 제1 바디층(120)은 상기 에피층(113) 내에 형성하는 것일 수 있으며, 상기 에피층(113) 상에 마스크를 이용하여 제2 도전형 불순물을 주입함으로써 제2 도전형의 바디층(120)을 형성할 수 있다.
다음으로, 상기 바디층(120)의 일측부 내부에 소스영역(130)을 형성할 수 있다(S130). 상기 소스영역(130)은 마스크를 이용하여 제1 도전형 불순물을 이온주입함으로써 형성할 수 있다. 예로써, 제1 도전형이 n형인 경우, 상기에서 설명한 바와 같이 n형의 불순물은 P, As 등을 포함할 수 있다.
다음으로, 상기 소스영역(130)의 타측부 및 상기 바디층(120)을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내부에 게이트전극 구조체(140)를 형성할 수 있다(S140). 예를 들어, 상기 게이트 트렌치는 패터닝된 포토 레지스트를 마스크로 이용하여 식각하거나, 실리콘 질화물과 같은 물질막을 패터닝하여 하드마스크로 이용한 식각을 수행함으로써 형성할 수 있다. 게이트 트렌치를 형성한 후 기판 상부면에 산화물층을 형성하고, 게이트 트렌치 내부 영역이 충진되도록 산화물층 상에 폴리실리콘을 증착시킬 수 있다. 그리고, 에치백(etch-back) 또는 CMP 공정을 수행하여 게이트 트렌치 내부에만 폴리실리콘이 위치하도록 하여 분리된 게이트 전극(142)과, 게이트 절연막(144)을 포함하는 게이트전극 구조체(140)를 형성할 수 있다.
다음으로, 상기 소스영역(130) 상부 내부에 소스컨택층(150)을 형성할 수 있다(S150). 소스컨택층(150)은 제1 도전형 불순물을 마스크를 이용하여 이온주입함으로써 형성할 수 있으며, 소스영역(130)보다 고농도의 이온을 주입하여 형성할 수 있다. 따라서 소스영역(130)과 소스전극(180s) 사이의 오믹컨택을 형성할 수 있다. 상기와 같은 과정으로 상기 게이트전극 구조체(140)는, 일측부는 상기 소스영역(130)과 접하고, 타측부는 상기 에피층(113)에 접하고, 하부는 소스영역(130)의 일부와 상기 에피층(113)의 일부와 상기 바디층(120)에 접하도록 형성할 수 있다.
나아가서, 상기 소스컨택층(150)의 형성 후, 바디컨택층(160)을 형성할 수 있다(S160). 예로써, 상기 바디컨택층(160)은 상기 소스컨택층(150)과 접하도록 상기 소스영역(130)의 일부 및 상기 바디층(120) 내부에 형성할 수 있으며, 마스크를 이용하여 제2 도전형 불순물을 이온주입(implantation)하여 형성할 수 있다. 바디컨택층(160)의 불순물 농도는 바디층(120)보다 높도록 이온주입할 수 있다.
다음으로, 상기 소스컨택층(150)과 연결되는 소스전극(180s)을 형성하고, 제1 도전형 반도체층(110) 하부에 드레인전극(180d)을 형성할 수 있다(S180). 즉, 소스전극(180s)과 드레인전극(180d)은 반도체 소자(100)의 상하부에 수직적으로 형성할 수 있다.
상기 소스전극(180s) 및 드레인전극(180d)을 형성하기 전에, 소스컨택층(150)과 바디컨택층(160)의 형성 후, 층간절연막(170)을 형성하는 단계를 더 포함할 수 있다(S170). 즉, 상기 소스전극(180s)을 형성하는 것은, 상기 바디컨택층(160)의 형성 후, 그 상부에 층간 절연막(170)을 형성하는 것을 더 포함(S170)하고, 상기 바디컨택층(160)의 일부와 상기 소스컨택층(150)이 노출되도록 상기 층간 절연막(170)을 패터닝하고, 노출된 상기 소스컨택층(150)과 바디컨택층(160)에 연결되도록 상기 소스전극(180s)을 형성할 수 있다. 따라서, 상기 소스전극(180s)은 바디컨택층(160)과도 연결되어 바디전극의 역할을 동시에 수행할 수 있다.
이 경우, 상기 게이트 구조체(140)에 게이트 전압이 인가될 때, 상기 바디층(120)과 상기 게이트전극 구조체(140)의 하부 계면에 형성되어 상기 수직 방향(Z)과 수직한 제1 수평 방향(X)으로 연장되는 제1 채널이 형성되고 상기 바디층(120)과 상기 게이트전극 구조체(140)의 양측 계면에 형성되어 상기 수직 방향(Z)으로 연장되는 제2 채널이 형성되는 것일 수 있다. 따라서, 상기 게이트전극 구조체(140) 하부는 물론 양측 계면까지 채널(CH) 형성이 가능함으로써 바디층(120)과 게이트전극 구조체(140)가 접하는 모든 영역에서 채널을 형성시킬 수 있으므로, 채널 영역(채널 width)이 증가하여 그로 인해 채널 저항을 줄이고 도전 손실을 감소시킴으로써 전력 변환 효율을 개선시킬 수 있는 장점이 있으며, 또한, 안전 구동 영역에서 성능을 더욱 높일 수 있는 효과가 있다.
본 발명의 다른 실시예에 따른 트렌치 측면 채널을 가지는 반도체 소자(200)의 제조방법은 반도체 기판(201)상에 수직 방향으로 제1 도전형 반도체층(210)을 형성하는 단계(S210, S220); 상기 제1 도전형 반도체층(210) 내에 제2 도전형의 바디층(220)을 형성하는 단계(S230); 상기 바디층(220)의 일측부 내부에 소스영역(230s)을 형성하고, 상기 바디층(220)과 소정의 간격으로 이격되는 드레인영역(230d)을 동시에 형성하는 단계(S240); 상기 소스영역(230s)의 타측부 및 상기 바디층(220)을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내부에 게이트전극 구조체(240)를 형성하는 단계(S250); 상기 소스영역(230s) 상부 내부에 소스컨택층(250s)을 형성하고, 상기 드레인영역(230d) 상부 내부에 드레인컨택층(250d)을 동시에 형성하는 단계(S260); 및 상기 소스컨택층(250s)과 연결되는 소스전극(280s)과 상기 드레인컨택층(250d)과 연결되는 드레인전극(280d)을 형성하는 단계(S290);를 포함하고, 상기 게이트전극 구조체(240)에 게이트 전압이 인가될 때, 상기 바디층(220)과 상기 게이트전극 구조체(240)의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고 상기 바디층(220)과 상기 게이트전극 구조체(240)의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것일 수 있다.
도 10 내지 도 18을 참조하면, 반도체 기판(201)상에 수직 방향으로 제1 도전형 반도체층(210)을 형성하는 단계에 있어서, 먼저 반도체 기판(201)을 준비할 수 있다(S210). 상기 반도체 기판(201)은 제1 도전형 또는 제2 도전형의 기판으로 구비될 수 있다. 또한, 상기 반도체 기판(201) 상에는 제1 도전형 반도체층(210)보다 고농도로 도핑하여 제1 도전형 BL(Buried Layer)을 형성할 수 있다.
상기 반도체 기판(201)상에 제1 도전형 반도체층(210)을 형성하는 것은 그 상부에 제1 도전형의 에피층을 더 형성하는 것일 수 있으며(S220), 제1 도전형 에피층은 상기 제1 도전형 반도체층(210)과 비교하여 저농도로 도핑된 것일 수 있다.
그리고, 본 발명의 일실시예의 제조방법과 마찬가지로, 상기 제1 도전형 반도체층(210) 내에 제2 도전형의 바디층(220)을 형성할 수 있다(S230).
다음으로, 상기 바디층(220)의 일측부 내부에 소스영역(230s)을 형성하고, 상기 바디층(220)과 소정의 간격으로 이격되는 드레인영역(230d)을 동시에 형성할 수 있다(S240). 상기 소스영역(230s) 및 드레인영역(230d)은 마스크를 이용하여 제1 도전형 불순물을 이온주입함으로써 형성할 수 있다. 예로써, 제1 도전형이 n형인 경우, 상기에서 설명한 바와 같이 n형의 불순물은 P, As 등을 포함할 수 있다. 상기 바디층(220)과 소정의 간격으로 이격되어 위치하는 드레인영역(230d)은 도면에서 도시된 바와 같이, 소스영역(230s)과 대응하는 깊이로 형성될 수 있으며, 나아가서 상기 NBL(205)을 형성한 경우, NBL(205)과 접하도록 형성할 수 있다.
다음으로, 본 발명의 일실시예의 제조방법에서 설명한 바와 같이, 상기 소스영역(230s)의 타측부 및 상기 바디층(220)을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내부에 게이트전극 구조체(240)를 형성할 수 있다(S250). 따라서, 상기 게이트전극 구조체(240)는, 일측부는 상기 소스영역(230s)과 접하고, 타측부는 상기 에피층에 접하고, 하부는 소스영역(230s)의 일부와 상기 에피층의 일부와 상기 바디층(220)에 접하도록 형성할 수 있다.
다음으로, 상기 소스영역(230s) 상부 내부에 소스컨택층(250s)을 형성하고, 상기 드레인영역(230s) 상부 내부에 드레인컨택층(250s)을 동시에 형성할 수 있다(S260). 소스컨택층(250s)과 드레인컨택층(250s)은 제1 도전형 불순물을 마스크를 이용하여 이온주입함으로써 형성할 수 있으며, 소스영역(230s) 및 드레인영역(230s)보다 고농도로 이온주입하여 형성할 수 있다.
다음으로, 상기 소스컨택층(250s)과 드레인컨택층(250s)의 형성 후, 상기 소스컨택층(250s)과 접하도록 상기 소스영역(230s)의 일부 및 상기 바디층(220) 내부에 바디컨택층(260)을 형성하는 단계(S270)를 더 포함할 수 있다. 일실시예의 제조방법과 마찬가지로, 바디컨택층(260)은 마스크를 이용하여 제2 도전형 불순물을 이온주입(implantation)하여 형성할 수 있으며, 바디컨택층(260)의 불순물 농도는 바디층(220)보다 높도록 이온주입할 수 있다.
다음으로, 상기 소스컨택층(250s)과 연결되는 소스전극(280s)과 상기 드레인컨택층(250d)과 연결되는 드레인전극(280d)을 형성할 수 있다(S290). 예로써, 상기 바디컨택층(260)을 형성한 후, 그 상부에 층간 절연막(270)을 형성하는 것(S280)을 더 포함할 수 있다. 그리고, 상기 바디컨택층(260)의 일부와 상기 소스컨택층(250s) 및 드레인컨택층(250d)이 노출되도록 상기 층간 절연막(270)을 패터닝할 수 있다. 패터닝으로 노출된 상기 소스컨택층(250s) 및 드레인컨택층(250d)과 각각 연결되도록 상기 소스전극(280s)과 드레인전극(280d)을 형성할 수 있다. 즉, 소스전극(280s)과 드레인전극(280d)은 반도체 소자(200)의 상부에 수평적으로 위치할 수 있다. 또한, 상기 층간절연막(270)의 패터닝 시 게이트전극 구조체(140)가 노출되도록 패터닝하여 게이트 전극(280d)을 형성할 수 있다. 나아가서, 상기 소스전극(280s)은 노출된 바디컨택층(260)에 연결되도록 형성될 수 있으며, 이로 인해 소스전극(280s)은 바디전극의 역할도 수행할 수 있다.
본 발명에 따른 트렌치 측면 채널을 가지는 반도체 소자(100, 200) 및 그 제조방법은 바디층과 게이트전극 구조체가 접하는 모든 영역에서 채널을 형성시킬 수 있으므로, 채널 영역(채널 width)이 증가하여 그로 인해 채널 저항을 줄이고 도전 손실을 감소시킴으로써 전력 변환 효율을 개선시킬 수 있는 장점이 있으며, 또한, 안전 구동 영역에서 성능을 더욱 높일 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200; 트렌치 측면 및 수평 채널을 가지는 반도체 소자
111, 201; 반도체 기판
205; NBL
110, 210; 제1 도전형 반도체층
113; 에피층
120, 220; 바디층
130, 230s; 소스영역
230d; 드레인영역
140, 240; 게이트전극 구조체
142, 242; 게이트전극
144, 244; 게이트 절연막
150, 250s; 소스컨택층
250d; 드레인컨택층
160, 260; 바디컨택층
170, 270; 층간 절연막
180s, 280s; 소스전극
180d, 280d; 드레인전극
180g, 280g; 게이트 전극
CH; 채널
111, 201; 반도체 기판
205; NBL
110, 210; 제1 도전형 반도체층
113; 에피층
120, 220; 바디층
130, 230s; 소스영역
230d; 드레인영역
140, 240; 게이트전극 구조체
142, 242; 게이트전극
144, 244; 게이트 절연막
150, 250s; 소스컨택층
250d; 드레인컨택층
160, 260; 바디컨택층
170, 270; 층간 절연막
180s, 280s; 소스전극
180d, 280d; 드레인전극
180g, 280g; 게이트 전극
CH; 채널
Claims (20)
- 제1 도전형 반도체층의 상면에 대해 수직 방향으로 상기 제1 도전형 반도체층 내에 형성되는 제2 도전형의 바디층;
상기 바디층의 일측부 내에 위치하는 소스영역;
상기 소스영역의 타측부 및 상기 바디층과 접하도록 형성되는 게이트 트렌치;
상기 게이트 트렌치 내부에 형성되는 게이트전극 구조체;
상기 소스영역과 연결되는 소스전극과, 상기 게이트전극 구조체와 연결되는 게이트전극과, 상기 제1 도전형 반도체층의 하부에 형성되는 드레인전극; 및
상기 소스영역과 상기 소스전극 사이에 위치하는 소스컨택층;을 포함하고,
상기 게이트전극 구조체에 게이트 전압이 인가될 때, 상기 바디층과 상기 게이트전극 구조체의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고, 상기 바디층과 상기 게이트전극 구조체의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형 반도체층은, 제1 도전형의 반도체 기판과, 그 상부에 형성된 제1 도전형의 에피층을 포함하고,
상기 바디층은, 상기 에피층 내에 형성되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자.
- 제2항에 있어서,
상기 게이트전극 구조체는, 일측부는 상기 소스영역과 접하고, 타측부는 상기 에피층에 접하고, 하부는 소스영역의 일부와 상기 에피층의 일부와 상기 바디층에 접하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자.
- 제1항에 있어서,
상기 반도체 소자는, 상기 소스컨택층과 접하여 위치하되, 상기 소스영역의 일부 및 상기 바디층의 내부에 형성되는 바디컨택층을 포함하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자.
- 제4항에 있어서,
상기 반도체 소자는, 층간 절연막을 포함하고,
상기 소스전극은, 상기 층간 절연막을 관통하여 상기 소스컨택층 및 바디컨택층에 연결되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자.
- 반도체 기판의 상면에 대해 수직 방향으로 형성된 제1 도전형 반도체층;
상기 제1 도전형 반도체층 내에 형성되는 제2 도전형의 바디층;
상기 바디층의 일측부 내에 위치하는 소스영역과, 상기 바디층과 소정의 간격으로 이격되어 위치하는 드레인영역;
상기 소스영역의 타측부 및 상기 바디층과 접하도록 형성되는 게이트 트렌치;
상기 게이트 트렌치 내부에 형성되는 게이트전극 구조체;
상기 소스영역과 연결되는 소스전극과 상기 드레인영역과 연결되는 드레인전극; 및
상기 소스영역과 소스전극 사이에 구비되는 소스컨택층과 상기 드레인영역과 드레인전극 사이에 구비되는 드레인컨택층;을 포함하고,
상기 게이트전극 구조체에 게이트 전압이 인가될 때, 상기 바디층과 상기 게이트전극 구조체의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고, 상기 바디층과 상기 게이트전극 구조체의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자.
- 제6항에 있어서,
상기 제1 도전형 반도체층은, 그 상부에 형성된 제1 도전형의 에피층을 더 포함하고,
상기 바디층은, 상기 에피층 내에 형성되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자.
- 제7항에 있어서,
상기 게이트전극 구조체는, 일측부는 상기 소스영역과 접하고, 타측부는 상기 에피층에 접하고, 하부는 소스영역의 일부와 상기 에피층의 일부와 상기 바디층에 접하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자.
- 제6항에 있어서,
상기 반도체 소자는, 상기 소스컨택층과 접하여 위치하되, 상기 소스영역의 일부 및 상기 바디층 내부에 형성되는 바디컨택층을 포함하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자.
- 제9항에 있어서,
상기 반도체 소자는, 층간 절연막을 포함하고,
상기 소스전극은, 상기 층간 절연막을 관통하여 상기 소스컨택층 및 바디컨택층에 연결되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자.
- 제1 도전형 반도체층을 형성하는 단계;
제1 도전형 반도체층의 상면에 대해 수직 방향으로 상기 제1 도전형 반도체층 내에 제2 도전형의 바디층을 형성하는 단계;
상기 바디층의 일측부 내부에 소스영역을 형성하는 단계;
상기 소스영역의 타측부 및 상기 바디층을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내부에 게이트전극 구조체를 형성하는 단계;
상기 소스영역 상부 내부에 소스컨택층을 형성하는 단계; 및
상기 소스컨택층과 연결되는 소스전극을 형성하고, 제1 도전형 반도체층 하부에 드레인전극을 형성하는 단계;를 포함하고,
상기 게이트전극 구조체에 게이트 전압이 인가될 때, 상기 바디층과 상기 게이트전극 구조체의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고 상기 바디층과 상기 게이트전극 구조체의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법.
- 제11항에 있어서,
상기 제1 도전형 반도체층은, 제1 도전형의 반도체 기판 상부에 제1 도전형의 에피층을 형성하여 마련하고,
상기 바디층은 상기 에피층 내에 형성하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법.
- 제12항에 있어서,
상기 게이트전극 구조체는, 일측부는 상기 소스영역과 접하고, 타측부는 상기 에피층에 접하고, 하부는 소스영역의 일부와 상기 에피층의 일부와 상기 바디층에 접하도록 형성하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법.
- 제11항에 있어서,
상기 반도체 소자의 제조방법은, 상기 소스컨택층의 형성 후, 상기 소스컨택층과 접하도록 상기 소스영역의 일부 및 상기 바디층 내부에 바디컨택층을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법.
- 제14항에 있어서,
상기 소스전극을 형성하는 것은, 상기 바디컨택층의 형성 후, 그 상부에 층간 절연막을 형성하는 것을 더 포함하고,
상기 바디컨택층의 일부와 상기 소스컨택층이 노출되도록 상기 층간 절연막을 패터닝하고, 노출된 상기 소스컨택층과 바디컨택층에 연결되도록 상기 소스전극을 형성하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법.
- 반도체 기판상에 수직 방향으로 제1 도전형 반도체층을 형성하는 단계;
상기 제1 도전형 반도체층 내에 제2 도전형의 바디층을 형성하는 단계;
상기 바디층의 일측부 내부에 소스영역을 형성하고, 상기 바디층과 소정의 간격으로 이격되는 드레인영역을 동시에 형성하는 단계;
상기 소스영역의 타측부 및 상기 바디층을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내부에 게이트전극 구조체를 형성하는 단계;
상기 소스영역 상부 내부에 소스컨택층을 형성하고, 상기 드레인영역 상부 내부에 드레인컨택층을 동시에 형성하는 단계; 및
상기 소스컨택층과 연결되는 소스전극과 상기 드레인컨택층과 연결되는 드레인전극을 형성하는 단계;를 포함하고,
상기 게이트전극 구조체에 게이트 전압이 인가될 때, 상기 바디층과 상기 게이트전극 구조체의 하부 계면에 형성되어 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널이 형성되고 상기 바디층과 상기 게이트전극 구조체의 양측 계면에 형성되어 상기 수직 방향으로 연장되는 제2 채널이 형성되는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법.
- 제16항에 있어서,
상기 제1 도전형 반도체층은 그 상부에 제1 도전형의 에피층을 더 형성하여 마련하고,
상기 바디층은 상기 에피층 내에 형성하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법.
- 제17항에 있어서,
상기 게이트전극 구조체는, 일측부는 상기 소스영역과 접하고, 타측부는 상기 에피층에 접하고, 하부는 소스영역의 일부와 상기 에피층의 일부와 상기 바디층에 접하도록 형성하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법.
- 제17항에 있어서,
상기 반도체 소자의 제조방법은, 상기 소스컨택층의 형성 후, 상기 소스컨택층과 접하도록 상기 소스영역의 일부 및 상기 바디층 내부에 바디컨택층을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법.
- 제19항에 있어서,
상기 소스전극을 형성하는 것은, 상기 바디컨택층의 형성 후, 그 상부에 층간 절연막을 형성하는 것을 더 포함하고,
상기 바디컨택층의 일부와 상기 소스컨택층 및 상기 드레인컨택층이 노출되도록 상기 층간 절연막을 패터닝하고, 노출된 상기 소스컨택층과 바디컨택층에 연결되도록 상기 소스전극을 형성하는 것을 특징으로 하는 트렌치 측면 및 수평 채널을 가지는 반도체 소자의 제조방법.
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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Citations (2)
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|---|---|---|---|---|
| KR101172796B1 (ko) | 2011-06-22 | 2012-08-09 | 한국전기연구원 | 트렌치-게이트 축적모드 탄화규소 금속 산화막 반도체 전계효과 트랜지스터에서 자기정렬된 엔-베이스 채널 형성 방법 |
| KR102154689B1 (ko) | 2014-12-26 | 2020-09-10 | 페어차일드 세미컨덕터 코포레이션 | 탄화규소 트렌치 게이트 mosfet |
-
2022
- 2022-08-17 KR KR1020220102458A patent/KR20230114167A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| KR101172796B1 (ko) | 2011-06-22 | 2012-08-09 | 한국전기연구원 | 트렌치-게이트 축적모드 탄화규소 금속 산화막 반도체 전계효과 트랜지스터에서 자기정렬된 엔-베이스 채널 형성 방법 |
| KR102154689B1 (ko) | 2014-12-26 | 2020-09-10 | 페어차일드 세미컨덕터 코포레이션 | 탄화규소 트렌치 게이트 mosfet |
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|---|---|---|---|
| E902 | Notification of reason for refusal |