CN103515416A - 一种芯片结构及其制作方法 - Google Patents
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Abstract
本发明提供一种芯片结构及其制作方法，该芯片结构包括：衬底；形成在所述衬底中的有源区，所述有源区内包括所述芯片的逻辑电路；形成在所述衬底中的终端区，所述终端区包括：主结，所述主结环绕所述有源区；多个场限环，所述多个场限环依次地同心环绕所述主结；和多个沟槽，所述沟槽的内壁形成有绝缘层，所述沟槽内的绝缘层上形成有导电层，所述沟槽与所述场限环之间具有预设角度。通过在终端区设置具有导电层的沟槽，达到提高芯片终端耐压能力的目的。根据本发明实施例的芯片结构可以有效减小终端宽度，降低芯片面积和成本，并且显著增强器件的稳定性。
Description
技术领域
本发明涉及半导体设计和制作领域，特别涉及一种芯片结构及其制作方法。
背景技术
随着半导体技术的发展，半导体功率器件有向大电流、高电压发展的趋势。但是随着器件工作电压的提高，对芯片终端的耐压要求也越来越高，在现有技术中，要求芯片尺寸足够大。因为芯片施加反偏电压后，有源区中的掺杂区域会将电场逐渐展宽，将电势差加在耗尽区上，从而对芯片起到保护作用。展宽后的电场近似一个平面结，从而使有源区可以比较容易达到较高击穿电压。但是，由于划片道和芯片背面都处在等电位的高电位端，而有源区处在低电位端，因此在芯片表面产生较大的横向压降。为防止芯片表面漏电，有必要在芯片正面设置终端，以将横向压降加在终端之上，从而对位于芯片正面的有源区起到保护作用，否则会因为正面横向漏电过大，导致芯片失效。但是，另一方面，在芯片正面设置终端后，会导致芯片表面产生圆柱形的电场扩散区域，在圆柱曲率较大的区域，易引起电场线富集，导致击穿。因此，为提高芯片表面水平方向的耐压能力，必须尽量减小场限环电场的曲率，减少电场的富集。
如图1为具有典型的场限环结构的芯片结构示意图。该芯片包括：衬底6’，形成在衬底6’上的场氧层3’，形成在场氧层3’上的有源区1’、环绕有源区1’的主结4’和依次环绕主结4’的多个场限环2’。当芯片背面施加反偏电压时，有源区1’为接地的0电位，是一个近似平面电场，击穿电压比较高，而终端与芯片正面边缘处于等电位的高电位，终端区域是一个水平方向的电场，该电场在场限环2’上展开。图2为图1所示的芯片结构的终端区域的电场分布图。其中，图2的x轴的位置和方向即对应于图1中的线AA’所示，为清楚起见，在图2中电场分布图的上部对应示出图1中的线AA’位置的芯片结构剖面图。电场与电场发生区域的X方向距离的积分就是该段距离区域的压降，如图2所示，图2中阴影部分的面积就是该发生区域的电势差。从图2中可知，仅场限环之间形成的耗尽区上分布有电场，承担有压降，且电场的形状为梯形。由于终端电场分布不连续且为梯形，若要承担一定的压降，则需要更宽的终端宽度，因而导致终端利用率不高，造成芯片面积浪费。并且，当半导体功率器件的工作电压提高到一定程度，需要的场限环数量剧增，导致芯片终端宽度剧增，成本高昂，从而导致该结构的芯片终端基本不再适用。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是解决的现有的场限环结构的芯片终端宽度过大、终端利用率不高、芯片面积浪费、芯片耐压能力有限的缺陷。
为达到上述目的，本发明一方面提出了一种芯片结构，包括：衬底；形成在所述衬底中的有源区，所述有源区内包括所述芯片的逻辑电路；形成在所述衬底中的终端区，所述终端区包括：主结，所述主结环绕所述有源区；多个场限环，所述多个场限环依次地同心环绕所述主结；和多个沟槽，所述沟槽的内壁形成有绝缘层，所述沟槽内的绝缘层上形成有导电层，所述沟槽与所述场限环之间具有预设角度。
在本发明的一个实施例中，每个所述沟槽横越所述场限环。
在本发明的一个实施例中，每个所述沟槽垂直所述场限环。这种结构的优点在于：当沟槽和场限环垂直时，由沟槽侧面发出的电场线与场限环平行，这样更有利于使两个沟槽之间的耗尽层的电场充分的、均匀的展宽，有效降低电场的峰值，提高芯片终端的耐压能力。
在本发明的一个实施例中，多个所述沟槽在沿着所述场限环方向间隔设置。其中，每个所述沟槽可以连续分布，该结构的优点是工艺简单，对工艺偏差的冗余比较大。
在本发明的一个实施例中，每个所述沟槽可以不连续分布。这种情况有可以包含两种分布方式：每个所述沟槽与其横越的所述场限环区域部分重叠；每个所述沟槽与其横越的所述场限环区域完全不重叠，即在所述场限环区域断开。这种沟槽不连续分布的结构的优点是可以逐渐降低沟槽的分压，使沟槽末端的场强降低。
在本发明的一个实施例中，多个所述沟槽在沿着所述场限环方向间隔、连续或部分交叠设置，且相邻两个所述沟槽在垂直于所述场限环方向错位至少一个场限环宽度的距离，每个所述沟槽在垂直于所述场限环方向被所述场限环划分为间隔的多段，其中，相邻两段之间间隔有至少两个所述场限环。该结构的优点是可以使电场在终端范围内更均匀的展宽，增强器件的稳定性。
在本发明的一个实施例中，相邻所述沟槽之间的间隔小于100μm，以防止由于沟槽间隔过宽，导致电场在沟槽之间耗尽不充分，从而降低芯片的耐压能力。
在本发明的一个实施例中，所述沟槽的深度大于2μm。沟槽的深度过浅，不利于起到保护的作用。
在本发明的一个实施例中，所述沟槽在沿着所述场限环方向的宽度小于100μm。沟槽的宽度过大，不利于在沟槽中形成符合形貌要求的导电层。
本发明另一方面还提出了上述芯片结构的制作方法，包括以下步骤：提供所述衬底；在所述衬底上形成图案化的第一掩膜层，所述第一掩膜层覆盖所述衬底表面未预设为所述多个沟槽的区域；根据所述第一掩膜层的图案刻蚀所述衬底以形成所述多个沟槽；在所述沟槽内壁形成所述绝缘层；在所述沟槽内的所述绝缘层上形成所述导电层。其中，在形成所述多个沟槽之前或形成所述导电层之后，还包括：形成所述主结、所述多个场限环和所述有源区。
在本发明的一个实施例中，所述第一掩膜层包括氧化层、氮化层中的一层或多层的组合。
在本发明的一个实施例中，形成所述导电层包括：在所述绝缘层上形成导电材料；对所述导电材料进行回刻以形成所述导电层。
在本发明的一个实施例中，形成所述主结、所述多个场限环和所述有源区包括以下步骤：在所述衬底上形成图案化的场氧层，所述场氧层覆盖所述衬底上未预设为所述主结和所述多个场限环的区域；在所述场氧层和所述有源区上形成第二掩膜层，并对所述衬底进行注入以形成所述主结和所述场限环；去除所述第二掩膜层；在所述衬底的终端区形成第三掩膜层，并对所述衬底进行注入以形成所述有源区；和去除所述第三掩膜层。
在本发明的一个实施例中，相邻所述沟槽之间的间隔小于100μm，以防止由于沟槽间隔过宽，导致电场在沟槽之间耗尽不充分，从而降低芯片的耐压能力。
在本发明的一个实施例中，所述沟槽的深度大于2μm。沟槽的深度过浅，不利于起到保护的作用。
在本发明的一个实施例中，所述沟槽在沿着所述场限环方向的宽度小于100μm。沟槽的宽度过大，不利于在填充沟槽中形成符合形貌要求的导电层。
本发明提供一种芯片结构及其制作方法，通过在芯片的终端区形成与场限环成预设角度的沟槽，并且在沟槽中形成绝缘层和导电层，导电层通过绝缘层与衬底隔离，相当于场板，利用场板增强漂移区耗尽，使电场在终端区内充分耗尽，减小同一电压下的沟槽处的电场强度峰值，并且提高芯片表面电场分布的均匀性，进而达到提高芯片终端耐压能力的目的。并且，根据本发明实施例的芯片结构可以有效减小终端宽度，降低芯片面积和成本。此外，利用场板可以保护芯片表面防止电荷变化导致耐压变化，显著增强器件的稳定性。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为具有典型的场限环结构的芯片结构示意图；
图2为图1所示的芯片结构的终端区域的电场分布图；
图3为本发明实施例一的芯片结构的平面示意图；
图4为本发明实施例二的芯片结构的平面示意图；
图5为本发明实施例三的芯片结构的平面示意图；
图6为本发明实施例的芯片结构的终端区域的电场分布图；
图7-12为本发明实施例的芯片结构的制作方法的中间步骤的结构剖面图；
图13-17为本发明实施例的芯片结构的制作方法中形成主结、场限环和有源区步骤的结构剖面图；
图18为本发明实施例的沿图4所示的线BB’的芯片结构的剖面图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
需要说明的是，此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。进一步地，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本发明提供一种芯片结构，尤其涉及一种能够对芯片表面电场起到保护作用的芯片终端结构。本发明各实施例均以IGBT（Insulated Gate Bipolar Transistor绝缘栅双极场效应晶体管）芯片为例介绍本发明的原理和精神，本发明实施例的IGBT芯片仅用于解释本发明，而不能解释为对本发明的限制。
图3-5分别为本发明实施例一、实施例二、实施例三的芯片结构的平面示意图。如图3-5所示，该芯片结构包括：衬底6；形成在衬底6中的有源区1，有源区1内包括该芯片的逻辑电路（图3中未示出）；形成在衬底6中的终端区，终端区包括：环绕有源区1的主结4；依次地同心环绕主结4的多个场限环2；和多个沟槽5。其中，沟槽5中依次形成有绝缘层和导电层，沟槽5与场限环2之间具有预设角度。
本发明实施例通过在终端区设置与场限环成一定预设角度的多条沟槽，并且在沟槽中形成绝缘层和导电层，其中，绝缘层形成在沟槽的内壁，导电层形成在沟槽内的绝缘层上，通过绝缘层使沟槽中的导电层与衬底隔离，从而使多条沟槽相当于场板，利用场板增强位于两个沟槽之间的耗尽层（即漂移区）的耗尽，使表面电场在终端区充分耗尽，从而减小同一电压下的沟槽处的电场强度峰值，进而达到提高芯片表面耐压能力的目的。具体地，因为沟槽即相当于场板，当芯片工作时，有电力线从沟槽边缘发出进入半导体衬底，等效为半导体衬底表面有正电荷。优选的，沟槽长度大于内部耗尽层的宽度，则有电力线从沟槽中发出进入半导体衬底，即在沟槽绝缘层表面有电力线进入，这等效于无穷大的半导体衬底中的各个沟槽绝缘层之间增加了一电荷层，这些正电荷产生平行于芯片表面的场。每一正电荷在其左边产生指向左的场，在其右边产生指向右的场，所以在不同沟槽之间，正电荷产生的横向电场是互相削弱。在沟槽的边缘，场板所产生的正电荷相对于掺杂产生的载流子可忽略不计，因此不必担心横向场互相加强的影响。沟槽里所有正电荷都是使这点电场减小，因此沟槽愈长，电场峰值愈小，即沟槽场板可以使电场在终端区充分耗尽。图6为本发明实施例的芯片结构的终端区域的电场分布图。其中，图6的x轴的位置和方向即对应于图4中的线BB’所示，为清楚起见，在图6中电场分布图的上部对应示出图4中的线BB’位置的芯片结构剖面图。由图6可知，根据本发明实施例的芯片结构的终端区域的电场分布的形状近似为矩形，即提高了电场分布的均匀性。并且，与图2所示的传统的芯片结构的终端区域的梯形电场分布形状相比，在电势差相同的情况下，由于图6所示的电场分布是矩形，故当面积相同（即电场与电场发生区域的X方向距离的积分相同）时，所需的终端宽度更小。因此，根据本发明实施例的芯片结构在提高耐压能力的同时，可以有效减小终端的宽度，降低芯片面积和成本。此外，利用场板可以保护芯片表面防止电荷变化导致耐压变化，显著增强器件的稳定性。
在本发明的各实施例中，场限环2基本平行于有源区1的边缘，每个沟槽5横越其所在区域的场限环2，其中，每个沟槽5可以优选地横越全部场限环2，也可以仅横越部分场限环2。图3-5所示均为沟槽5横越其所在区域的全部场限环2的结构，相对于横越部分场限环2的结构，前者可以使电场在终端区更充分耗尽，进一步提高终端区的耐压能力，以及提高器件的可靠性。在本发明优选的实施例中，每个沟槽5垂直其所在区域的场限环2。同理，沟槽5可以优选地垂直横越全部场限环2，也可以仅仅垂直横越部分场限环2。这种垂直结构的优点在于：当沟槽和场限环垂直时，由沟槽侧面发出的电场线与场限环平行，这样更有利于使两个沟槽之间的耗尽层的电场充分的、均匀的展宽，有效降低电场的峰值，提高芯片终端的耐压能力。需说明的是，图3-5所示的芯片结构均以沟槽5垂直横越其所在区域的全部场限环2的优选实施例为例。另外，需指出的是，优选地，每个沟槽5的靠近主结4一端与主结4部分重叠，以保证沟槽对提升终端区耐压能力的效果。
如图3所示，在实施例一中，多个沟槽5在沿着场限环2的方向间隔设置，并且每个沟槽5均为连续分布，即，每个沟槽5在其跨越的各个场限环2处不断开。这种单个沟槽连续分布的结构的优点在于：工艺相对简单，对工艺偏差的冗余比较大。
如图4所示，在实施例二中，每个沟槽5均为不连续分布。这种情况有可以包含两种分布方式：每个沟槽5与其横越的场限环2区域部分重叠；每个沟槽5与其横越的场限环2区域完全不重叠，即，每个沟槽5在其跨越的各个场限环2处断开。图4所示为后者情况。这种单个沟槽不连续分布的结构的优点在于：可以逐渐降低沟槽的分压，使沟槽末端的场强降低，有利于进一步提高芯片终端的耐压能力。如图6所示，在远离有源区方向的沟槽场强逐渐降低。
如图5所示，在实施例三中，多个沟槽5在沿着场限环2的方向间隔、连续或部分交叠设置。其中，间隔设置是指相邻两个沟槽5在平行于场限环2的方向有一定间隔；连续设置是指相邻两个沟槽5在平行于场限环2的方向恰好相接，即图5所示的结构；部分交叠设置是指相邻两个沟槽5在平行于场限环2的方向部分重叠，当二者完全重叠时，即相邻两个沟槽合并为一个沟槽，即为图4所示的结构。在实施例三中，相邻两个沟槽5在垂直于场限环2的方向错位至少一个场限环宽度的距离，每个沟槽5在垂直于场限环2的方向被其跨越的场限环2划分为间隔的多段，其中，相邻两段之间间隔有至少两个场限环2。也就是说，与实施例二对照，实施例三中的沟槽结构不仅为单个沟槽不连续分布，而且单个沟槽在场限环2处断开的两段相互错位。这种单个沟槽不连续分布且相邻沟槽相互错位的结构的优点在于：可以使电场在终端范围内更均匀的展宽，从而增强器件的稳定性。
需说明的是，以上仅仅列出三种沟槽型终端区结构作为示例解释本发明，对于根据本发明实施例的结构进行的合并修改，或者具有其它形状和结构的且不脱离本发明的原理和精神的沟槽型终端区结构，均包含在本发明的保护范围之内。例如，本领域技术人员根据实际需要，将实施例一和实施例二所示的单个沟槽连续分布和不连续分布的结构进行合并，从而在同一终端区的部分区域形成连续分布的沟槽，在部分区域形成不连续分布的沟槽，该结构同样包含在本发明的保护范围之内。
在本发明实施例中，绝缘层用于隔离沟槽5中的导电层与衬底6，绝缘层的材料可以是诸如氧化硅、氮化硅等绝缘介质中的一种或多种的组合。导电层的材料可以是掺杂的多晶硅、非晶硅、无定形硅等半导体导电材料。在本实施例中，采用重掺杂的多晶硅作为导电层材料，以更好的抑制氧化层电荷对芯片表面击穿的影响，防止芯片表面出现沟道。
在本发明实施例中，优选地，相邻沟槽5之间的间隔小于100μm，以防止由于沟槽间隔过宽，导致电场在沟槽之间耗尽不充分，从而降低芯片的耐压能力。沟槽5的深度大于2μm，沟槽的深度过浅，不利于起到保护的作用。沟槽5在沿着场限环2的方向的宽度小于100μm，沟槽的宽度过大，不利于在沟槽中形成导电层。
本发明实施例进一步提供一种制作上述芯片结构的方法。图7-11为本发明实施例的芯片结构的制作方法的中间步骤的结构剖面图，该方法包括以下步骤：
步骤S01：提供衬底6，如图7所示。根据现有技术公知的设计要求（例如P型衬底或者N型衬底），衬底6可以包括基本半导体，例如硅、锗和金刚石。或者，衬底6可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。此外，衬底6可以包括各种掺杂配置，可以可选地包括外延层，扩散片，可以被应力改变以增强其性能，以及可以包括绝缘体上半导体（SOI）结构。本实施例以N沟道的IGBT为例，故选择N-硅衬底。
步骤S02：在衬底6上形成图案化的第一掩膜层3，第一掩膜层3覆盖衬底6表面未预设为多个沟槽5的区域。第一掩膜层3可以包括氧化层、氮化层中的一层或多层的组合。在本实施例中，在衬底6上形成氧化层作为第一掩膜层3。其中，氧化层可以通过热氧化方式生长，也可以通过LOCOS（Local Oxidation of Silicon硅的局部氧化）方式生长，氧化层3的厚度可以为0.1um-2um。然后对氧化层3进行光刻刻蚀，以在其中刻蚀出与沟槽5匹配的图案，如图8所示，在衬底6表面需要形成沟槽的位置刻蚀出窗口。
步骤S03：根据第一掩膜层3的图案刻蚀衬底6以形成多个沟槽5，如图9所示。具体地，可以利用第一掩膜层3对衬底6进行干法刻蚀，以形成多个沟槽5。在本实施例中，相邻沟槽5之间的间隔小于100μm，以防止由于沟槽间隔过宽，导致电场在沟槽之间耗尽不充分，从而降低芯片的耐压能力。沟槽5的深度优选为大于2μm，沟槽的深度过浅，不利于起到保护的作用。在沟槽的深度较浅时，可以通过增加沟槽的长度以补偿沟槽的深度不足。沟槽5在沿着场限环2的方向的宽度优选为小于100μm，如果沟槽的宽度过大，在沟槽中淀积导电材料并进行回刻的过程中，有可能将沟槽中的导电材料一并刻蚀掉，不利于在沟槽中形成符合形貌要求的导电层。
步骤S04：在沟槽5内壁形成绝缘层8，如图10所示。在本实施例中，绝缘层8可以通过热生长或者常规的淀积工艺，例如化学气相淀积（CVD）、物理气相淀积（PVD）、脉冲激光淀积（PLD）、原子层淀积（ALD）、等离子体增强原子层淀积（PEALD）或其他方法形成。绝缘层的材料可以是诸如氧化硅、氮化硅等绝缘介质中的一种或多种的组合。绝缘层用于隔离沟槽5中的导电层与衬底6。
步骤S05：在沟槽5内的绝缘层8上形成导电层9。导电层的材料可以是掺杂的多晶硅、非晶硅、无定形硅等半导体导电材料。在本实施例中，可以采用重掺杂的多晶硅作为导电层材料，以更好的抑制氧化层电荷对芯片表面击穿的影响，防止芯片表面出现沟道。例如，在沟槽5内的绝缘层8上淀积多晶硅层，如图11所示。然后对多晶硅层进行回刻，去除形成在沟槽5之外的多晶硅，保留形成在沟槽5内的多晶硅作为导电层9，如图12所示。
需指出的是，在形成沟槽5之前或形成导电层9之后，还包括：在衬底6中形成主结4、多个场限环2和有源区1。图13-17为本发明实施例的芯片结构的制作方法中形成主结、场限环和有源区步骤的结构剖面图。本实施例以在形成沟槽5之前制作主结4、多个场限环2和有源区1为例描述本发明，对于在在形成沟槽5之后制作主结4、多个场限环2和有源区1的方法可以参照本实施例进行，在此不再赘述。在本实施例中，步骤S02之前可以包括以下步骤。
步骤S021：在衬底6上形成图案化的场氧层11，场氧层11的图案与主结4和场限环2匹配，如图13所示，即在衬底6上形成有主结4和场限环2区域的场氧层11中刻蚀出窗口。
步骤S022：在场氧层11和有源区1上形成第二掩膜层7，并通过第二掩膜层7对衬底6进行注入以形成主结4和场限环2。在本实施例中，可以在场氧层3和有源区1上形成光刻掩膜（即第二掩膜层7），并通过第二掩膜层7对衬底6进行P+注入，如图14所示。
步骤S023：去除第二掩膜层7，然后对注入主结4和场限环2区域的杂质进行驱入，以在衬底6中分别形成主结4和场限环2，如图15所示。
步骤S024：在衬底6的终端区上形成第三掩膜层12，并对衬底6进行注入以形成有源区1。在本实施例中，可以在终端区上形成光刻掩膜（即第三掩膜层12），并通过第三掩膜层12对衬底6进行P阱注入，如图16所示
步骤S025：去除第三掩膜层12，然后对注入有源区1的杂质进行驱入，以在衬底6中形成有源区1，如图17所示。
图18为本发明实施例的沿图4所示的线BB’的芯片结构的剖面图。需说明的是，在本实施例中，在形成如图17所示的主结、场限环和有源区之后，可选地，还包括去除场氧层3，然后进行步骤S02-S05，以形成如图18所示的最终的芯片结构。该芯片结构包括：主结4、场限环2、有源区1和沟槽5。
本发明提供一种芯片结构及其制作方法，通过在芯片的终端区形成与场限环成预设角度的沟槽，并且在沟槽中形成绝缘层和导电层，导电层通过绝缘层与衬底隔离，相当于场板，利用场板增强漂移区耗尽，使电场在终端区内充分耗尽，减小同一电压下的沟槽处的电场强度峰值，并且提高芯片表面电场分布的均匀性，进而达到提高芯片终端耐压能力的目的。并且，根据本发明实施例的芯片结构可以有效减小终端宽度，降低芯片面积和成本。此外，利用场板可以保护芯片表面防止电荷变化导致耐压变化，显著增强器件的稳定性。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
Claims (16)
1.一种芯片结构，其特征在于，包括：
衬底；
形成在所述衬底中的有源区，所述有源区内包括所述芯片的逻辑电路；
形成在所述衬底中的终端区，所述终端区包括：
主结，所述主结环绕所述有源区；
多个场限环，所述多个场限环依次地同心环绕所述主结；和多个沟槽，所述沟槽的内壁形成有绝缘层，所述沟槽内的绝缘层上形成有导电层，所述沟槽与所述场限环之间具有预设角度。
2.如权利要求1所述的芯片结构，其特征在于，每个所述沟槽横越所述场限环。
3.如权利要求2所述的芯片结构，其特征在于，每个所述沟槽垂直所述场限环。
4.如权利要求3所述的芯片结构，其特征在于，多个所述沟槽在沿着所述场限环方向间隔设置。
5.如权利要求4所述的芯片结构，其特征在于，每个所述沟槽与所述场限环区域部分重叠或完全不重叠。
6.如权利要求3所述的芯片结构，其特征在于，多个所述沟槽在沿着所述场限环方向间隔、连续或部分交叠设置，且相邻两个所述沟槽在垂直于所述场限环方向错位至少一个场限环宽度的距离，每个所述沟槽在垂直于所述场限环方向被所述场限环划分为间隔的多段，其中，相邻两段之间间隔有至少两个所述场限环。
7.如权利要求1-6任一项所述的芯片结构，其特征在于，相邻所述沟槽之间的间隔小于100μm。
8.如权利要求1-6任一项所述的芯片结构，其特征在于，所述沟槽的深度大于2μm。
9.如权利要求1-6任一项所述的芯片结构，其特征在于，所述沟槽在沿着所述场限环方向的宽度小于100μm。
10.一种如权利要求1所述的芯片结构的制作方法，其特征在于，包括以下步骤：
提供所述衬底；
在所述衬底上形成图案化的第一掩膜层，所述第一掩膜层覆盖所述衬底表面未预设为所述多个沟槽的区域；
根据所述第一掩膜层的图案刻蚀所述衬底以形成所述多个沟槽；
在所述沟槽内壁形成所述绝缘层；
在所述沟槽内的所述绝缘层上形成所述导电层；
其中，在形成所述多个沟槽之前或形成所述导电层之后，还包括：形成所述主结、所述多个场限环和所述有源区。
11.如权利要求10所述的芯片结构的制作方法，其特征在于，所述第一掩膜层包括氧化层、氮化层中的一层或多层的组合。
12.如权利要求10所述的芯片结构的制作方法，其特征在于，形成所述导电层包括：
在所述绝缘层上形成导电材料；
对所述导电材料进行回刻以形成所述导电层。
13.如权利要求10所述的芯片结构的制作方法，其特征在于，形成所述主结、所述多个场限环和所述有源区包括以下步骤：
在所述衬底上形成图案化的场氧层，所述场氧层覆盖所述衬底上未预设为所述主结和所述多个场限环的区域；
在所述场氧层和所述有源区上形成第二掩膜层，并对所述衬底进行注入以形成所述主结和所述场限环；
去除所述第二掩膜层；
在所述衬底的终端区形成第三掩膜层，并对所述衬底进行注入以形成所述有源区；和
去除所述第三掩膜层。
14.如权利要求10所述的芯片结构的制作方法，其特征在于，相邻所述沟槽之间的间隔小于100μm。
15.如权利要求10所述的芯片结构的制作方法，其特征在于，所述沟槽的深度大于2μm。
16.如权利要求10所述的芯片结构的制作方法，其特征在于，所述沟槽在沿着所述场限环方向的宽度小于100μm。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20191206 Address after: 518119 1 Yanan Road, Kwai Chung street, Dapeng New District, Shenzhen, Guangdong Patentee after: SHENZHEN BYD MICROELECTRONICS Co.,Ltd. Address before: BYD 518118 Shenzhen Road, Guangdong province Pingshan New District No. 3009 Patentee before: BYD Co.,Ltd. |
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| CP01 | Change in the name or title of a patent holder | ||
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| CP03 | Change of name, title or address | ||
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