CN101189710B - 具有氧化物衬里沟槽的超结器件和制造具有氧化物衬里沟槽的超结器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法，其包括提供具有沟槽和台面的半导体衬底。至少一个台面具有第一和第二侧壁。该方法包括用第二导电类型的掺杂剂掺杂台面的第一侧壁，并用第二导电类型的掺杂剂掺杂台面的第二侧壁。然后用第一导电类型的掺杂剂掺杂台面的第一侧壁，并用第一导电类型的掺杂剂掺杂所述至少一个台面的第二侧壁。然后至少将与所述至少一个台面相邻的沟槽用氧化物材料加上衬里，并且然后填充上半绝缘材料和绝缘材料中的一种。

Description

具有氧化物衬里沟槽的超结器件和制造具有氧化物衬里沟槽的超结器件的方法
技术领域
本发明涉及半导体器件和制造半导体器件的方法，更具体而言，涉及具有氧化物衬里沟槽的超结器件和制造具有氧化物衬里沟槽的超结器件的方法。
背景技术
自陈星弼博士作出超结器件的发明(如在美国专利5,216,275中所公开的)以来，已有许多尝试来对他的发明的超结效应进行扩展和提高。美国专利No.6,410,958、6,300,171和6,307,246是这种努力的实例并通过引用被结合在此。
美国专利No.6,410,958(Usui等)涉及半导体元件的边缘终端结构和漂移区。一种导电类型的半导体主体具有边缘区域，其中多个另一导电类型的区域嵌入在至少两个互相不同的平面中。在半导体元件的有源区之下，利用下层衬底连接漂移区。
美国专利No.6,307,246(Nitta等)公开了一种半导体元件，其具有高电压维持边缘结构，其中多个并行连接的独立元件设置在单元阵列的多个单元中。在边缘区域中，该半导体元件具有带被遮蔽的源区区域的单元。在功率半导体元件的换向(commutation)期间，该遮蔽的源区区域抑制由不相称地大逆流电流密度引起的寄生双极晶体管的“导通”切换。此外，在Nitta等的专利中所论述的技术内容中，具有遮蔽的源区区域的边缘结构能够非常容易地产生。它表明了参数的效果，并能够实现超结半导体器件的大规模生产，该超结半导体器件具有由平行的pn层构成的漂移层，其在“导通”状态中导电，而在“断开”状态中耗尽。在n型漂移区中的活性杂质的净数量为p型分区中活性杂质的净数量的100％到150％。另外，n型漂移区和p型分区中任一区的宽度在另一区域的宽度94％和106％之间。
美国专利No.6,300,171(Frisina)公开了一种制造高电压半导体器件的边缘结构的方法，其包括：形成第一导电类型的第一半导体层的第一步骤；在第一半导体层的顶面上形成第一掩模的第二步骤；去除第一掩模的一部分以便在第一掩模中形成至少一个开口的第三步骤；通过所述至少一个开口在第一半导体层中引入第二导电类型的掺杂剂的第四步骤；完全去除第一掩模并在第一半导体层上形成第一导电类型的第二半导体层的第五步骤；和使在第一半导体层中注入的掺杂剂扩散以便在第一和第二半导体层中形成第二导电类型的掺杂区的第六步骤。第二步骤到第六步骤重复至少一次，以便形成最终的边缘结构，该边缘结构包括多个重叠的第一导电类型的半导体层和至少两列第二导电类型的掺杂区，所述列插入在所述多个重叠的半导体层中，并由随后通过掩模开口注入的掺杂区的重叠而形成，在高电压半导体器件附近的列比距高电压半导体器件较远的列更深。
希望提供一种具有氧化物衬里的超结器件以及制造具有氧化物衬里沟槽的超结器件的方法。还希望提供一种利用已知的技术制造这种超结器件的方法，例如利用等离子蚀刻、反应离子蚀刻(RIE)、溅射蚀刻、汽相蚀刻、化学蚀刻、深RIE等。
发明内容
简言之，本发明的实施例包括一种制造半导体器件的方法。在工艺开始，提供具有彼此反向的第一主表面和第二主表面的半导体衬底。该半导体衬底在第二主表面具有第一导电类型的重掺杂区，并在第一主表面具有第一导电类型的轻掺杂区。在所述半导体衬底中提供多个沟槽和多个台面，每个台面具有邻接沟槽和第一延伸部分，该第一延伸部分从所述第一主表面朝向所述重掺杂区延伸至第一深度位置。至少一个台面具有第一侧壁表面和第二侧壁表面。所述多个沟槽中的每一个具有底部。该方法包括用第二导电类型的掺杂剂掺杂所述至少一个台面的第一侧壁表面，以形成第二导电类型的第一掺杂区。该方法还包括用第二导电类型的掺杂剂掺杂所述至少一个台面的第二侧壁表面，以形成第二导电类型的第三掺杂区。该方法包括用第一导电类型的掺杂剂掺杂所述至少一个台面的第一侧壁表面，以在第一侧壁提供第一导电类型的第二掺杂区，并用第一导电类型的掺杂剂掺杂所述至少一个台面的第二侧壁，以在第二侧壁提供第一导电类型的第四掺杂区。然后至少将与所述至少一个台面相邻的沟槽用氧化物材料加上衬里，并且然后填充上半绝缘材料和绝缘材料中的一种。
在另一方面，本发明的实施例包括一种制造半导体器件的方法。在工艺开始，提供具有彼此反向的第一主表面和第二主表面的半导体衬底。该半导体衬底在第二主表面具有第一导电类型的重掺杂区，并在第一主表面具有第一导电类型的轻掺杂区。提供多个沟槽和多个台面，每个台面具有邻接沟槽和第一延伸部分，该第一延伸部分从所述第一主表面朝向所述重掺杂区延伸至第一深度位置。至少一个台面具有第一侧壁表面和第二侧壁表面。所述多个沟槽中的每一个具有底部。该方法包括用第一导电类型的掺杂剂掺杂所述至少一个台面的第一侧壁表面，以形成第一导电类型的第一掺杂区。该方法还包括用第一导电类型的掺杂剂掺杂所述至少一个台面的第二侧壁表面，以形成第一导电类型的第二掺杂区。该方法包括用第二导电类型的掺杂剂掺杂所述至少一个台面的第一侧壁表面，以在第一侧壁提供第一导电类型的第二掺杂区，并用第二导电类型的掺杂剂掺杂所述至少一个台面的第二侧壁。然后至少将与所述至少一个台面相邻的沟槽用氧化物材料加上衬里，并且然后填充上半绝缘材料和绝缘材料中的一种。
本发明的其他实施例包括通过以上方法形成的半导体。
附图说明
结合附图可以对本发明的前述发明内容和下述优选实施例的详细说明有更好的理解。为了举例说明本发明，附图中示出了目前优选的实施例。但是应当理解的是，本发明不限于所示出的精确的排列和方式。
图1是根据本发明的第一优选实施例具有氧化物衬里的n型半导体衬底的局部截面视图；
图2是n型半导体衬底的局部截面视图；
图3是图2的半导体衬底在蚀刻步骤之后以第一和第二预定注入角度注入p导电类型的掺杂剂并使注入的离子扩散的局部截面视图；
图4是图3的半导体衬底在以第一和第二预定注入角度注入n导电类型的掺杂剂并使注入的离子扩散之后的局部截面视图；
图5是图4的半导体衬底在衬上氧化物材料、再填充半绝缘材料并平坦化之后的局部截面视图；
图6是图5的半导体衬底的局部截面视图，示出了被制备用于形成有源器件的器件；
图7是根据第一优选实施例使用标准平坦工艺的平坦金属氧化物半导体场效应晶体管(MOSFET)n型结构的单元说明的局部截面视图；
图8是根据第一优选实施例的替代方案使用标准平坦工艺的平坦MOSFET n型结构的单元说明的局部截面视图；
图9是根据本发明的第二优选实施例具有氧化物衬里和缓冲层的n型半导体衬底的局部截面视图；
图10是根据本发明的第三优选实施例具有氧化物衬里的n型半导体衬底的局部截面视图；
图11是n型半导体衬底的局部截面视图；
图12是图11的半导体衬底在蚀刻步骤之后以第一和第二预定注入角度注入n导电类型的掺杂剂并使注入的离子扩散的局部截面视图；
图13是图12的半导体衬底在衬上氧化物材料并填充未掺杂多晶硅之后的局部截面视图；
图14是图13的半导体衬底在再填充未掺杂多晶硅并平坦化之后的局部截面视图；
图15是图14的半导体衬底的局部截面视图，示出了被制备用于形成有源器件的器件；
图16是根据第三优选实施例使用标准平坦工艺的平坦MOSFET n型结构的单元说明的局部截面视图；
图17是根据本发明的第四优选实施例具有氧化物衬里和缓冲层的n型半导体衬底的局部截面视图。
具体实施方式
为了方便起见，在以下说明中使用了特定的术语体系，并且这并不是限制性的。措词“右”、“左”、“下”和“上”表示在参照的附图中的方向。措词“向内”和“向外”分别是指朝着以及远离描述的对象及其指定部分的几何中心。术语包括以上具体提及的措词、其衍生物以及类似引入的措词。此外，如权利要求以及在说明书的对应部分中使用的，措词″一″表示“至少一个”。
尽管本发明的任何特定实施例可以涉及特定的导电类型(例如，p型或n型)，但本领域技术人员可容易地理解，p型导电类型可以与n型导电类型调换，且反之亦然，并且器件仍然是功能上正确的(即，第一或第二导电类型)。因此，如此处使用的，对n型的引用可以与p型互换，对p型的引用可以与n型互换。
此外，n+和p+分别是指重掺杂的n和p区域；n++和p++分别是指极重掺杂的n和p区域；n-和p-分别是指轻掺杂的n和p区域；而n--和p--分别是指极轻掺杂的n和p区域。然而，这种相对的掺杂术语不应当认为是限制性的。
图1-6一般性地示出了根据本发明的第一优选实施例用于制造n型结构的工艺。
参考图2，示出了半导体晶片的局部视图，该半导体晶片包括n++衬底3和n外延层5。如这里所用的，对导电类型的引用限于所描述的实施例。然而，本领域技术人员知道，p型导电类型能够与n型导电类型调换，并且器件仍然是功能正确的(即，第一或第二导电类型)。因此，如这里所用的，对n或p的引用还可以意味着n和p或者p和n可以被替换。金属氧化物半导体场效应晶体管(MOSFET)栅控器件，例如绝缘栅双极晶体管(IGBT)，能够在p+衬底上具有n型外延层的外延晶片中制造(反之亦然)。
图1示例说明了根据本发明的一个实施例形成部分制造的超结器件所需的步骤。
参考图3，利用本领域中已知的技术，蚀刻外延层5以触及或接近衬底3和外延层5之间的界面。蚀刻处理产生了沟槽9和台面11。作为“器件台面”的台面11被用来形成每个晶体管的电压维持层或通过该工艺制造的有源器件单元。台面11被称为器件台面，因为与周围的终端或边缘终端区相对，台面11处于有源区中。有源区是将在其上形成半导体器件的区域，而终端区是在有源器件的单元之间提供绝缘的区域。
台面11的间隔，即沟槽9的宽度A，和沟槽9的深度B被用来确定要进行的并在稍后论述的离子注入的注入角度Φ、Φ′(即，第一和第二注入角度Φ、Φ′)。由于同样的原因，台面11和边缘终端区之间的宽度A也近似为相同的距离。尽管没有清楚示出，但在一些实施例中，沟槽9优选地在其顶部比其底部稍宽约1％到10％，以便当沟槽9例如被填充生长的氧化物时，促进沟槽填充处理。因此，在具有较宽顶部的沟槽9的实施例中，台面11具有相对于第一主表面保持预定倾角的第一侧壁表面和相对于第一主表面保持预定倾角的第二侧壁表面。第一侧壁表面的倾角与第二侧壁表面的倾角大约相同，其取决于蚀刻工艺的公差。
在其他实施例中，希望台面11的侧壁尽可能垂直(即，0°倾角)。尽管第一沟槽9从外延层5的第一主表面朝向衬底(重掺杂区域)3延伸至第一深度位置，深度B，但第一沟槽9不必总是向衬底(重掺杂区域)3延伸。
优选地，通过利用已知的技术来进行蚀刻，例如等离子蚀刻、反应离子蚀刻(RIE)、溅射蚀刻、汽相蚀刻、化学蚀刻、深RIE等。利用深RIE，沟槽9能够被形成为具有约40到300微米(μm)或更深的深度B。深RIE技术允许更深的沟槽9具有更直的侧壁。此外，除该工艺的其他步骤之外，形成比传统蚀刻或形成的沟槽9具有更直侧壁的更深沟槽9，导致最终的超结器件与传统的半导体晶体管器件相比，具有增强的雪崩击穿电压(Vb)特性(即，雪崩击穿电压(Vb)能够增加至约200到1200伏或更大)。
如果需要，可以使用例如以下处理步骤中的一个或多个来平滑每个沟槽9的侧壁：(i)各向同性等离子蚀刻可用来从沟槽表面去除薄硅层(通常100到1000埃)，或(ii)可以在沟槽的表面上生长二氧化硅牺牲层，然后利用诸如缓冲氧化物蚀刻或稀释氢氟酸蚀刻等蚀刻去除。利用这些技术中的任一种或两种能够产生具有圆角的平滑沟槽表面，同时去除残余应力和不希望的污染。然而，在希望具有垂直侧壁和方角的实施例中，将使用各向异性蚀刻工艺，而不是上面论述的各向同性蚀刻工艺。与各向同性蚀刻相对，各向异性蚀刻通常意味着在被蚀刻的材料中在不同的方向具有不同的蚀刻速率。
也可以想到沟槽9和台面11的许多几何布置(即在平面图中)，而不脱离本发明。
参考图3，以小的角度Φ(即，第一预定注入角度Φ)，而不利用掩模步骤，台面11在一侧上以约40千电子伏特(KeV)到几兆eV范围的高能量等级被注入p型掺杂剂，例如硼(B)  (即，具有第二导电类型或p型导电类型的掺杂剂)。优选地，能量等级在约200KeV到1MeV的范围内，但是应当认识到，能量等级应被选择为足以注入掺杂剂。如由粗箭头表示的，第一预定注入角度Φ由台面11之间的宽度A和沟槽9的深度B来确定，并且可在距垂线为约2°到12°之间，优选地为约4°。利用宽度A和深度B来确定第一预定注入角度Φ确保了只有沟槽9的侧壁而非有源区中沟槽9的底部被注入。因此，第二导电类型的掺杂剂以第一预定注入角度Φ注入到至少一个预选的台面11中，以在一个沟槽9的侧壁表面形成第二导电类型的第一掺杂区，其具有低于重掺杂区域的掺杂浓度。可以利用其他掺杂技术。
如由粗箭头表示的，台面11的相对侧以第二预定注入角度Φ′被注入硼B。类似于第一预定注入角度Φ，第二预定注入角度Φ′由台面11之间的宽度A和沟槽9的深度B来确定，并且可在距垂线为约-2°到-12°之间，优选地为约-4°。利用宽度A和深度B来确定第二预定注入角度Φ′确保了只有沟槽9的侧壁而非有源区中沟槽9的底部被注入。因此，第二导电类型的掺杂剂以第二预定注入角度Φ′注入到至少一个预选的台面11中，以在一个沟槽9的侧壁表面形成第二导电类型的第二掺杂区，其具有低于重掺杂区域的掺杂浓度。可以利用其他掺杂技术。
可选地，在注入第二p型注入物(图3)之后，以高达约1200摄氏度的温度执行驱入(drive in)步骤(即扩散)至约24小时，以将台面11转换为p-p柱22(图4)。应该认识到，温度和维持该温度的时间被选择为足以驱入被注入的掺杂剂。
如图4所示，然后用诸如磷(P)或砷(As)的n型掺杂剂进行第二注入。该n型注入是以第一预定注入角度Φ并以约30KeV至1MeV的能量等级进行的。优选地，能量等级在约40到300KeV的范围，但应该认识到，能量等级应被选择为足以注入掺杂剂。在图4中，p-p柱22的相对侧也被以第二预定注入角度Φ′注入n型掺杂剂。可以利用其他掺杂技术。
可选地，在第二n型注入之后，以高达约1200摄氏度的温度执行驱入步骤(即扩散)至约24小时，导致p-p柱22被转换为np-pn柱27(图5)与右侧终端n和p区域31，如图5所示。
然后，沟槽9被衬上或涂覆氧化物介电材料薄层，在np-pn柱27的侧部和沟槽9的底部形成氧化物衬里133。在本实施例中，使用称为低压(LP)化学汽相淀积(CVD)四乙基原硅酸盐(TEOS)或简称为“LPTEOS”的技术进行沟槽加衬。替代地，旋涂玻璃(SOG)技术或任何其他适合的技术可用来给沟槽9衬上氧化物衬里133。优选地，氧化物衬里133为约100埃(
Figure 2006800135106_0
)到10,000
Figure 2006800135106_1
厚(1μm＝10,000)。氧化物衬里133减少了沟槽9中硅表面上的电荷，因为氧化物将“消耗”沟槽9的壁表面上的电荷。
沟槽9然后被再填充(填充)以半绝缘材料或者掺杂或未掺杂的多晶硅(多晶(poly))190。半绝缘材料可以是半绝缘多晶硅(SIPOS)。优选地，沟槽9被再填充以SIPOS 190。SIPOS中氧含量的量被选择性地选择为2％至80％之间，以提高有源区的电特性。增加氧含量的量对于电特性而言是所期望的，但是改变氧含量也会导致变化的材料特性。更高氧含量的SIPOS将会与周围的硅不同地热膨胀与收缩，这可能导致不期望的破裂或碎裂，尤其是在不同材料的界面附近。因此，SIPOS的氧含量最好被选择为获得最期望的电特性而对机械性能没有不期望的影响。
图6示出了在再填充之后，优选地使用化学机械抛光(CMP)或本领域中已知的其他技术对器件进行平坦化。暴露出n/p柱27，以产生供晶体管在其上形成的器件特征。平坦化的量约为0.6至3.2μm。选择平坦化的量，以足以暴露出n/p柱27，但是不打开在填充处理过程中可能出现的填充材料190中的任何内部空隙。优选地，平坦化约为1.0至1.5μm。可选地，然后可在终端区31中添加终端环，例如p型终端环。
图7和8是根据第一优选实施例使用标准平坦工艺的平坦金属氧化物半导体场效应晶体管(MOSFET)n型结构的单元说明(即，单个单元或多单元芯片的各个器件或单元的构造)的局部截面视图。
图7示出了根据第一优选实施例的np-pn台面器件，其具有通过氧化物衬里133和SIPOS或多晶再填充物190而与其他相邻单元隔离的np-pn柱27。衬底3充当漏区，并且np-pn柱27设置在其上。该器件还包括源区505。源区505包括p区501，其中形成有n型源极连接器区域502。氧化物层506将一对栅多晶区504从n型源极连接器502和p区501分开。
图8示出了第一优选实施例的替代方案，其中pn-np台面器件用在n型平坦MOS结构中。该器件具有pn-np柱27，其通过氧化物衬里133和SIPOS或多晶再填充物190而与其他相邻单元隔离。衬底3充当漏区，并且pn-np柱127设置在其上。该器件还包括源区1505。源区1505包括p区1501，其中形成有n型源极连接器区域1502。氧化物层1506将栅多晶区1504从n型源极连接器1502和p区1501分开。
图9示出了根据本发明的第二优选实施例具有氧化物衬里133的半导体器件。第二优选实施例类似于第一优选实施例，除了沟槽9(例如，参见图3)不是一直延伸到外延层5和n++衬底3之间的界面。相反，从沟槽9的底部到外延层5和n++衬底3之间的界面具有约1μm到25μm的缓冲层。
台面11(图3)和/或柱27(图9)被示出为具有比传统器件的台面更宽并且比沟槽9(图3)更宽的宽度，尽管优选实施例可适用于具有与传统台面和/或柱具有相同或更窄宽度的台面和/或柱的器件。台面和/或柱的宽度不应被认为是限制性的。
图10到15一般性地示出了根据本发明的第三优选实施例制造n型结构的工艺。
图10示出了n型结构的第三优选实施例，其包括通过双p(2p)掺杂的多晶硅再填充物390分开的nn柱327。图10还示出了根据第三优选实施例用于形成半导体器件的步骤。
与第一优选实施例类似，图11示出了该工艺开始于其上具有n型外延层5的n++衬底3。在外延层5中形成的蚀刻接近n++衬底3，以形成通过沟槽309分开的台面311，如图12所示。此后，以第一预定注入角度Φ将n型掺杂剂注入到台面311的一侧，然后以第二预定注入角度Φ′将n型掺杂剂注入到台面311的另一侧。在n型注入之后，以高达约1200摄氏度的温度执行驱入步骤(即扩散)至约24小时，这导致n型台面311(图13)被转换为n柱327(图14)。
图13和14示出了沟槽309被填充有氧化物材料薄层，该氧化物材料薄层在n-n柱327的侧部和沟槽309的底部形成氧化物衬里133。优选地通过LPCVD TEOS形成氧化物衬里133。优选地，氧化物衬里133约为100
Figure 2006800135106_3
到10,000
Figure 2006800135106_4
。然后在氧化物衬里133之上，在n-n柱327的侧部和沟槽309的底部，沟槽309被填充以未掺杂多晶硅的薄层390。优选地，未掺杂多晶硅层365约为100到10,000
Figure 2006800135106_6
。
在给沟槽309的底部和n-n柱327的侧壁加衬之后，以第一预定注入角度Φ注入p型掺杂剂(类似于图4)，之后以第二预定注入角度Φ′将p型掺杂剂注入到n-n柱327的另一侧。此后，进行未掺杂多晶硅再填充，得到2p多晶填充物390(图14)，并进行平坦化处理。另外，可选地，可以在进行平坦化处理之前进行扩散。最后，可以对器件进行清洁，并进行p型体注入和单元生成，如图15所示。
图16示出了根据第三优选实施例的器件的单元结构，其具有通过氧化物衬里133和2p多晶再填充物390而与其他相邻单元隔离的n柱327。该器件包括安装在作为漏区的衬底3上的n-n柱327，该器件的有源部分通过氧化物衬里133和2p多晶再填充物390而与其他相邻单元隔离。该器件还包括源区305。源区305包括p区301，其中形成有n型源极连接器区域302。氧化物层306将栅多晶区304从n型源极连接器302和p区301分开。
图17示出了根据本发明的第四优选实施例具有氧化物衬里133的半导体器件。该第四优选实施例类似于第三优选实施例，除了沟槽309不是一直延伸到外延层5和n++衬底3之间的界面。相反，从沟槽309的底部到外延层5和n++衬底3之间的界面具有约1μm到25μm的缓冲层。
如上所述，因为n柱和p柱可以互换，工艺是多种多样的。对于p沟道器件的制造，衬底为p+型，而对于n沟道器件，衬底为n+型。再填充材料可以是掺杂或未掺杂的氧化物、半绝缘材料(例如SIPOS)、掺杂或未掺杂多晶硅(多晶)、氮化物或这些材料的组合。不同的实施例可用来制造MOSFET和肖特基二极管及类似器件。
最后，边缘终端区可包括浮动环或场板(field plate)终端，而不脱离本发明。
从前述内容可以看出，本发明针对具有氧化物衬里沟槽的超结器件和制造具有氧化物衬里沟槽的超结器件的方法。本领域技术人员会认识到，可对上述实施例进行改变，而不脱离其宽泛的发明构思。因此，应理解，本发明不限于所述的特定实施例，而是意图涵盖在由所述权利要求限定的本发明的要旨和范围内的修改。

Claims (26)

1.一种制造半导体器件的方法，包括：
提供具有彼此反向的第一主表面和第二主表面的半导体衬底，该半导体衬底在第二主表面具有第一导电类型的重掺杂区，并在第一主表面具有第一导电类型的轻掺杂区；
在所述半导体衬底中提供多个沟槽和多个台面，每个台面与沟槽邻接，并且每个沟槽从所述第一主表面朝向所述重掺杂区延伸至第一深度位置，至少一个台面具有第一侧壁表面和第二侧壁表面，所述多个沟槽中的每一个具有底部；
用第二导电类型的掺杂剂掺杂所述至少一个台面的第一侧壁表面，以形成第二导电类型的第一掺杂区；
用所述第二导电类型的掺杂剂掺杂所述至少一个台面的第二侧壁表面，以形成第二导电类型的第二掺杂区；
用第一导电类型的掺杂剂掺杂所述至少一个台面的第一侧壁表面，以在第一侧壁提供第一导电类型的第二掺杂区，并用第一导电类型的掺杂剂掺杂所述至少一个台面的第二侧壁表面，以在第二侧壁提供第一导电类型的第四掺杂区；
至少将与所述至少一个台面相邻的沟槽用氧化物材料加上衬里；和
至少将与所述至少一个台面相邻的沟槽填充上半绝缘材料和绝缘材料中的一种。
2.根据权利要求1的方法，其中通过低压化学汽相淀积四乙基原硅酸盐和旋涂玻璃淀积中的一种形成氧化物衬里。
3.根据权利要求1的方法，还包括：
在加氧化物衬里的步骤之后，在所述沟槽的底部和各个包括第一和第二侧壁的所述台面之上形成未掺杂多晶硅层。
4.根据权利要求1的方法，其中用半绝缘材料和绝缘材料中的一种填充多个沟槽的步骤包括：用未掺杂多晶硅、掺杂多晶硅、掺杂氧化物、未掺杂氧化物、氮化硅和半绝缘多晶硅中的至少一种填充所述多个沟槽。
5.根据权利要求1的方法，其中所述第一侧壁表面具有相对于所述第一主表面保持的第一预定倾角，所述第二侧壁表面具有相对于所述第一主表面保持的第二预定倾角。
6.根据权利要求1的方法，其中所述第一侧壁表面和第二侧壁表面通常相对于所述第一主表面垂直。
7.根据权利要求1的方法，其中利用等离子蚀刻、反应离子蚀刻、溅射蚀刻、汽相蚀刻和化学蚀刻中的一种或多种形成所述多个沟槽。
8.根据权利要求1的方法，其中以第一预定注入角度执行将第二导电类型的掺杂剂注入到所述第一侧壁表面中。
9.根据权利要求1的方法，其中以第二预定注入角度执行将第二导电类型的掺杂剂掺杂到所述第二侧壁表面中。
10.根据权利要求1的方法，其中以第一预定注入角度执行将第一导电类型的掺杂剂掺杂到所述第一侧壁表面中。
11.根据权利要求1的方法，其中以第二预定注入角度执行将第一导电类型的掺杂剂掺杂到所述第二侧壁表面中。
12.根据权利要求1的方法，还包括：
在掺杂第一导电类型的掺杂剂之前将第二导电类型的掺杂剂扩散到所述至少一个台面中。
13.一种通过权利要求1的方法形成的半导体器件。
14.一种制造半导体器件的方法，包括：
提供具有彼此反向的第一主表面和第二主表面的半导体衬底，该半导体衬底在第二主表面具有第一导电类型的重掺杂区，并在第一主表面具有第一导电类型的轻掺杂区；
在所述半导体衬底中提供多个沟槽和多个台面，每个台面与沟槽邻接，并且每个沟槽从所述第一主表面朝向所述重掺杂区延伸至第一深度位置，至少一个台面具有第一侧壁表面和第二侧壁表面，所述多个沟槽中的每一个具有底部；
用第一导电类型的掺杂剂掺杂所述至少一个台面的第一侧壁表面，以形成第一导电类型的第一掺杂区；
用第一导电类型的掺杂剂掺杂所述至少一个台面的第二侧壁表面，以形成第一导电类型的第二掺杂区；
用第二导电类型的掺杂剂掺杂所述至少一个台面的第一侧壁表面，以在第一侧壁提供第二导电类型的第二掺杂区，用所述第二导电类型的掺杂剂掺杂所述至少一个台面的第二侧壁；
至少将与所述至少一个台面相邻的沟槽用氧化物材料加上衬里；和
至少将与所述至少一个台面相邻的沟槽填充上半绝缘材料和绝缘材料中的一种。
15.根据权利要求14的方法，其中通过低压化学汽相淀积四乙基原硅酸盐和旋涂玻璃淀积中的一种形成氧化物衬里。
16.根据权利要求14的方法，还包括：
在加氧化物衬里的步骤之后，在所述沟槽的底部和各个包括第一和第二侧壁的所述台面之上形成未掺杂多晶硅层。
17.根据权利要求14的方法，其中用半绝缘材料和绝缘材料中的一种填充多个沟槽的步骤包括：用未掺杂多晶硅、掺杂多晶硅、掺杂氧化物、未掺杂氧化物、氮化硅和半绝缘多晶硅中的至少一种填充所述多个沟槽。
18.根据权利要求14的方法，其中所述第一侧壁表面具有相对于所述第一主表面保持的第一预定倾角，所述第二侧壁表面具有相对于所述第一主表面保持的第二预定倾角。
19.根据权利要求14的方法，其中所述第一侧壁表面和第二侧壁表面通常相对于所述第一主表面垂直。
20.根据权利要求14的方法，其中利用等离子蚀刻、反应离子蚀刻、溅射蚀刻、汽相蚀刻和化学蚀刻中的一种或多种形成所述多个沟槽。
21.根据权利要求14的方法，其中以第一预定注入角度执行将第二导电类型的掺杂剂掺杂到所述第一侧壁表面中。
22.根据权利要求14的方法，其中以第二预定注入角度执行将第二导电类型的掺杂剂掺杂到所述第二侧壁表面中。
23.根据权利要求14的方法，其中以第一预定注入角度执行将第一导电类型的掺杂剂掺杂到所述第一侧壁表面中。
24.根据权利要求14的方法，其中以第二预定注入角度执行将第一导电类型的掺杂剂掺杂到所述第二侧壁表面中。
25.根据权利要求14的方法，还包括：
在注入第二导电类型的掺杂剂之前将第一导电类型的掺杂剂扩散到所述至少一个台面中。
26.一种通过权利要求14的方法形成的半导体器件。
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