CN103189989B - 延长漏极的mos晶体管 - Google Patents

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Abstract

一种集成电路（1000）形成在包括延长漏极的MOS晶体管的SOI衬底上，所述延长漏极的MOS晶体管具有在通过p‑n结（1016）耦合到操作晶圆的漏极区或本体区中的透过衬底的二极管（1024），即与漏极区或本体区电隔离。

Description

延长漏极的MOS晶体管
技术领域
本发明涉及集成电路，尤其是涉及在绝缘体上硅（SOI）衬底上形成的集成电路中的延长漏极的MOS晶体管。
背景技术
集成电路可以在绝缘体上硅（SOI）衬底上形成，其包括例如单晶硅的半导体材料的操作晶圆、位于操作晶圆的顶部表面上的掩埋氧化物层、以及半导体材料的SOI膜，例如位于掩埋氧化物层的顶部表面上的单晶硅。晶体管和集成电路的可能的其他组件可以在SOI膜中形成。掩埋氧化物层的厚度可以受到限制，以便在SOI膜中提供期望性能水平的短沟道金属氧化物半导体（MOS）晶体管。例如，在短沟道MOS晶体管中获得期望水平的关闭状态泄漏电流可能需要掩埋氧化物层不要比特定的最大厚度更厚。
集成电路可以包括在与沟道区相邻的漏极区中具有漂移区的延长漏极的MOS晶体管，例如横向扩散的金属氧化物半导体（LDMOS）晶体管、双扩散的金属氧化物半导体（DMOS）晶体管或漏极延长的金属氧化物半导体（DEMOS）晶体管。可以期望以比掩埋氧化物层的击穿电压更高的电压操作延长漏极的MOS晶体管。之前试图集成延长漏极的MOS晶体管是有问题的。采取的一个途径是增加SOI层的厚度，这会不期望地增加短沟道MOS晶体管中的关闭状态泄漏电流。其他途径包括在掩埋氧化物层中形成小孔，以便容纳靠近小孔的p-n结，p-n结被反向偏置以耗尽在延长漏极的MOS晶体管下的操作晶圆，并且由此减少跨越掩埋氧化物层的电场。在形成SOI膜之前图案化掩埋氧化物层以形成所述小孔会不期望地增加集成电路的制造成本以及复杂性。类似地，通过有选择地离子注入氧形成图案化的掩埋氧化物层会不期望地退化集成电路的性能参数，以及不期望地增加集成电路的制造成本和复杂性。
发明内容
包括延长漏极的金属氧化物半导体（MOS）晶体管的集成电路可以在绝缘体上硅（SOI）衬底上形成，以便在延长漏极的MOS晶体管中包括透过衬底的二极管。透过衬底的二极管具有透过衬底的通孔，其包括接触SOI衬底的操作晶圆的导电通孔填充插件。p-n结形成为与透过衬底的通孔的边界相邻，以便在透过衬底的二极管下面的操作晶圆可以通过反向偏置p-n结而被耗尽。
在某些实施例中，通孔填充插件在透过衬底的通孔的侧壁处接触并电连接到SOI膜。在其他实施例中，电介质衬垫可以在透过衬底的通孔的侧壁上形成，以便通孔填充插件与延长漏极的MOS晶体管的漏极和本体区电隔离。还描述了形成所述实施例的方法。
附图说明
图1A-1D、2A-2C、3A和3B、4A和4B、5A和5B、6A和6B、7A和7B、8A和8B以及9A-9D示出了根据实施例描述包括具有透过衬底的二极管的延长漏极的MOS晶体管的集成电路的制造步骤的横截面图。
图10和11示出了根据实施例的包括具有透过衬底的二极管的延长漏极的MOS晶体管的集成电路的顶视图。
图12和13示出了根据实施例的包括具有透过衬底的二极管的延长漏极的MOS晶体管的集成电路的横截面图。
具体实施方式
包括延长漏极的MOS晶体管的集成电路可以在绝缘体上硅（SOI）衬底上形成。该晶体管可以包括透过衬底的二极管，其经配置以便在透过衬底的二极管下面的SOI衬底的操作晶圆可以通过反向偏置透过衬底的二极管的p-n结而被耗尽。在具有p型操作晶圆的SOI衬底上形成的n沟道延长漏极的MOS晶体管中，透过衬底的二极管可以在晶体管的n型漏极区中形成。在具有p型操作晶圆的SOI衬底上形成的p沟道延长漏极的MOS晶体管中，透过衬底的二极管可以在晶体管的n型本体区中形成。该二极管具有从SOI衬底的SOI膜的顶部表面延伸穿过SOI衬底的掩埋氧化物层到达操作晶圆中的透过衬底的通孔。导电的通孔填充插件在透过衬底的通孔中形成，以便接触该操作晶圆。透过衬底的二极管的p-n结形成为与透过衬底的通孔的边界相邻。透过衬底的二极管的元件可以与集成电路中透过衬底的触点中的元件并行地形成，所述透过衬底的触点中的元件提供到操作晶圆的电连接。
图1A-1D示出了根据第一实施例的透过衬底的二极管的形成阶段。集成电路1000在SOI衬底中和SOI衬底上形成，所述SOI衬底包括例如单晶硅晶圆的半导体操作晶圆1002。该操作晶圆具有第一导电类型，在这个例子中是p型。该SOI衬底还包括在操作晶圆1002的顶部表面上形成的掩埋氧化物层1004。掩埋氧化物层1004通常主要由二氧化硅形成，但是可以是任意电介质材料，例如氮氧化硅、氮化硅或铝氧化物。该SOI衬底进一步包括在掩埋氧化物层1004的顶部表面上形成的SOI膜1006。SOI膜1006具有适于形成集成电路1000的组件的半导体材料。透过衬底的通孔1008在SOI衬底中形成，其从SOI膜1006的顶部表面延伸穿过掩埋氧化物层1004，以便通孔1008的边界1010的底表面接触操作晶圆1002。由通过例如光致抗蚀剂或氮化硅的合适的掩模的一个或更多的活化离子蚀刻（RIE）操作可以形成透过衬底的通孔1008。在本实施例中，透过衬底的通孔1008在例如漏极区或漂移区中的晶体管的n型区中形成。
参考图1B，n型掺杂的侧壁层1012在通孔1008的边界1010的侧壁处的SOI膜1006中形成。n型掺杂的底层1014在通孔1008的边界1010的底表面处的操作晶圆1002中形成。掺杂的侧壁层1012和掺杂的底层1014被并行形成，例如通过在旋转集成电路1000时以若干子剂量（subdose）以某角度离子注入掺杂物。在一个版本中，在掺杂的侧壁层1012和掺杂的底层1014中的平均掺杂密度比与掺杂的侧壁层1012相邻的SOI膜1006的平均掺杂密度多至少40%。p-n结1016形成在与底表面处的透过衬底的通孔1008的边界1010相邻的操作晶圆1002中。
参考图1C，导电的通孔填充插件1018在透过衬底的通孔1008中形成，以便接触掺杂的底层1014。通孔填充插件1018可以是，例如多晶体硅（即，多晶硅）。通孔填充插件1018可以通过例如在透过衬底的通孔1008中以及在集成电路1000的现有顶部表面之上沉积多晶硅层而形成，所述沉积通过以580°C到650°C之间的温度热分解低压反应器内部的硅烷SiH4气体并且随后通过化学机械抛光（CMP）操作和/或各向同性的等离子体蚀刻而去除集成电路1000的顶部表面的多晶硅而完成。通孔填充插件1018可以被去掺杂或掺杂到任何期望水平。在一个版本中，通孔填充插件1018可以以与掺杂的侧壁层1012相邻的SOI膜1006的平均掺杂密度的75%到125%之间的平均掺杂密度被n型掺杂。在通孔填充插件1018的形成期间和/或在随后的热制造操作期间，p-n结1016可以移动。
参考图1D，来自掺杂的侧壁层1012和掺杂的底层1014的掺杂物扩散到通孔填充插件1018中，从而形成较高传导率的通孔填充外部区域1020，可能会留下较低传导率的通孔填充核心区1022。较高传导率的通孔填充外部区域1020、掺杂的底层1014和p-n结1016的组合形成透过衬底的二极管1024。在延长漏极的MOS晶体管的操作期间，透过衬底的二极管1024可以被反向偏置，促使与透过衬底的二极管1024相邻的操作晶圆1002被耗尽，与操作在相同电压的不具有透过衬底的二极管的类似的延长漏极的MOS晶体管相比，减少了横跨与透过衬底的二极管1024相邻的掩埋氧化物层1004的电场。
图2A-2C示出了根据第二实施例的透过衬底的二极管的形成中的制造阶段。集成电路2000在SOI衬底中和SOI衬底上形成，所述SOI衬底包括半导体操作晶圆2002、掩埋氧化物层2004和SOI膜2006，如参考图1A所述的。操作晶圆具有第一导电类型，为了描述方便起见，假设是p型。透过衬底的通孔2008在SOI衬底中形成，其从SOI膜2006的顶部表面延伸穿过掩埋氧化物层2004，以便透过衬底的通孔2008的边界2010的底表面接触操作晶圆2002。在本实施例中，透过衬底的通孔2008在延长漏极的MOS晶体管的n型区中形成，例如在漏极区或漂移区中形成。
p型掺杂的侧壁层2012在透过衬底的通孔2008的边界2010的侧壁处的SOI膜2006中形成。p型掺杂的底层2014在透过衬底的通孔2008的边界2010的底表面处的操作晶圆2002中形成。如图1B所示，掺杂的侧壁层2012和掺杂的底层2014并行形成。在本实施例的一个版本中，在掺杂的侧壁层2012和掺杂的底层2014中的平均掺杂密度是与掺杂的侧壁层2012相邻的SOI膜2006的平均掺杂密度的至少50%。p-n结2016形成在与侧壁处的透过衬底的通孔2008的边界2010相邻的SOI膜2006中。
参考图2B，导电的通孔填充插件2018在透过衬底的通孔2008中形成，以便接触掺杂的底层2014，如图1C所示。通孔填充插件2018可以被去掺杂或掺杂到任何期望水平。在本实施例的一个版本中，通孔填充插件2018可以以与掺杂的侧壁层2012相邻的SOI膜2006的平均掺杂密度的75%到125%之间的平均掺杂密度被p型掺杂。
参考图2C，来自掺杂的侧壁层2012和掺杂的底层2014的掺杂物扩散到通孔填充插件2018中，从而形成较高传导率的通孔填充外部区2020，可能会留下较低传导率的通孔填充核心区2022。较高传导率的通孔填充外部区2020、掺杂的底层2014和p-n结2016的组合形成透过衬底的二极管2024。在延长漏极的MOS晶体管的操作期间，透过衬底的二极管2024可以被反向偏置，促使与透过衬底的二极管2024相邻的通孔填充插件2018和操作晶圆2002被耗尽，与操作在相同电压的不具有透过衬底的二极管的类似的延长漏极的MOS晶体管相比，减少了横跨与透过衬底的二极管2024相邻的掩埋氧化物层2004的电场。
图3A和3B示出了根据第三实施例的透过衬底的二极管的形成中的多个阶段。集成电路3000在SOI衬底中和在SOI衬底上形成，如参考图1A所述的，所述SOI衬底包括半导体操作晶圆3002、掩埋氧化物层3004和SOI膜3006。该操作晶圆具有第一导电类型，为了描述方便起见，假设是p型。透过衬底的通孔3008在SOI衬底中形成，其从SOI膜3006的顶部表面延伸穿过掩埋氧化物层3004，以便透过衬底的通孔3008的边界3010的底表面接触操作晶圆3002。在本实施例中，透过衬底的通孔3008在延长漏极的MOS晶体管的n型区中形成，例如在漏极区或漂移区中形成。在随后的外延生长工艺之前的清理蚀刻期间，在透过衬底的通孔3008的边界3010处的一部分掩埋氧化物层3004可以被去除。
参考图3B，晶体硅的n型导电通孔填充插件3012通过外延生长工艺在透过衬底的通孔3008中形成。如图3B所示，通孔填充插件3012可以完全填充透过衬底的通孔3008，或可以具有在中心区中的空隙。空隙可以在掩埋氧化物层3004与通孔填充插件3012之间形成。在本实施例的一个版本中，通孔填充插件3012可以以与透过衬底的通孔3008相邻的SOI膜3006的平均掺杂密度的75%到125%之间的平均掺杂密度被掺杂。p-n结3014在与底表面处的透过衬底的通孔3008的边界3010相邻的操作晶圆3002中形成。
通孔填充插件3012和p-n结3014的组合形成透过衬底的二极管3016。在晶体管的操作期间，二极管3016可以被反向偏置，促使与二极管3016相邻的操作晶圆3002被耗尽，与操作在相同电压的不具有透过衬底的二极管的类似的延长漏极的MOS晶体管相比，减少了横跨与二极管3016相邻的掩埋氧化物层3004的电场。
图4A和4B示出了根据第四实施例的透过衬底的二极管的连续形成阶段。集成电路4000在SOI衬底中和SOI衬底上形成，所述SOI衬底包括半导体操作晶圆4002、掩埋氧化物层4004和SOI膜4006，如参考图1A所述的。操作晶圆具有第一导电类型，为了描述方便起见，假设是p型。透过衬底的通孔4008在SOI衬底中形成，该透过衬底的通孔4008从SOI膜4006的顶部表面延伸穿过掩埋氧化物层4004，以便通孔4008的边界4010的底表面接触操作晶圆4002。在本实施例中，透过衬底的通孔4008形成在晶体管的n型区中，例如漏极区或漂移区中。在随后的外延生长工艺之前的清理蚀刻期间，在通孔4008的边界4010处的一部分掩埋氧化物层4004可以被去除。
参考图4B，晶体硅的p型导电通孔填充插件4012通过外延生长工艺在通孔4008中形成。如图4B所示，通孔填充插件4012可以完全填充通孔4008，或可以具有在中心区中的空隙。空隙可以在掩埋氧化物层4004与通孔填充插件4012之间形成。在一个版本中，通孔填充插件4012可以以与透过衬底的通孔4008相邻的SOI膜4006的平均掺杂密度的75%到125%之间的平均掺杂密度被掺杂。p-n结4014形成在与通孔4008的侧壁处的边界4010相邻的SOI膜4006中。
通孔填充插件4012和p-n结4014的组合形成透过衬底的二极管4016。在延长漏极的MOS晶体管的操作期间，透过衬底的二极管4016可以被反向偏置，促使与透过衬底的二极管4016相邻的通孔填充插件4012和操作晶圆4002被耗尽，与操作在相同电压的不具有透过衬底的二极管的类似的延长漏极的MOS晶体管相比，减少了横跨与透过衬底的二极管4016相邻的掩埋氧化物层4004的电场。
图5B和5B示出了根据第五实施例的透过衬底的二极管的形成。集成电路5000形成在SOI衬底中和SOI衬底上，如参考图1A所述的，所述SOI衬底包括半导体操作晶圆5002、掩埋氧化物层5004和SOI膜5006。该操作晶圆具有第一导电类型，为了描述方便起见，假设是p型。透过衬底的通孔5008在SOI衬底中形成，透过衬底的通孔5008从SOI膜5006的顶部表面延伸穿过掩埋氧化物层5004，以便透过衬底的通孔5008的边界5010的底表面接触操作晶圆5002。在本实施例中，通孔5008形成在延长漏极的MOS晶体管的n型区域中，例如漏极区或漂移区中。
参考图5B，去掺杂或轻微掺杂的多晶硅的n型导电通孔填充插件5012在透过衬底的通孔5008中形成。如图5B所示，通孔填充插件5012可以完全填充通孔5008，或可以具有在中心区中的空隙。来自SOI膜5006的掺杂物扩散到多晶硅通孔填充插件5012的顶部，并且来自操作晶圆5002的掺杂物扩散到多晶硅通孔填充插件5012的底部，以便在与底表面处的通孔5008的边界5010相邻的通孔填充插件5012中形成p-n结5014。
通孔填充插件5012和p-n结5014的组合形成透过衬底的二极管5016。在延长漏极的MOS晶体管的操作期间，透过衬底的二极管5016可以被反向偏置，促使与透过衬底的二极管5016相邻的操作晶圆5002被耗尽，与操作在相同电压的不具有透过衬底的二极管的类似的延长漏极的MOS晶体管相比，减少了横跨与二极管5016相邻的掩埋氧化物层5004的电场。
图6A和6B示出了根据第六实施例的透过衬底的二极管的形成阶段。集成电路6000在SOI衬底中和SOI衬底上形成，所述SOI衬底包括半导体操作晶圆6002、掩埋氧化物层6004和SOI膜6006，如参考图1A所述的。操作晶圆具有第一导电类型，为了描述方便起见，假设是p型。透过衬底的通孔6008在SOI衬底中形成，其从SOI膜6006的顶部表面延伸穿过掩埋氧化物层6004，以便通孔6008的边界6010的底表面接触操作晶圆6002。在本实施例中，通孔6008形成在晶体管的n型区中，例如漏极区或漂移区中。
参考图6B，n型多晶硅的n型导电通孔填充插件6012在通孔6008中形成。如图6B所示，通孔填充插件6012可以完全填充通孔6008，或可以具有在中心区中的空隙。在本实施例的一个版本中，通孔填充插件6012可以以与通孔6008相邻的SOI膜6006的平均掺杂密度的75%到125%之间的平均掺杂密度被掺杂。p-n结6014在与底表面处的通孔6008的边界6010相邻的操作晶圆6002中形成。
通孔填充插件6012和p-n结6014的组合形成透过衬底的二极管6016。在晶体管的操作期间，二极管6016可以被反向偏置，促使与二极管6016相邻的操作晶圆6002被耗尽，与操作在相同电压的不具有透过衬底的二极管的类似的延长漏极的MOS晶体管相比，减少了横跨与二极管6016相邻的掩埋氧化物层6004的电场。
图7A和7B示出了根据第七实施例的透过衬底的二极管的形成阶段。集成电路7000在SOI衬底中和SOI衬底上形成，所述SOI衬底包括半导体操作晶圆7002、掩埋氧化物层7004和SOI膜7006，如参考图1A所述的。操作晶圆具有第一导电类型，为了描述方便起见，假设是p型。透过衬底的通孔7008在SOI衬底中形成，其从SOI膜7006的顶部表面延伸穿过掩埋氧化物层7004，以便通孔7008的边界7010的底表面接触操作晶圆7002。在本实施例中，通孔7008形成在延长漏极的MOS晶体管的n型区域中，例如漏极区或漂移区中。
参考图7B，p型多晶硅的p型导电通孔填充插件7012在通孔7008中形成。如图7B所示，通孔填充插件7012可以完全填充通孔7008，或可以具有在中心区中的空隙。在本实施例的一个版本中，通孔填充插件7012可以以与透过衬底的通孔7008相邻的SOI膜7006的平均掺杂密度的75%到125%之间的平均掺杂密度被掺杂。p-n结7014在与透过衬底的通孔7008的侧壁处的边界7010相邻的SOI膜7006中形成。
通孔填充插件7012和p-n结7014的组合形成透过衬底的二极管7016。在延长漏极的MOS晶体管的操作期间，二极管7016可以被反向偏置，促使与二极管7016相邻的通孔填充插件7012和操作晶圆7002被耗尽，与操作在相同电压的不具有透过衬底的二极管的类似的延长漏极的MOS晶体管相比，减少了横跨与二极管7016相邻的掩埋氧化物层7004的电场。
图8A和8B示出了根据第八实施例的透过衬底的二极管的形成阶段。集成电路8000在SOI衬底中和SOI衬底上形成，所述SOI衬底包括半导体操作晶圆8002、掩埋氧化物层8004和SOI膜8006，如参考图1A所述的。操作晶圆具有第一导电类型，为了描述方便起见，假设是p型。透过衬底的通孔8008在SOI衬底中形成，其从SOI膜8006的顶部表面延伸穿过掩埋氧化物层8004，以便通孔8008的边界8010的底表面接触操作晶圆8002。在本实施例中，通孔8008形成在延长漏极的MOS晶体管的n型区域中，例如在漏极区或漂移区中形成。
在集成电路8000上执行离子注入操作，其在通孔8008的边界8010的底表面处的操作晶圆8002中形成n型注入层8012。在操作晶圆8002中形成n型注入层8012产生在底表面处与通孔8008的边界8010相邻的操作晶圆8002中的p-n结8014。在随后的热操作中，例如退火操作期间，在注入层8012中的掺杂物可以被活化。
参考图8B，导电通孔填充插件8016在通孔8008中形成。通孔填充插件8016可以由例如去掺杂或n型多晶硅或外延硅形成。来自SOI膜8006和注入层8012的掺杂物可以扩散到通孔填充插件8016中，以便在SOI膜8006与注入层8012之间提供增加的导电性。如图8B所示，通孔填充插件8016可以完全填充通孔8008，或可以具有在中心区中的空隙。在通孔填充插件8016的形成期间和/或在随后的热制造操作期间，p-n结8014可以移动。
通孔填充插件8016和p-n结8014的组合形成透过衬底的二极管8018。在延长漏极的MOS晶体管的操作期间，二极管8018可以被反向偏置，促使与二极管8018相邻的操作晶圆8002被耗尽，与操作在相同电压的不具有透过衬底的二极管的类似的延长漏极的MOS晶体管相比，减少了横跨与二极管8018相邻的掩埋氧化物层8004的电场。
图9A到9D示出了根据第九实施例的透过衬底的二极管的形成阶段。集成电路9000在SOI衬底中和SOI衬底上形成，所述SOI衬底包括半导体操作晶圆9002、掩埋氧化物层9004和SOI膜9006，如参考图1A所述。操作晶圆具有第一导电类型，为了描述方便起见，假设是p型。从SOI膜9006的顶部表面延伸穿过掩埋氧化物层9004的透过衬底的通孔9008在SOI衬底中形成，以便通孔9008的边界9010的底表面接触操作晶圆9002。在本实施例中，通孔9008形成在延长漏极的MOS晶体管的n型区中，例如在漏极区或漂移区中形成。
电介质衬垫9012形成在透过衬底的通孔9008的边界9010的侧壁处，并且可以形成在透过衬底的通孔9008的边界9010的底表面处。电介质衬垫9012可以包括，例如二氧化硅、氮氧化硅、氮化硅或其他电介质材料的一层或更多层。在本实施例的一个版本中，电介质衬垫9012可以通过热氧化暴露在通孔9008的边界9010处的半导体材料而形成。在另一个版本中，电介质衬垫9012可以由通过化学气相沉积（CVD）、等离子体增强化学气相沉积（PECVD）、低压化学气相沉积（LPCVD）、大气压化学气相淀积（APCVD）的电介质材料的沉积或其他合适的电介质层形成工艺而形成。
参考图9B，材料通过例如RIE工艺从电介质衬垫9012去除，以便暴露在边界9010的底表面处的操作晶圆9002。充分的电介质衬垫9012保持在边界9010的侧壁上，以便将SOI膜9006与随后形成的通孔插件电隔离。
在集成电路9000上执行离子注入操作，其在边界9010的底表面处的操作晶圆9002中形成n型注入层9014。在操作晶圆9002中形成n型注入层9014产生在与底表面处的透过衬底的通孔9008的边界9010相邻的操作晶圆9002中的p-n结9016。在随后的热操作，例如退火操作期间，在注入层9014中的掺杂物可以被活化。
参考图9C，导电的通孔填充插件9018在通孔9008中形成，以便电接触注入层9014。通孔填充插件9018可以由例如多晶硅或例如钨等金属形成。通过电介质衬垫9012，通孔填充插件9018与SOI膜9006电隔离。在本实施例的一个版本中，如图9C所示，通孔填充插件9018可以具有在中心区中的空隙。在另一个版本中，如图9D所示，通孔填充插件9018可以完全填充通孔9008。在通孔填充插件9018的形成期间和/或在随后的热制造操作期间，p-n结9016可以移动。
通孔填充插件9018、电介质衬垫9012和p-n结9016的组合形成透过衬底的二极管9020。在延长漏极的MOS晶体管的操作期间，二极管9020可以被反向偏置，促使与二极管9020相邻的操作晶圆9002被耗尽，与操作在相同电压的不具有透过衬底的二极管的类似的延长漏极的MOS晶体管相比，减少了横跨与二极管9020相邻的掩埋氧化物层9004的电场。形成与SOI膜9006电隔离的通孔填充插件9018可以允许二极管9020以不同于与二极管9020相邻的SOI膜9006的电压被偏置。在二极管9020上的电压可以被调整，以便进一步减少横跨与透过衬底的二极管9020相邻的掩埋氧化物层9004的电场。
图10和11示出了根据实施例形成的包括具有透过衬底的二极管的延长漏极的MOS晶体管的集成电路。参考图10，集成电路10000包括n型区10002。在延长漏极的MOS晶体管是n沟道的本实施例版本中，n型区10002可以是延长漏极的MOS晶体管的漏极区。在延长漏极的MOS晶体管是p沟道的本实施例版本中，n型区10002可以是延长漏极的MOS晶体管的本体区。例如根据前述实施例中的一个，一个或更多细长的透过衬底的二极管10004在n型区10002中形成。细长的透过衬底的二极管10004具有大于2：1的长宽比。参考图11，集成电路11000包括n型区11002。例如根据前述实施例中的一个，一个或更多大致等边的透过衬底的二极管11004在n型区11002中形成。大致等边的透过衬底的二极管11004可以具有小于1.25：1的长宽比。根据上述实施例，应当明白，可以形成具有其他长宽比和/或其他形状（例如圆形、椭圆形、L形或交叉型）的透过衬底的二极管。
图12和13示出了根据实施例的包括具有透过衬底的二极管的延长漏极的MOS晶体管的集成电路。参考图12，集成电路12000在SOI衬底中和SOI衬底上形成，如参考图1A所述的，所述SOI衬底包括半导体操作晶圆12002、掩埋氧化物层12004和SOI膜12006。该操作晶圆具有第一导电类型，为了描述方便起见，假设是p型。n型漏极区12008在对称的n沟道延长漏极的MOS晶体管12010中的SOI膜12006中形成，并侧面与p型本体区12018相接。N型漏极接触扩散区12012在漏极区12008中形成。MOS栅极12014在与漏极区12008相邻的延长漏极的MOS晶体管12010的本体区12018中的沟道区之上的SOI膜12006上的栅极电介质层上形成。N型源极区12016在与MOS栅极12014相邻和与漏极区12008相对的本体区12018中的SOI膜12006中形成。P型本体接触扩散区12020在本体区12018中形成。
例如，根据前述实施例中的一个，一个或更多透过衬底的二极管12022在漏极区12008中形成，以便通过p-n结电接触操作晶圆12002。一个或更多透过衬底的触点12024可以形成在MOS晶体管12010外面的SOI膜12006中穿过掩埋氧化物层12004，以便电接触操作晶圆12002。透过衬底的触点12024形成在延伸穿过SOI膜12006和穿过掩埋氧化物层12004的接触通孔中。透过衬底的触点12024包括在图12中的阴影区域示出的导电材料，其接触操作晶圆12002。一个或更多深度隔离沟槽12026可以在MOS晶体管12010外面的SOI膜12006中形成，并且可能穿过掩埋氧化物层12004，以便将SOI膜12004的一部分在深度隔离沟槽12026的任一侧面上电隔离。深度隔离沟槽12026在填充有电介质材料（例如二氧化硅）以提供电隔离的隔离沟槽中形成。用于透过衬底的二极管12022的透过衬底的通孔、用于透过衬底的触点12024的接触通孔和/或用于深度隔离沟槽12026的隔离沟槽可以并行形成，这可以有利地减少集成电路12000的制造成本。用于二极管12022的通孔填充插件和用于触点12024的导电材料可以并行形成。
参考图13，集成电路13000在SOI衬底中和SOI衬底上形成，如参考图1A所述的，所述SOI衬底包括半导体操作晶圆13002、掩埋氧化物层13004和SOI膜13006。该操作晶圆具有第一导电类型，为了描述方便起见，假设是p型。n型本体区13008在对称的p-沟道延长漏极的MOS晶体管13010中的SOI膜12006中形成，n型本体区13008的侧面与p型漏极区13018相接。n型本体接触扩散区13012在本体区13008中形成。MOS栅极13014在与漏极区13018相邻的延长漏极的MOS晶体管13010的本体区13018中的沟道区之上的SOI膜13006上的栅极电介质层上形成。P型源极区13016在与MOS栅极13014相邻和与漏极区13018相对的n型本体区13008中的SOI膜13006中形成。p型漏极接触扩散区13020在漏极区13018中形成。
例如，根据前述实施例中的一个，一个或更多透过衬底的二极管13022在本体区13008中形成，以便通过p-n结电接触操作晶圆13002。一个或更多透过衬底的触点13024在MOS晶体管13010外面的SOI膜13006中穿过掩埋氧化物层13004形成，以便电接触操作晶圆13002。一个或更多深度隔离沟槽13026可以在MOS晶体管13010外面的SOI膜13006中形成，并且可能穿过掩埋氧化物层13004，以便将SOI膜13004的一部分在深度隔离沟槽13026的任一侧面上电隔离。用于透过衬底的二极管13022的透过衬底的通孔、用于透过衬底的触点13024的接触通孔和/或用于深度隔离沟槽13026的隔离沟槽可以并行形成。用于透过衬底的二极管13022的通孔填充插件和用于透过衬底的触点13024的导电材料可以并行形成。
本发明涉及的领域的技术人员将意识到，在本发明要求保护的范围内可以对上述实施例做出修改，并实现其他进一步的实施例。

Claims (7)

1.一种集成电路，其包括：
绝缘体上硅SOI衬底，其包括：
具有第一导电类型的半导体材料的操作晶圆；
位于所述操作晶圆的顶部表面上的电介质材料的掩埋氧化物层；以及
位于所述掩埋氧化物层的顶部表面上的半导体材料的SOI膜；以及
延长漏极的金属氧化物半导体晶体管即延长漏极的MOS晶体管，其包括：
位于所述SOI膜中的区，所述区从所述SOI膜的顶部表面延伸至所述掩埋氧化物层并且具有与所述操作晶圆相反的导电类型；以及
延伸通过所述区的透过衬底的二极管，其包括：
从所述SOI膜的顶部表面穿过所述掩埋氧化物层延伸到所述操作晶圆中的透过衬底的通孔；
在所述透过衬底的通孔中的导电的通孔填充插件，所述通孔填充插件电接触所述操作晶圆，其中所述通孔填充插件包括所述第一导电类型的多晶硅；以及
与所述透过衬底的通孔的边界相邻的p-n结，所述p-n结包括从所述SOI膜的顶部表面延伸至所述掩埋氧化物层的所述SOI膜中的第一p-n结区并且在所述透过衬底的通孔和所述操作晶圆之间没有p-n结。
2.根据权利要求1所述的集成电路，其中所述SOI膜包括与所述透过衬底的通孔相邻的掺杂的侧壁层，其中在所述掺杂的侧壁层中的平均掺杂密度比与所述掺杂的侧壁层相邻的SOI膜的平均掺杂密度大至少40％。
3.根据权利要求1所述的集成电路，其进一步包括位于所述延长漏极的MOS晶体管外部的透过衬底的触点。
4.一种形成集成电路的方法，其包括以下步骤：
提供SOI衬底，所述SOI衬底包括：
具有第一导电类型的半导体材料的操作晶圆；
在所述操作晶圆的顶部表面上形成的电介质材料的掩埋氧化物层；以及
在所述掩埋氧化物层的顶部表面上形成的半导体材料的SOI膜；以及通过以下步骤形成延长漏极的金属氧化物半导体晶体管即延长漏极的MOS晶体管：
形成位于所述SOI膜中的区，以便所述区从所述SOI膜的顶部表面延伸至所述掩埋氧化物层并且具有与所述操作晶圆相反的导电类型；以及
通过以下步骤在所述区中形成透过衬底的二极管：
形成从所述SOI膜的顶部表面穿过所述区和所述掩埋氧化物层延伸到所述操作晶圆中的透过衬底的通孔；
在所述透过衬底的通孔中形成导电的通孔填充插件，所述通孔填充插件电接触所述操作晶圆，其中所述通孔填充插件包括所述第一导电类型的多晶硅；以及
形成与所述透过衬底的通孔的边界相邻的p-n结，所述p-n结包括从所述SOI膜的顶部表面延伸至所述掩埋氧化物层的所述SOI膜中的第一p-n结区并且在所述透过衬底的通孔和所述操作晶圆之间没有p-n结。
5.根据权利要求4所述的方法，其中形成透过衬底的二极管的步骤进一步包括形成与所述透过衬底的通孔相邻的掺杂的侧壁层的步骤，其中在所述掺杂的侧壁层中的平均掺杂密度比与所述掺杂的侧壁层相邻的所述SOI膜的平均掺杂密度大至少40％。
6.根据权利要求4所述的方法，其进一步包括通过形成穿过所述SOI膜和穿过所述掩埋氧化物层的接触通孔的步骤在所述延长漏极的MOS晶体管的外部形成透过衬底的触点的步骤，所述接触通孔与所述透过衬底的通孔并行形成。
7.根据权利要求4所述的方法，其进一步包括通过在所述SOI膜中形成隔离沟槽的步骤在所述延长漏极的MOS晶体管的外部形成深隔离沟槽的步骤，所述隔离沟槽与所述透过衬底的通孔并行形成。
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