JP2008198903A - 半導体装置 - Google Patents

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Abstract

【課題】高耐圧で、安全動作領域が広く、かつ、熱散逸性がよく、有効コンダクタンスおよび周波数特性が良好なＳＯＩデバイスを提供すること。
【解決手段】半導体装置１００において、ｐ-基板１０１の表面層の一部にはＢＯＸ領域１０２が設けられる。ＢＯＸ領域１０２は、ゲート構造部１３０の中心から下ろした垂線Ｌｃ付近まで設けられており、ドレイン領域１１２および拡張ドレイン領域１０８をｐ-基板１０１から分離する。ドレイン領域１１２の厚さは１５０ｎｍ〜３００ｎｍのいずれかであり、ＢＯＸ領域１０２の厚さは１５０ｎｍ以上である。
【選択図】図１

Description

この発明は、半導体装置に関し、特に部分的にＳＯＩ（シリコン・オン・インシュレータ）構造を有する半導体装置に関する。
従来、薄膜ＳＯＩ（シリコン・オン・インシュレータ）基板を用いて製造された高速デバイスが知られている。薄膜ＳＯＩ基板を用いて製造されたデバイス（以下、「薄膜ＳＯＩデバイス」という）は、シリコンバルク基板を用いて製造されたデバイス（以下、「シリコンバルクデバイス」）と比較して、素子分離の簡素化やデバイス寄生容量の低減を図ることができる。また、ＲＥＳＵＲＦ技術を適用することによって高耐圧化が図れるので、薄膜ＳＯＩデバイスは２ＧＨｚ帯の無線基地局パワーアンプや耐圧１５Ｖ級の高速デバイスなどにも適している。
以下に、従来構造の薄膜ＳＯＩデバイスの一例を示す。なお、本明細書および添付図面において、ｎまたはｐを冠した半導体は、それぞれ電子または正孔がキャリアであることを示す。また、ｎ+やｎ-などのように、ｎやｐに付す「＋」または「−」は、それぞれそれらが付されていない半導体よりも比較的高不純物濃度または比較的低不純物濃度であることを示す。
図５３〜図５７は、従来構造の薄膜ＳＯＩデバイスの構成の一例を示す図である。図５３に示す半導体装置１０００は、下記特許文献１に記載されたものである。図５３に示す半導体装置１０００は、抵抗率の低いｐ+基板１０１６の表面層に設けられた抵抗率の高いｐ-領域１００１の表面層の一部に埋め込み絶縁（ＢＯＸ：Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ）領域１００２が形成されている。
また、ＢＯＸ領域１００２の表面の一部に接するように、ｐボディ領域１００５が設けられている。ｐボディ領域１００５の抵抗率は、ｐ-領域１００１より低くなっている。また、ｐボディ領域１００５の表面層にはゲート絶縁膜１０１４が設けられ、ゲート絶縁膜１１１４の上にゲート電極１０１０が設けられている。また、ｐボディ領域１００５の表面層の一部には拡張ドレイン領域１００３が設けられている。拡張ドレイン領域１００３は、ゲート電極１０１０の端部に自己整合している。また、拡張ドレイン領域１００３の表面層には、抵抗率の低いｎ+ドレイン領域１００９が設けられている。ｎ+ドレイン領域１００９の表面には、ドレイン電極１０１２が設けられている。
また、ｐボディ領域１００５の表面層において、ゲート電極１０１０の端部のうち、拡張ドレイン領域１００３が設けられている側と反対側の端部に自己整合して、抵抗率の低いｎ+ソース領域１００６が設けられている。また、ｎ+ソース領域１００６とＢＯＸ領域１００２との間には、ｐ+ボディ領域１００５よりも抵抗率が低いｐ+埋め込み領域１００７が設けられている。また、ｎ+ソース領域１００６の表面からｐ+基板１０１６まで達するように形成されたトレンチ内には、抵抗率の低いｐ+プラグ領域１０１５が設けられている。ｎ+ソース領域１００６の表面およびｐ+プラグ領域１０１５の表面には、ソース電極１０１１が設けられている。
つぎに、図５４の半導体装置について説明する。図５４に示す半導体装置１１００は、下記非特許文献１および特許文献２に記載されたものである。図５４に示す半導体装置１１００は、ｐ-基板１１０１の表面層にＢＯＸ領域１１０２が設けられている。また、ＢＯＸ領域１１０２の表面に接して、その上の半導体領域（以下、「絶縁膜上領域」という）には、ドレイン側からソース側に向かって順に、抵抗率の低いｎ+ドレイン領域１１１２、ｎオフセット領域１１０８、ｐチャネル領域１１０７、抵抗率の低いｎ+ソース領域１１１０が設けられている。
ｐチャネル領域１１０７の表面にはゲート絶縁膜１１０３が設けられている。ゲート絶縁膜１１０３の表面にはゲート電極１１０４が設けられる。ｎオフセット領域１１０８は、ゲート電極１１０４のドレイン側の端に、ｎ+ソース領域１１１０はゲート絶縁膜１１０４のソース側の端に、それぞれ整合している。また、ゲート電極１１０４の側壁に自己整合してスペーサ領域１１１１が設けられている。ｎ+ドレイン領域１１１２はスペーサ領域１１１１に自己整合している。ゲート電極１１０４の表面、ｎ+ドレイン領域１１１２の表面、ｎ+ソース領域１１１０の表面には、それぞれシリサイド領域１１０５，１１２３，１１２４が設けられている。
ここで、図５４に示す半導体装置１１００では、ボディコンタクト領域を確保するのが困難である。このため、たとえば、図５５に示すように各領域のレイアウトの改善がおこなわれている。図５５に示す半導体装置１２００は、下記特許文献３に記載されたものである。図５５に示す半導体装置１２００は、単結晶シリコン半導体層１２０１の第１主面側の構成を示す図である。単結晶シリコン半導体層１２０１は、酸化シリコン膜からなるフィールド絶縁膜１２２６に周囲を囲まれている。また、単結晶シリコン半導体層１２０１の第１主面の一部にはゲート絶縁膜１２０７が形成されている。
また、ゲート絶縁膜１２０７のソース領域側には、高濃度の第１ボディコンタクト領域１２１４が形成されている。第１ボディコンタクト領域１２１４の内側には高濃度ｎ+ソース領域１２０５が設けられており、高濃度のｎ+ソース領域１２０５は低濃度の第２ボディコンタクト領域１２２５によって複数に分割されている。また、ゲート絶縁膜１２０７のドレイン領域側には、低濃度のｎ-ドレインオフセット領域１２０８、高濃度のｎ+ドレイン領域１２１２が形成されている。このように、ソース側にｎ+ソース領域１２０５と第２ボディコンタクト領域１２２５とを交互に設けることによって、寄生バイポーラトランジスタの作動を抑制することができる。
つぎに、図５６の半導体装置について説明する。図５６に示す半導体装置１３００は、下記特許文献４に記載されたものである。図５６に示す半導体装置１３００は、ｐ-基板１３０１の表面層の一部にＢＯＸ領域１３０２が設けられている。また、ｐ-基板１３０１の表面の一部にゲート絶縁膜１３０３が設けられている。ゲート絶縁膜１３０３の表面にはゲート電極１３０４が設けられる。ＢＯＸ領域１３０２は、半導体装置１３００のドレイン側の端から、ゲート電極１３０４（ゲート絶縁膜１３０３）の中心から下ろした垂線Ｌｃと重なる程度の領域に形成される。
また、ＢＯＸ領域１３０２の表面側には、抵抗率の低いｎ+ドレイン領域１３１３が設けられる。また、ＢＯＸ領域１３０２が設けられていない側のｐ-基板１３０１の表面層には、抵抗率の低いｎ+ソース領域１３１０が形成される。ｎ+ドレイン領域１３１２はゲート絶縁膜１３０４のドレイン側の端に、ｎ+ソース領域１３１０はゲート絶縁膜１３０４のソース側の端に、それぞれ整合している。
つぎに、図５７の半導体装置について説明する。図５７に示す半導体装置１４００は、下記特許文献５，６および非特許文献２，３に記載されたものである。図５７に示す半導体装置１４００は、ｐ+基板１４２１上に抵抗率の低いｐ-領域１４０１が設けられている。ｐ-領域１４０１の一部には、ＢＯＸ領域１４０２が設けられている。ＢＯＸ領域１４０２の表面にはｎ+ドレイン領域１４１２およびｎ-拡張ドレイン領域１４０８が設けられている。ｎ-拡張ドレイン領域１４０８は、ｎ+ドレイン領域１４１２側の一部のみがＢＯＸ領域１４０２に接している。また、ｎ+ドレイン領域１４１２の表面にはドレイン電極１４２３が設けられている。
また、ｐ-領域１４０１の表面の一部にはゲート絶縁膜１４０３が設けられ、ゲート絶縁膜１４０３の上にゲート電極１４０４が設けられている。上述したｎ-拡張ドレイン領域１４０８の端部は、ゲート電極１４０４のドレイン側の端部と整合している。また、ｎ+ソース領域１４１０の端部は、ゲート電極１４０４のソース側の端部と整合している。
また、ｐ-領域１４０１の表面層からｐ+基板１４２１まで達するように、ｐ+シンカー（埋め込み部）１４１４が設けられている。ｐ+シンカー１４１４は、ｐ-領域１４０１の表面付近において、ｎ+ソース領域１４１０と接している。また、ｎ+ソース領域１４１０とｐ+シンカー１４１４は短絡部１４２４によって短絡されている。ｐ-基板１４２１の裏面には、裏面電極領域１４２２が設けられている。
また、下記特許文献７には、半導体基板と、この半導体基板の主面側に形成されるドレインオフセット層を含むドレイン領域及びソース領域と、前記ドレインオフセット層上のゲート電極を被う第１の絶縁膜上に形成されソース領域に電気的に接続されるフィールドプレートと、半導体基板の主面側に設けられ前記フィールドプレート等を被う第２の絶縁膜と、第２の絶縁膜上に引き回されるソース配線層、ドレイン配線層、ゲート配線層と、半導体基板の主面側に設けられソース配線層、ドレイン配線層、ゲート配線層を被う第３の絶縁膜と、半導体基板の裏面に設けられるソース裏面電極とを有し、ドレイン配線層の１端はドレイン電極に接続され、ソース配線層の１端はソース電極に接続され、前記ドレイン電極と前記ゲート配線層との間にグランド電位となるソース電極が位置している半導体装置が開示されている。また、下記特許文献８には、シリコン基板内に中空領域が選択的に形成された半導体装置が開示されている。
特開２００１−２４４４７６号公報 特開２００４−１１１７６８号公報 特開２００１−０６８６７５号公報 特開昭５５−１４８４６４号公報 米国特許第６４６１９０２号公報 米国特許第６６６７５１６号公報 特開２００４−３２７９１９号公報 特開２００４−１０３６１３号公報 松本聡、三野正人、酒井達郎著、"ア・ハイ・エフィエンシー・５ＧＨｚバンドＳＯＩパワーＭＯＳＦＥＴ・ハビング・セルフアレンジドドレイン・オフセット・ストラクチャー（Ａ ｈｉｇｈ ｅｆｆｉｃｉｅｎｃｙ ５−ＧＨｚ−ｂａｎｄ ＳＯＩ ｐｏｗｅｒ ＭＯＳＦＥＴ ｈａｖｉｎｇ ａ ｓｅｌｆ−ａｌｉｇｎｅｄ ｄｒａｉｎ ｏｆｆｓｅｔ ｓｔｒｕｃｔｕｒｅ）"、プロシーディングズ・オブ・２００３・インターナショナル・シンポジウム・オン・パワーセミコンダクターデバイス＆ＩＣ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ２００１ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ＆ＩＣｓ），２００１年、ｐ．９９−１０２ チャンホー・レン、ジュン・カイ、ユン・Ｃ・リアン、Ｐ．Ｈ．ウォン、Ｎ．ブラスブラマニアン、Ｊ．Ｋ．Ｏ．シン（Ｃｈａｎｇｈｏｎｇ Ｒｅｎ，Ｊｕｎ Ｃａｉ，Ｙｕｎｇ Ｃ．Ｌｉａｎｇ，Ｐ．Ｈ．Ｏｎｇ，Ｎ．Ｂａｌａｓｕｂｒａｍａｎｉａｎ，Ｊ．Ｋ．Ｏ．Ｓｉｎ）著，"（ザ・パーティカル・シリコン−オン−インスレーター・テクノロジー・フォー・ＲＦパワーＬＤＭＯＳＦＥＴデバイス・アンド・オンチップ・マイクロインダクターズ（Ｔｈｅ ｐａｒｔｉａｌ ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＲＦ ｐｏｗｅｒ ＬＤＭＯＳＦＥＴ ｄｅｖｉｃｅｓ ａｎｄ ｏｎ−ｃｈｉｐ ｍｉｃｒｏｉｎｄｕｃｔｏｒｓ）"，ＩＥＥＥトランザクション・オン・エレクトロンデバイシーズ・Ｖｏｌ．４９ Ｎｏ．１２（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．４９ Ｎｏ．１２）、２００２年，ｐｐ．２２７１−２２７８ ユン・Ｃ・リアン、シューミン・シュー、チャンホー・レン、パンドー・フー（Ｙｕｎｇ Ｃ．Ｌｉａｎｇ，Ｓｈｕｍｉｎｇ Ｘｕ，Ｃｈａｎｇｈｏｎｇ Ｒｅｎ，Ｐａｎｇ−Ｄｏｗ Ｆｏｏ）、"ニュー・パーティカル・ＳＯＩ・ＬＤＭＯＳデバイス・ウィズ・ハイパワー・アディード・エフィシエンシー・フォー・２ＧＨｚ・ＲＦパワーアンプリファー・アプリケーションズ（Ｎｅｗ ｐａｒｔｉａｌ ＳＯＩ ＬＤＭＯＳ ｄｅｖｉｃｅ ｗｉｔｈ ｈｉｇｈ ｐｏｗｅｒ−ａｄｄｅｄ ｅｆｆｉｃｉｅｎｃｙ ｆｏｒ ２ＧＨｚ ＲＦ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ ａｐｐｌｉｃａｔｉｏｎｓ）"、ＩＥＥＥ・インダストリー・エレクトロニック・カンファレンス２０００（ＩＥＥＥ Ｉｎｄｕｓｔｒｙ ｅｌｅｃｔｒｏｎｉｃｓ ｃｏｎｆｅｒｅｎｃｅ：ＩＥＣＯＮ２０００）、Ｖｏｌ．２、２０００年、ｐｐ．１００１−１００６．
しかしながら、上述した特許文献１にかかる半導体装置は、絶縁膜上領域が薄いためデバイスの安全動作領域が狭いという問題点が挙げられる。たとえば、図５３に示した半導体装置の絶縁膜上領域の厚さは０．２〜２μｍである。
絶縁膜上領域の厚さを薄くすることによって、ソース領域１００６（図５３参照。以下同じ）のソース結合が浅くなる。また、ｐ+埋め込み領域１００７が狭くなるため、ｐボディ領域１００５とｐ+プラグ領域１０１５との間の抵抗が増加する。半導体装置のドレイン領域（拡張ドレイン領域１００３およびドレイン領域１００９）、ボディ領域（ｐボディ領域１００５およびｐ+埋め込み領域１００７）、ソース領域（ｎ+ソース領域１００６）が、寄生バイポーラトランジスタとなる。
高ドレイン電圧時、ゲート電極１０１０のコーナー（ｐボディ領域１００５と拡張ドレイン領域１００３との界面付近）に、衝突イオンによってホールが生成される。そして、ｐボディ領域１００５とｐ+プラグ領域１０１５との間で生じる電圧降下が０．５〜０．７Ｖ以上になると、上述した寄生バイポーラトランジスタが作動してゲート制御ができなくなる。このため、デバイスの安全動作領域が狭くなってしまう。
また、絶縁膜上領域を薄膜化することによって、トランジスタの相互コンダクタンスが劣化し、ＲＦ周波数特性が劣化してしまうという問題点がある。上述のように、絶縁膜上領域の薄膜化によってソース結合が狭くなるとともに、ｎ+ソース領域１００６の抵抗が増大する。たとえば、図５８に示す回路図のように、ＲＦトランジスタのソース側に抵抗がある場合、デバイスの有効相互コンダクタンスｇmは下記式（１）となる。このため、通常のトランジスタと比較して有効相互コンダクタンスは劣化してしまう。また、デバイスのカットオフ周波数ｆtは下記式（２）で示される。下記式（２）に示すように、抵抗Ｒsが増大するとカットオフ周波数が低下してしまう。
ｇm ＝ ｇm0／（１＋ｇm0・Ｒs） ・・・（１）
（ｇm0：Ｒs＝０時の相互コンダクタンス）
ｆt ＝ ｇm／（２π（Ｃgs＋Ｃgd）） ・・・（２）
（Ｃgs：ゲート−ソース間容量、Ｃgd：ゲート−ドレイン間容量）
また、上述した特許文献１，２および非特許文献１にかかる半導体装置は、絶縁膜上領域と基板との間にＢＯＸ領域があるため、絶縁膜上領域と基板とが完全に分離されている。また、特許文献１にかかる半導体装置は、ＢＯＸ領域１００２を貫くトレンチと熱発生領域との距離が長い。このため、上述した特許文献１，２および非特許文献１にかかる半導体装置は熱散逸性が悪いという問題点がある。
また、上述した特許文献２および非特許文献１にかかる半導体装置は、特許文献３に示すように、ソース側にｎ+ソース領域１２０５と第２ボディコンタクト領域１２２５とが交互に設けられている。このため、等価ゲート幅が短くなり、面積当たりの電流駆動能力が低減してしまうという問題点がある。
また、上述した特許文献２および非特許文献１にかかる半導体装置では、ｐチャネル領域１１０７に一様な不純物注入がおこなわれる。このため、二重拡散によって形成される濃度分布がなく、ドーズ分布によって生じるキャリア加速効果が失われる。その結果、二重拡散によって形成されたチャネル領域よりもキャリアの飽和速度領域が狭くなり、素子の動作速度が遅くなってしまうという問題点がある（下記参考文献１参照）。
（参考文献１）
フランシス・Ｍ・ロッテラ（Ｆｒａｎｃｉｓ Ｍ．Ｒｏｔｅｌｌａ）著、博士論文（ＰｈＤ−ｔｈｅｓｉｓ）、ＩＣＬ００−０９５、スタンフォード大学（Ｓｔａｎｆｏｒｄ Ｕｎｉｖｅｒｓｉｔｙ）、２００２年、Ｐ８３−８４
また、上述した特許文献４にかかる半導体装置は、低耐圧の信号処理用ＭＯＳＦＥＴには適しているが、高耐圧のデバイスには適していないという問題点がある。具体的には、ｎ+ドレイン領域１３１２に高電圧を加えると、ｎ+ドレイン領域１３１２とｐ-基板１３０１との間のＰＮ接合でイオン衝突が発生する。このイオン衝突によるホール電流がｐ-基板１３０１に流れると、基板電位が上がり、ｎ+ドレイン領域１３１２、ｐ-基板１３０１、ｎ+ソース領域１３１０によって構成されるＮＰＮ寄生バイポーラトランジスタが作動する恐れがある。このため、特許文献４にかかる半導体装置は高耐圧デバイスには適用することができない。
また、上述した特許文献５，６および非特許文献２，３にかかる半導体装置では、絶縁膜上領域（ドレイン領域１４１２および拡張ドレイン領域１４０８）の厚さが６５００〜８５００Å（６５０ｎｍ〜８５０ｎｍ）に限定されている。また、ＢＯＸ領域１４０２の厚さは４５００〜５５００Å（４５０ｎｍ〜５５０ｎｍ）に限定されている。上記のような構成にした場合、拡張ドレイン領域１４０８およびドレイン領域１４１２と、ｐ-領域１４０１との寄生容量が大きくなってしまうという問題点がある。
また、非特許文献２の図４に開示されているように、ＢＯＸ領域をさらに厚くすることによって、デバイスの高周波特性を改善することが可能である。しかしながら、厚さ数μｍの酸化膜を形成することは困難であるという問題点がある。
なお、拡張ドレイン領域１４０８およびドレイン領域１４１２とｐ-領域１４０１との寄生容量をより少なくするため、ＢＯＸ領域１４０２をゲート電極１４０４の下まで延長する方法も考えられる。しかし、上述した特許文献３および特許文献４にかかる半導体装置は、拡張ドレイン領域１４０８の一部がｐ-領域１４０１と接することによるｐ-領域１４０１からの空乏化効果によって高い耐圧を維持している。このため、ＢＯＸ領域１４０２をゲート電極１４０４の下まで延長すると、ｐ-領域１４０１からの空乏化効果が弱くなり、耐圧を維持できなくなってしまうという問題点がある。
この発明は、上述した従来技術による問題点を解消するため、高耐圧で、安全動作領域が広く、かつ、熱散逸性がよく、有効コンダクタンスおよび周波数特性が良好なＳＯＩデバイスを提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明にかかる半導体装置は、第１導電型の高抵抗率領域の表面層の一部に埋め込み絶縁領域が設けられている。また、高抵抗率領域の表面層の一部には、高抵抗率領域よりも抵抗率の低い第１導電型の第１の半導体領域が設けられている。第１の半導体領域は、埋め込み絶縁領域の側面および表面層の一部と接して設けられている。また、第１の半導体領域の表面には、ゲート絶縁膜を介してゲート電極が設けられている。また、ゲート電極の側面にはスペーサ領域が設けられている。また、埋め込み絶縁領域の表面の一部には、第２導電型の低抵抗率ドレイン領域が設けられている。低抵抗率ドレイン領域は、第１の半導体領域および高抵抗率領域と離れて設けられ、かつスペーサ領域の端部と整合して設けられている。また、埋め込み絶縁領域の表面の一部には、第２導電型の第２の半導体領域が設けられている。第２の半導体領域は、高抵抗率領域と離れるとともに第１の半導体領域および低抵抗率ドレイン領域と接するように設けられ、かつゲート電極の低抵抗率ドレイン領域側端部と整合して設けられている。また、高抵抗率領域の表面層の一部には、第１の半導体領域と離れて第１導電型の第１の低抵抗率領域が設けられている。また、高抵抗率領域の表面層の一部には、第２導電型の低抵抗率ソース領域が設けられている。低抵抗率ソース領域は、第１の半導体領域および第１の低抵抗率領域と接し、かつゲート電極の第１の低抵抗率領域側端部と整合するように設けられている。また、スペーサ領域の第１の低抵抗率領域側端部と整合して、低抵抗率ソース領域より厚く第１導電型の第２の低抵抗領域が設けられている。また、ゲート電極の低抵抗率ドレイン領域側端部および第１の低抵抗率領域側端部に整合して第１導電型の埋め込み領域が設けられている。また、低抵抗率ドレイン領域の表面層の一部および低抵抗率ソース領域の表面層の一部にシリサイド領域が設けられている。ゲート電極、スペーサ領域およびシリサイド領域は層間絶縁膜によって覆われている。また、低抵抗率ドレイン領域に接するとともに層間絶縁膜の表面層の一部を覆うようにドレイン電極が設けられている。また、低抵抗率ソース領域に接するとともに層間絶縁膜の表面層の一部を覆うようにソース電極が設けられている。そして、低抵抗率ドレイン領域および第２の半導体領域の厚さは１５０ｎｍ〜３００ｎｍのいずれかである。
また、本発明にかかる半導体装置は、第１導電型の低抵抗率半導体基板上に設けられた第１導電型の高抵抗率領域の表面層の一部に埋め込み絶縁領域が設けられている。また、高抵抗率領域の表面層の一部には、高抵抗率領域よりも抵抗率の低い第１導電型の第１の半導体領域が設けられている。第１の半導体領域は、埋め込み絶縁領域の側面および表面層の一部と接して設けられている。また、第１の半導体領域の表面には、ゲート絶縁膜を介してゲート電極が設けられている。また、ゲート電極の側面にはスペーサ領域が設けられている。また、埋め込み絶縁領域の表面の一部には、第２導電型の低抵抗率ドレイン領域が設けられている。低抵抗率ドレイン領域は、第１の半導体領域および高抵抗率領域と離れて設けられ、かつスペーサ領域の端部と整合して設けられている。また、埋め込み絶縁領域の表面の一部には、第２導電型の第２の半導体領域が設けられている。第２の半導体領域は、高抵抗率領域と離れるとともに第１の半導体領域および低抵抗率ドレイン領域と接するように設けられ、かつゲート電極の低抵抗率ドレイン領域側端部と整合して設けられている。また、高抵抗率領域の表面層の一部には、第１の半導体領域と離れて第１導電型の第１の低抵抗率領域が設けられている。また、高抵抗率領域の表面層の一部には、第２導電型の低抵抗率ソース領域が設けられている。低抵抗率ソース領域は、第１の半導体領域および低抵抗率領域と接し、かつゲート電極の低抵抗率領域側端部と整合するように設けられている。また、スペーサ領域の低抵抗率領域側端部と整合して、低抵抗率ソース領域より厚く第１導電型の第２の低抵抗率領域が設けられている。また、ゲート電極の低抵抗率ドレイン領域側端部および低抵抗率領域側端部に整合して第１導電型の埋め込み領域が設けられている。また、第１の低抵抗率領域および高抵抗率領域を貫き低抵抗率半導体基板に至るトレンチ内に、第１導電型の第３の低抵抗率領域が設けられている。第３の低抵抗率領域の周囲は、第１導電型の第４の低抵抗率領域に覆われている。また、低抵抗率ドレイン領域の表面層の一部および低抵抗率ソース領域の表面層の一部にシリサイド領域が設けられている。ゲート電極、スペーサ領域およびシリサイド領域は層間絶縁膜によって覆われている。また、低抵抗率ドレイン領域に接するとともに層間絶縁膜の表面層の一部を覆うようにドレイン電極が設けられている。また、低抵抗率ソース領域に接するとともに層間絶縁膜の表面層の一部を覆うようにソース電極が設けられている。そして、低抵抗率ドレイン領域および第２の半導体領域の厚さは１５０ｎｍ〜３００ｎｍのいずれかである。
また、本発明にかかる半導体装置は、第１導電型の低抵抗率半導体基板上に設けられた第１導電型の高抵抗率領域の表面層の一部に埋め込み絶縁領域が設けられている。また、高抵抗率領域の表面層の一部には、高抵抗率領域よりも抵抗率の低い第１導電型の第１の半導体領域が設けられている。第１の半導体領域は、埋め込み絶縁領域の側面および表面層の一部と接して設けられている。また、第１の半導体領域の表面には、ゲート絶縁膜を介してゲート電極が設けられている。また、ゲート電極の側面にはスペーサ領域が設けられている。また、埋め込み絶縁領域の表面の一部には、第２導電型の低抵抗率ドレイン領域が設けられている。低抵抗率ドレイン領域は、第１の半導体領域および高抵抗率領域と離れて設けられ、かつスペーサ領域の端部と整合して設けられている。また、埋め込み絶縁領域の表面の一部には、第２導電型の第２の半導体領域が設けられている。第２の半導体領域は、高抵抗率領域と離れるとともに第１の半導体領域および低抵抗率ドレイン領域と接するように設けられ、かつゲート電極の低抵抗率ドレイン領域側端部と整合して設けられている。また、高抵抗率領域を貫き低抵抗率半導体基板に至る第１導電型の第１の低抵抗率領域が第１の半導体領域と離れて設けられている。また、高抵抗率領域の表面層の一部には、第２導電型の低抵抗率ソース領域が設けられている。低抵抗率ソース領域は、第１の半導体領域および低抵抗率領域と接し、かつゲート電極の第１の低抵抗率領域側端部と整合するように設けられている。また、スペーサ領域の低抵抗率領域側端部と整合して、低抵抗率ソース領域より厚く第１導電型の低抵抗率領域が設けられている。また、ゲート電極の低抵抗率ドレイン領域側端部および第１の低抵抗率領域側端部に整合して第１導電型の埋め込み領域が設けられている。また、低抵抗率ドレイン領域の表面層の一部および低抵抗率ソース領域の表面層の一部にシリサイド領域が設けられている。ゲート電極、スペーサ領域およびシリサイド領域は層間絶縁膜によって覆われている。また、低抵抗率ドレイン領域に接するとともに層間絶縁膜の表面層の一部を覆うようにドレイン電極が設けられている。また、低抵抗率ソース領域に接するとともに層間絶縁膜の表面層の一部を覆うようにソース電極が設けられている。そして、低抵抗率ドレイン領域および第２の半導体領域の厚さは１５０ｎｍ〜３００ｎｍのいずれかである。
また、本発明にかかる半導体装置は、第１導電型の低抵抗率半導体基板上に設けられた第１導電型の高抵抗率領域の表面層の一部に埋め込み絶縁領域が設けられている。また、高抵抗率領域の表面層の一部には、埋め込み絶縁領域の側面および表面の一部と接して、高抵抗率領域よりも抵抗率の低い第１導電型の第１の半導体領域が設けられている。第１の半導体領域の表面にはゲート絶縁膜を介してゲート電極が設けられている。ゲート電極は、絶縁膜によって覆われている。また、埋め込み絶縁領域の表面の一部には、第１の半導体領域および高抵抗率領域と離れて第２導電型の低抵抗率ドレイン領域が設けられている。また、埋め込み絶縁領域の表面の一部には、高抵抗率領域と離れるとともに第１の半導体領域および低抵抗率ドレイン領域と接するように第２導電型の第２の半導体領域が設けられている。また、高抵抗率領域の表面層の一部には、第１の半導体領域と離れて第１導電型の第１の低抵抗率領域が設けられている。また、高抵抗率領域の表面層の一部には、第１の半導体領域および第１の低抵抗率領域と接するように第２導電型の低抵抗率ソース領域が設けられている。また、スペーサ領域の第１の低抵抗率領域側端部と整合して、低抵抗率ソース領域より厚い第１導電型の第２の低抵抗率領域が設けられている。また、低抵抗率ドレイン領域に接して、層間絶縁膜の表面の一部を覆うようにドレイン電極が設けられている。また、低抵抗率ソース領域に接して、層間絶縁膜の表面の一部を覆うようにソース電極が設けられている。埋め込み絶縁領域は、ゲート電極と重なる位置まで伸長している。
埋め込み絶縁領域は、たとえば二酸化シリコンで形成されている。埋め込み絶縁領域が二酸化シリコンで形成されている場合、埋め込み絶縁領域の厚さは４００ｎｍ以上とする。また、埋め込み絶縁領域は、空洞層であってもよい。埋め込み絶縁領域が空洞層である場合、埋め込み絶縁領域の厚さは１５０ｎｍ以上とする。また、ゲート絶縁膜は、ゲート電極の中心部側よりもゲート電極の端部側の方が厚く形成されていても良い。
本発明にかかる半導体装置によれば、絶縁膜上領域と高抵抗率領域とが埋め込み絶縁領域によって分離されているため、寄生バイポーラトランジスタが動作するのを防止することができ、安全動作領域の広い半導体装置を得ることができる。また、絶縁膜上領域と高抵抗率半導体基板とが完全には分離されていないため、熱散逸性を向上させることができる。
また、本発明にかかる半導体装置の製造方法は、上述した構成の半導体装置を製造するにあたって、一部に前記埋め込み絶縁膜が設けられた高抵抗率半導体基板の表面に、ゲート絶縁膜を介してゲート電極を形成した後、ゲート電極の埋め込み絶縁領域側表面と高抵抗率半導体基板の埋め込み絶縁領域側表面とをフォトレジストで覆った上で、高抵抗率半導体基板の表面層に第１導電型のイオン注入をして第１の半導体領域を形成する。また、第１の半導体領域が形成された高抵抗率半導体基板からフォトレジストを除去した後、高抵抗率半導体基板の表面層に第２導電型のイオン注入をして低抵抗率ドレイン領域を形成する。そして、低抵抗率領域が形成された高抵抗率半導体基板の表面のゲート電極の側面にスペーサ領域を形成した上、高抵抗率半導体基板の表面層に第２導電型のイオン注入をして第２の半導体領域を形成する。
また、本発明にかかる半導体装置の製造方法は、上述した構成の半導体装置を製造するにあたって、一部に前記埋め込み絶縁膜が設けられた高抵抗率半導体基板の表面に、ゲート絶縁膜を介して疑似ゲート電極を形成した後、疑似ゲート電極の埋め込み絶縁領域側表面と高抵抗率半導体基板の埋め込み絶縁領域側表面とをフォトレジストで覆った上で、高抵抗率半導体基板の表面層に第１導電型のイオン注入をして第１の半導体領域を形成する。また、第１の半導体領域が形成された高抵抗率半導体基板からフォトレジストを除去した後、高抵抗率半導体基板の表面層に第２導電型のイオン注入をして低抵抗率ドレイン領域を形成する。また、低抵抗率領域が形成された高抵抗率半導体基板の表面の疑似ゲート電極の側面にスペーサ領域を形成した上、高抵抗率半導体基板の表面層に第２導電型のイオン注入をして第２の半導体領域を形成する。そして、疑似ゲート電極を除去した後、ゲート電極を形成する。
本発明にかかる半導体装置の製造方法によれば、ゲート電極または疑似ゲート電極をマスクとして第１の半導体領域および低抵抗ドレイン領域を形成することができるので、半導体装置の製造効率を向上させることができる。
また、本発明にかかる半導体装置の製造方法は、上述した構成の半導体装置を製造するにあたって、一部に二酸化シリコンによって形成された埋め込み絶縁領域が設けられた高抵抗率半導体基板に素子構造を形成した上で、二酸化シリコンをエッチングによって除去して空洞層を形成する。
本発明にかかる半導体装置の製造方法によれば、一部に二酸化シリコンによって形成された埋め込み絶縁領域が設けられた高抵抗率半導体基板にエッチングをおこなうことによって、埋め込み絶縁領域が空洞層である半導体装置を製造することができる。
この発明にかかる半導体装置によれば、高耐圧で、安全動作領域が広く、かつ、熱散逸性がよく、有効コンダクタンスおよび周波数特性が良好なＳＯＩデバイスが得られるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。以下の実施の形態において、同一の構成については同一の符号を付し、詳細な説明を省略する。
（実施の形態１）
（半導体装置１００の構成）
図１は、実施の形態１にかかる半導体装置の構成を示す図である。図１に示す半導体装置１００は、抵抗率の高いｐ-基板１０１の一部領域に、埋め込み絶縁領域（ＢＯＸ領域）１０２が設けられている。ＢＯＸ領域１０２は、具体的には、半導体装置１００のドレイン側からゲート構造部１３０の下部に至る領域に形成されている。より詳細には、ＢＯＸ領域１０２は、ゲート構造部１３０のソース側端部とドレイン側端部との中心から下ろした垂線Ｌｃ付近にかけての領域に形成されている。ＢＯＸ領域１０２は、たとえば二酸化シリコン（ＳｉＯ2）によって形成される。
ＢＯＸ領域１０２の表面（絶縁膜上領域）には、半導体装置１００の中央部に向かって順にｎ+ドレイン領域１１２、拡張ドレイン領域１０８、ｐボディ領域１０７が設けられている。ｎ+ドレイン領域１１２、拡張ドレイン領域１０８は、ＢＯＸ領域１０２によってｐ-基板１０１から隔てられている。ｐボディ領域１０７の表面は、ゲート絶縁膜１０３に覆われている。ゲート絶縁膜１０３の上には、高濃度のポリシリコン部１０４、窒化チタン（ＴｉＮ）によって形成されるバリア膜１０５、タングステンポリサイド部１０６からなるゲート構造部１３０が設けられている。なお、ゲート構造部１３０を金属材料で形成してもよい。ゲート構造部１３０の側面には、窒化膜または酸化膜によって形成されるゲート側壁スペーサ１１１が設けられている。
ゲート絶縁膜１０３は、ゲート構造部１３０およびゲート側壁スペーサ１１１の下面を覆うように設けられている。ゲート絶縁膜１０３のドレイン側には、ｎ+ドレイン領域１１２に接するシリサイド領域１２３ａが設けられている。また、ゲート絶縁膜１０３のソース側には、後述するｎ+ソース領域１１０に接するシリサイド領域１２３ｂが設けられている。
ｎ+ドレイン領域１１２、拡張ドレイン領域１０８、ｐボディ領域１０７の抵抗率は、共にｐ-基板１０１よりも低くなっている。また、拡張ドレイン領域１０８はゲート構造部１３０のドレイン側端部と自己整合している。また、ｎ+ドレイン領域１１２は、ゲート側壁スペーサ１１１のドレイン側端部と自己整合している。また、ゲート構造部１３０のドレイン側端部およびソース側端部と自己整合してｐ埋め込み領域１０９が設けられている。
ｐ-基板１０１上のＢＯＸ領域１０２が形成されていない領域には、ｎ+ソース領域１１０が設けられている。ｎ+ソース領域１１０は、ゲート構造部１３０の端部のうち、ｎ+ドレイン領域１１２が自己整合する側とは反対側の端部に自己整合している。また、ゲート側壁スペーサ１１１のソース側端部と自己整合してｐ+埋め込み領域１１３が設けられている。ｐ+埋め込み領域１１３は、ｎ+ソース領域１１０よりも厚く形成される。また、ｎ+ソース領域１１０と接してｐ+ボディコンタクト領域１１４が設けられている。ｐ+ボディコンタクト領域１１４の厚さはｐ+埋め込み領域１１３まで達している。
また、ゲート絶縁膜１０３、ゲート構造部１３０を覆うように、層間絶縁膜１１５が設けられている。また、ｎ+ドレイン領域１１２の表面の一部と接し、層間絶縁膜１１５の上面に延長するようにチタン（Ｔｉ）のシリサイド層１１６ａおよび窒化チタン（ＴｉＮ）のバリア層１１７ａが設けられている。シリサイド層１１６ａおよびバリア層１１７ａの表面には、アルミ（Ａｌ）のドレイン電極１１８ａが設けられている。また、ｎ+ソース領域１１０の表面の一部およびｐ+ボディコンタクト領域１１４の表面と接し、層間絶縁膜１１５の上面に延長するようにチタン（Ｔｉ）のシリサイド層１１６ｂおよび窒化チタン（ＴｉＮ）のバリア層１１７ｂが設けられている。シリサイド層１１６ｂおよびバリア層１１７ｂの表面には、アルミ（Ａｌ）のソース電極１１８ｂが設けられている。また、ｐ−基板１０１の裏面には、裏面電極１２２が形成されている。
前述のように、半導体装置１００では、拡張ドレイン領域１０８とｐ-基板１０１とが、ＢＯＸ領域１０２によって分離されている。このため、拡張ドレイン領域１０８とｐ-基板１０１との間の寄生容量を低減させることができる。また、半導体装置１００のソース側にはＢＯＸ領域１０２が形成されていないため、ｎ+ソース領域１１０およびｐ+埋め込み領域１１３の領域を確保することができる。
また、半導体装置１００のｐボディ領域１０７は、ソース側からのイオン注入によって形成されている。これにより、電子伝導を加速する電界分布が、不純物の空間分布によって形成される。また、半導体装置のｐ埋め込み領域１０９は、ゲート構造部１３０に自己整合するようにイオンを斜めに注入して形成される。これにより、空乏層がゲート構造部１３０の下に広がりにくくなり、デバイスの帰還容量を低減するとともに、チャンネル長変調効果および短チャンネル効果を低減することができる。また、寄生バイポーラトランジスタの作動を抑制し、デバイスの安全動作領域を拡大することができる。
また、半導体装置１００は、ドレイン誘起バリアー低下効果（Ｄｒａｉｎ−ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ：ＤＩＢＬ）を抑制することができるので、シリコンバルクデバイスのように拡張ドレイン領域１０８の静電電力線を２次元的にｐボディ領域１０７に収束させることなく、デバイスの耐圧を向上させることができる。ここで、ドレイン誘起バリアー低下効果とは、ドレイン電圧の増大によりドレインから発せられる電力線が原因で、ソース−ドレイン間のポテンシャルバリアー（バンド構造）が小さくなる現象である。ドレイン誘起バリアー低下効果が発生すると、リーク電流の増大や耐圧の低下が生じてしまう。
また、半導体装置１００は、ｎ+ソース領域１１０の下部にｐ+埋め込み領域１１３が設けられているため、ｎ+ドレイン領域１１２、拡張ドレイン領域１０８、ｐボディ領域１０７、ｎ+ソース領域１１０によって構成される寄生バイポーラトランジスタの作動が起りにくい。このため、半導体装置１００は、特許文献４の半導体装置（図５６参照）と異なり、高耐圧デバイスにも適用することができる。
また、拡張ドレイン領域１０８が誘電体で完全に囲まれる場合、主な耐圧パースは図１の符号Ａで示す第１パース、および符号Ｂで示す第２パースがある。ここで、耐圧パースとは、衝突イオン化係数の経路積分が容易に１に達する（すなわちブレイクダウンする）経路のことである。第２パースにおける耐圧は、絶縁膜上領域の厚さが薄くなるにつれて増大する（下記参考文献２参照）。このため、半導体装置１００では、絶縁膜上領域の厚さを１５０〜３００ｎｍ（１５００〜３０００Å）にして耐圧を向上させている。また、ＢＯＸ領域１０２が二酸化シリコンで形成されている場合は、ＢＯＸ領域１０２の厚さを４００ｎｍ（４０００Å）以上とする。これにより、拡張ドレイン領域１０８およびドレイン領域１１２と、ｐ-基板１０１との寄生容量を低減させている。
（参考文献２）エス・マーチャント（Ｓ．Ｍｅｒｃｈａｎｔ）、イー・アーノルド（Ｅ．Ａｒｎｏｌｄ）、エイチ・バウムガルト（Ｈ．Ｂａｕｍｇａｒｔ）、エス・ムカージー（Ｓ．Ｍｕｋｈｅｒｊｅｅ），エイチ・ペイン（Ｈ．Ｐｅｉｎ）、アール・ピンカー（Ｒ．Ｐｉｎｋｅｒ）著、“リアライゼイション・オブ・ハイ・ブレークダウン・ボルテージ（＞７００Ｖ）・イン・ティン・ＳＯＩデバイス（Ｒｅａｌｉｚａｔｉｎ ｏｆ Ｈｉｇｈ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ （＞７００Ｖ） ｉｎ ｔｈｉｎ ＳＯＩ ｄｅｖｉｃｅ）”、プロシーディング・オブ・サード・インターナショナル・シンポジウム・セミコンダクターデバイス＆ＩＣ（Ｐｒｏｃ． ３ｒｄ Ｉｎｔ． Ｓｙｍｐ． Ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ＆ＩＣｓ）、１９９１年、ｐ．３１−３５．
（半導体装置１００の製造方法）
つぎに、半導体装置１００の製造方法の一例について説明する。なお、半導体装置１００の製造方法は、以下に説明するプロセスに限定されるものではない。
図２〜図１５は、実施の形態１にかかる半導体装置の製造工程を示す説明図である。まず、図２に示すように、ｐ-基板１０１内に部分的にＢＯＸ領域１０２が形成された部分ＳＯＩ基板１５０を用意する。部分ＳＯＩ基板１５０は、各種の公知技術で形成することができる。
つぎに、図３に示すように、部分ＳＯＩ基板１５０の表面にゲート絶縁膜１０３を成長させた後、ゲート絶縁膜１０３の表面にポリシリコン部１０４、バリア膜１０５、タングステンポリサイド部１０６を堆積する。つぎに、フォトリソグラフィと反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）をおこない、部分ＳＯＩ基板１５０の表面にゲート構造部１３０を形成する。このとき、シャドウ酸化によって、ゲート絶縁膜１０３の、ゲート電極端部（ゲートコーナー）を覆う部分を厚くする。または、部分ＳＯＩ基板１５０の全面に窒化膜を堆積した後、フォトリソグラフィとエッチングによってソース領域側の酸化膜表面をカバーした上で熱酸化をおこない、ゲート絶縁膜１０３の、ドレイン側のゲートコーナーの部分のみを厚くしてもよい。
つづいて、図４に示すように、フォトリソグラフィによって、ゲート構造部１３０のドレイン側の表面と部分ＳＯＩ基板１５０のドレイン側の表面とをフォトレジスト１４１で覆う。つぎに、ボロン（Ｂ）イオンをソースとなる側から斜め（たとえば、部分ＳＯＩ基板１５０の表面に対して４５°の角度）にイオン注入する。フォトレジスト１４１の除去および洗浄をおこなった後、拡散をおこなって、図５に示すようにｐボディ領域１０７を形成する。
つぎに、図６に示すように、ゲート構造部１３０をマスクとしてゲート構造部１３０に自己整合するようにリン（Ｐ）イオンを部分ＳＯＩ基板１５０の表面に対して垂直な方向からイオン注入する。熱処理または短時間アニール(ＲＴＡ：Ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ)で拡散をおこなって、拡張ドレイン領域１０８（図７参照）を形成する。
つぎに、図７に示すように、ゲート構造部１３０に自己整合するようにボロン（Ｂ）イオンまたは二フッ化ボロン（ＢＦ2）をドレインとなる側から斜め（たとえば、部分ＳＯＩ基板１５０の表面に対して３０°の角度）にイオン注入する。拡散をおこなって、ｐ埋め込み領域１０９（図８参照）を形成する。
つぎに、図８に示すように、フォトリソグラフィによって、部分ＳＯＩ基板１５０のソース側の表面の一部（図１のｐ+ボディコンタクト領域１１４となる部分の表面）、ゲート構造部１３０のドレイン側の表面および拡張ドレイン領域１０８が形成された領域の表面の一部をフォトレジスト１４２で覆う。つぎに、リン（Ｐ）またはヒ素（Ａｓ）イオンを部分ＳＯＩ基板１５０の表面に対して垂直な方向からイオン注入して、ｎ+ソース領域１１０（図９参照）を形成する。
つぎに、図９に示すように、フォトレジスト１４２の除去および洗浄をおこなった後、部分ＳＯＩ基板１５０の表面全体に厚さ３００ｎｍの酸化膜または窒化膜１４３を堆積する。つぎに、この酸化膜または窒化膜１４３に対して異方性エッチングをおこなってゲート側壁スペーサ１１１を形成する（図１０参照）。
つぎに、図１０に示すように、フォトリソグラフィによって、部分ＳＯＩ基板１５０のソース側の表面の一部（図１のｐ+ボディコンタクト領域１１４となる部分の表面）をフォトレジスト１４４で覆う。そして、ゲート構造部１３０およびゲート側壁スペーサ１１１をマスクとして、ゲート側壁スペーサ１１１に自己整合するようにリン（Ｐ）またはヒ素（Ａｓ）イオンを部分ＳＯＩ基板１５０の表面に対して垂直な方向からイオン注入する。フォトレジスト１４４を除去した後、熱処理またはＲＴＡで拡散をおこなって、ｎ+ドレイン領域１１２（図１１参照）を形成する。
つぎに、図１１に示すように、フォトリソグラフィによって、部分ＳＯＩ基板１５０の表面の一部（拡張ドレイン領域１０８、ｎ+ドレイン領域１１２が形成された領域の表面）およびゲート構造部１３０のドレイン側の表面をフォトレジスト１４５で覆う。つぎに、ボロン（Ｂ）イオンを部分ＳＯＩ基板１５０の表面に対して垂直な方向からイオン注入する。このとき、ボロンイオンの加速エネルギーは、たとえば９０ｋｅＶとする。フォトレジスト１４５の除去および洗浄をおこなった後、ＲＴＡで活性化をおこなって、ｐ+埋め込み領域１１３（図１２参照）を形成する。
つぎに、図１２に示すように、フォトリソグラフィによって、部分ＳＯＩ基板１５０の表面の一部（ｎ+ソース領域１１０、拡張ドレイン領域１０８、ドレイン領域１１２が形成された領域の表面）およびゲート構造部１３０の表面をフォトレジスト１４６で覆う。つぎに、ボロン（Ｂ）イオンを部分ＳＯＩ基板１５０の表面に対して垂直な方向からイオン注入する。フォトレジスト１４６の除去および洗浄をおこなった後、ＲＴＡで活性化をおこなって、図１３に示すようにｐ+ボディコンタクト領域１１４を形成する。
つぎに、図１４に示すように、チタン（Ｔｉ）またはコバルト（Ｃｏ）の薄膜を部分ＳＯＩ基板１５０の表面（ゲート構造部１３０が形成されている部分を除く）に堆積させる。そして、熱処理をおこなった後、チタンまたはコバルトの薄膜を選択的に除去してシリサイド１２３を形成する。
つぎに、図１５に示すように、部分ＳＯＩ基板１５０の表面全体に層間絶縁膜１１５を堆積する。その後、フォトリソグラフィとエッチングでコンタクトを形成し、コンタクト保護層（たとえば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）など）を部分ＳＯＩ基板１５０の全面に堆積した上で、シリコン（Ｓｉ），銅（Ｃｕ）成分を含むアルミニウム（Ａｌ）配線層を堆積する。そして、フォトリソグラフィとエッチングによって第１メタル層を形成する。その後、必要に応じてビアと多層メタル工程をおこなって、シリサイド層１１６ａ，１１６ｂ、バリア層１１７ａ，１１７ｂ、ドレイン電極１１８ａおよびソース電極１１８ｂを形成する。また、裏面電極１１２（図１参照）を形成する。以上のようなプロセスにより、図１に示す実施の形態１にかかる半導体装置１００を製造することができる。
この半導体装置１００は、たとえば、集積型のデバイスに適している。たとえば、拡張ドレイン領域１０８の幅を０．３μｍにした場合、耐圧が約１６Ｖのデバイスが得られる。このデバイスは、たとえば、１セルＬｉイオン／ポリマー電池（３．６Ｖ）を電源とする移動無線通信端末のパワー増幅デバイスに適している。
（実施の形態２）
図１６は、実施の形態２にかかる半導体装置の構成を示す図である。以下、図１６に示す半導体装置２００の構成のうち、実施の形態１にかかる半導体装置１００と異なる点について説明する。半導体装置２００では、抵抗率の低いｐ+基板１２１上に抵抗率の高いｐ-領域（ｐ-基板）１０１が設けられており、そのｐ-領域１０１の表面層の一部に、ＢＯＸ領域１０２が設けられている。
また、ｐ+ボディコンタクト領域１１４の表面からｐ+基板１２１に達するトレンチ内に、抵抗率の低いポリシリコンによって形成されたｐ+プラグ領域１１９が設けられている。また、ｐ+プラグ領域１１９が設けられているトレンチの周囲には、ｐ+プラグ領域１１９からの不純物の拡散によって形成されたｐ+拡散領域１２０が設けられている。この半導体装置２００は、たとえば、ディスクリートデバイスに適している。
（実施の形態３）
図１７は、実施の形態３にかかる半導体装置の構成を示す図である。以下、図１７に示す半導体装置３００の構成のうち、実施の形態１にかかる半導体装置１００と異なる点について説明する。まず、半導体装置３００は、実施の形態２にかかる半導体装置２００と同様に、抵抗率の低いｐ+基板１２１上に抵抗率の高いｐ-領域（ｐ-基板）１０１が設けられており、そのｐ-領域１０１の表面層の一部に、ＢＯＸ領域１０２が設けられている。
また、半導体装置３００は、ｐ+ボディコンタクト領域１１４がｐ-領域１０１を突き抜けてｐ+基板１２１まで達している。この半導体装置３００は、たとえば、ディスクリートデバイスに適している。
実施の形態２または実施の形態３にかかる半導体装置を製造する場合は、図２に示す部分ＳＯＩ基板１５０に代えて、図１８に示す部分ＳＯＩ基板３５０を用いる。図１８は、実施の形態２および実施の形態３にかかる半導体装置の製造に用いる部分ＳＯＩ基板の構造を示す図である。実施の形態２および実施の形態３にかかる半導体装置の製造に用いる部分ＳＯＩ基板３５０は、抵抗率の低いｐ+基板１２１上に抵抗率の高いｐ-領域（ｐ-基板）１０１が設けられており、そのｐ-領域１０１の表面層の一部に、ＢＯＸ領域１０２が設けられている。
実施の形態２または実施の形態３にかかる半導体装置を製造する場合は、図１８に示した部分ＳＯＩ基板３５０に、図３〜図１５に示した処理をおこなえばよい。なお、実施の形態２の半導体装置のｐ+プラグ領域１１９については、下記参考文献３および４に示される方法で形成すればよい。また、実施の形態３の半導体装置のｐ+ボディコンタクト領域１１４については、実施の形態１の半導体装置の製造工程におけるｐ+ボディコンタクト領域１１４のリンイオンの拡散の厚さを変更することによって形成することができる。
（参考文献３）シー・エス・キム（Ｃ．Ｓ．Ｋｉｍ）、ジェイ・パーク（Ｊ．Ｐａｒｋ）、エイチ・ケイ・ユー（Ｈ．Ｋ．Ｙｕ）著、”トレンチド・シンカー・ＬＤＭＯＳＦＥＴ（ＴＳ−ＬＤＭＯＳ）ストラクチャー・フォー・ハイパワーアンプリファー・アプリケーション・アバーブ・２ＧＨｚ（Ｔｒｅｎｃｈｅｄ ｓｉｎｋｅｒ ＬＤＭＯＳＦＥＴ（ＴＳ−ＬＤＭＯＳ） ｓｔｒｕｃｔｕｒｅ ｆｏｒ ｈｉｇｈ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ ａｐｐｌｉｃａｔｉｏｎ ａｂｏｖｅ ２ＧＨｚ）”ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ，２００１年１２月、ｐ．８８７−８９０，
（参考文献４）米国特許第５８６９８７５号明細書
（実施の形態４）
図１９は、実施の形態４にかかる半導体装置の構成を示す図である。以下、図１９に示す半導体装置４００の構成のうち、実施の形態１にかかる半導体装置１００と異なる点について説明する。半導体装置４００は、実施の形態１において二酸化シリコンで形成されたＢＯＸ領域１０２に代えて、ｐ-基板１０１内に空洞層４０２（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ：ＳＯＮ）が設けられている。空洞層４０２によって、熱が発生する領域からｐ-基板１０１までの熱経路を短縮させてデバイスの熱散逸性を向上させることができる。
また、空洞層４０２は実行誘電率εｒが低い（εｒ≒１）ため、同じ静電容量の絶縁膜（酸化膜）と比較して厚さが約４分の１となる。たとえば、厚さ０．４μｍの空洞は、厚さ１．６μｍの絶縁膜に相当する静電容量を有する。このため、半導体装置４００では、空洞層４０２の厚さを１５０ｎｍ（１５００Å）以上とすることができ、ＢＯＸ領域１０２を二酸化シリコンで形成した場合（実施の形態１〜３）と比較して、薄層化を図ることができる。なお、絶縁膜上領域の厚さは、実施の形態１と同様にＴSiを１５０〜３００ｎｍ（１５００〜３０００Å）とする。
（半導体装置４００の製造方法）
つぎに、半導体装置４００の製造方法の一例について説明する。なお、半導体装置４００の製造方法は、以下に説明するプロセスに限定されるものではない。
図２０〜図３０は、実施の形態４にかかる半導体装置の製造工程を示す説明図である。はじめに、図２〜図１５に示した実施の形態１の半導体装置１００の製造方法と同様のプロセスをおこなう。図１５に示すように、部分ＳＯＩ基板１５０の表面全体に層間絶縁膜１１５を堆積した後、図２０，図２１に示すように、フォトリソグラフィと異方性エッチング（たとえば、ＲＩＥなど）をおこない、絶縁膜上領域に達する開口部４１２を形成する。ここで、図２０は、図２２に示す半導体装置の模式レイアウト図のうち、線分Ａ−Ａ’における断面図である。また、図２１は、図２２に示す半導体装置の模式レイアウト図のうち、線分Ｂ−Ｂ’における断面図である。その後、フォトレジスト４１１の除去をおこなう。
つぎに、図２３，図２４に示すように、部分ＳＯＩ基板１５０の表面全体に厚さ０．１〜０．３μｍの窒化シリコン膜４１３を堆積する。その後、開口部４１２に堆積された窒化シリコン膜４１３の一部をフォトリソグラフィによって除去する。図２３は、図２２に示す半導体装置の模式レイアウト図のうち、切断線Ａ−Ａ’における断面図である。また、図２４は、図２２に示す半導体装置の模式レイアウト図のうち、切断線Ｂ−Ｂ’における断面図である。その後、フォトレジスト４１４の除去をおこなう。
つぎに、図２５，図２６に示すように、窒化シリコン膜４１３をマスクとして異方性エッチングをおこない、絶縁層上領域の一部をＢＯＸ領域１０２に達するまで除去する。絶縁層上領域にはトレンチ４１５が形成される。図２５は、図２２に示す半導体装置の模式レイアウト図のうち、切断線Ａ−Ａ’における断面図である。また、図２６は、図２２に示す半導体装置の模式レイアウト図のうち、切断線Ｂ−Ｂ’における断面図である。
つづいて、湿式エッチングによってＢＯＸ領域１０２である二酸化シリコンを除去して、図２７，図２８に示すように、空洞層４０２を形成する。その後、窒化シリコン膜４１３を除去する。図２７は、図２２に示す半導体装置の模式レイアウト図のうち、切断線Ａ−Ａ’における断面図である。また、図２８は、図２２に示す半導体装置の模式レイアウト図のうち、切断線Ｂ−Ｂ’における断面図である。
つづいて、図２９，図３０に示すように、図２８に示したトレンチ４１５を埋めるように酸化シリコン膜（層間絶縁膜１１５）を堆積して、デバイスの表面を平坦化する。図２９は、図２２に示す半導体装置の模式レイアウト図のうち、切断線Ａ−Ａ’における断面図である。また、図３０は、図２２に示す半導体装置の模式レイアウト図のうち、切断線Ｂ−Ｂ’における断面図である。
その後、フォトリソグラフィとエッチングでコンタクトを形成し、コンタクト保護層（たとえば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）など）を部分ＳＯＩ基板１５０の全面に堆積した上で、シリコン（Ｓｉ），銅（Ｃｕ）成分を含むアルミニウム（Ａｌ）配線層を堆積する。そして、フォトリソグラフィとエッチングによって第１メタル層を形成する。その後、必要に応じてビアと多層メタル工程をおこなって、シリサイド層１１６ａ，１１６ｂ、バリア層１１７ａ，１１７ｂ、ドレイン電極１１８ａおよびソース電極１１８ｂを形成する。また、裏面電極１２２を形成する。以上のようなプロセスにより、図１９に示す実施の形態４にかかる半導体装置４００を製造することができる。
この半導体装置４００は、たとえば、集積型のデバイスに適している。たとえば、拡張ドレイン領域１０８の幅を０．３μｍとした場合、耐圧が約１６Ｖのデバイスが得られる。このデバイスは、たとえば、１セルＬｉイオン／ポリマー電池（３．６Ｖ）を電源とする移動無線通信端末のパワー増幅デバイスに適している。
（半導体装置４００の特性）
つづいて、半導体装置４００の特性について説明する。ここでは、図１９に示した半導体装置４００のように空洞層４０２を設けたデバイスの特性と、実施の形態１の半導体装置１００（図１参照）のように、ＢＯＸ領域を設けたデバイスの特性とを比較する。まず、半導体装置のＢＯＸ領域１０２または空洞層４０２の厚さ（深さ方向のサイズ）ＴBOXと最大発振周波数（半導体装置のパワーゲインが１となる周波数）ｆmaxとの関係について説明する。
図３１は、ＢＯＸ領域または空洞層の厚さと最大発振周波数との関係を示すグラフである。図３１において、縦軸は最大発振周波数ｆmax（ＧＨｚ）、横軸はＢＯＸ領域１０２または空洞層４０２の厚さＴBOXを示す。図３１において、デバイスのＢＯＸ領域１０２または空洞層４０２の厚さ以外の寸法は、ゲート絶縁膜１０３の厚さは１０ｎｍ、拡張ドレイン領域１０８の幅は０．３μｍ、ｐボディ領域１０７の幅は０．５μｍである。また、半導体装置のゲート構造部１３０は金属で形成されている。
図３１において、白三角（△）で示すのはＢＯＸ領域１０２を形成したデバイスの最大発振周波数（ｆmax（ＢＯＸ））、黒三角（▲）で示すのは空洞層４０２を形成したデバイスの最大発振周波数（ｆmax（ＳＯＮ））である。また、図３１において、黒丸（●）で示すのは、ＢＯＸ領域１０２および空洞層４０２がない従来構造のシリコンバルクデバイスの最大発振周波数（ｆmax（ＢＵＬＫ））であり、横軸の値によらず一定である。
図３１に示すように、厚さ０．４μｍの空洞層４０２が形成された半導体装置４００の最大発振周波数ｆmaxは、厚さ１μｍのＢＯＸ領域１０２が形成された半導体装置１００の最大発振周波数ｆmaxよりも大幅に大きくなっている。このように、空洞層４０２が形成されたデバイスでは、ＢＯＸ領域１０２が形成されたデバイスと比較して、空洞層４０２の厚さが薄くても良好なデバイス特性を得ることができる。
つぎに、半導体装置のＢＯＸ領域１０２または空洞層４０２の厚さ（深さ方向のサイズ）ＴBOXと遮断周波数ｆtとの関係、および半導体装置のＢＯＸ領域１０２または空洞層４０２の厚さＴBOXと最大発振周波数ｆmaxとの関係について説明する。
図３２は、ＢＯＸ領域または空洞層の厚さと遮断周波数のピーク値との関係、およびＢＯＸ領域または空洞層の厚さと最大発振周波数との関係を示すグラフである。図３２において、左縦軸は遮断周波数ｆt（ＧＨｚ）、右縦軸は最大発振周波数ｆmax（ＧＨｚ）、横軸はＢＯＸ領域１０２または空洞層４０２の厚さＴBOXを示す。横軸の値が０におけるプロットは、ＢＯＸ領域１０２または空洞層４０２がない従来構造のシリコンバルクデバイスの特性値を示す。
また、図３２において、デバイスのＢＯＸ領域１０２または空洞層４０２の厚さ以外の寸法は、ゲート絶縁膜１０３の厚さは１０ｎｍ、ゲート構造部１３０の幅は０．４μｍ、拡張ドレイン領域１０８の幅は０．３μｍ、ｐボディ領域１０７の幅は０．４μｍである。また、ＢＯＸ領域１０２または空洞層４０２のソース側の端部の位置は、ゲート構造部１３０の中心から下ろした垂線Ｌｃ（図１参照）と一致している。また、デバイスの基板抵抗率は１０Ω・ｃｍである。また、オフ状態（ＶGS＝０）におけるソース・ドレイン間の電流密度が１００ｐＡ／μｍである場合の耐圧は約１４Ｖである。
図３２において、白丸（○）で示すのはＢＯＸ領域１０２を形成したデバイスの遮断周波数（ｆt（ＢＯＸ））、黒丸（●）で示すのは空洞層４０２を形成したデバイスの遮断周波数（ｆt（ＳＯＮ））である。また、白三角（△）で示すのはＢＯＸ領域１０２を形成したデバイスの最大発振周波数（ｆmax（ＢＯＸ））、黒三角（▲）で示すのは空洞層４０２を形成したデバイスの最大発振周波数（ｆmax（ＳＯＮ））である。
図３２に示すように、従来構造のデバイス（横軸の値が０におけるプロット）よりも、ＢＯＸ領域１０２または空洞層４０２を設けたデバイスの方が、デバイス特性が向上している。また、ＢＯＸ領域１０２を設けたデバイスよりも、空洞層４０２を設けたデバイスの方がデバイス特性が向上している。
以上説明したように、実施の形態４にかかる半導体装置４００では、二酸化シリコンで形成されたＢＯＸ領域１０２に代えて空洞層４０２が形成されている。また、半導体装置４００によれば、二酸化シリコンで形成されたＢＯＸ領域１０２と比較して空洞層４０２を薄く形成しても、良好なデバイス特性を得ることができる。
（実施の形態５）
図３３は、実施の形態５にかかる半導体装置の構成を示す図である。以下、図３３に示す半導体装置５００の構成のうち、実施の形態４にかかる半導体装置４００と異なる点について説明する。半導体装置５００では、抵抗率の低いｐ+基板１２１上に抵抗率の高いｐ-領域（ｐ-基板）１０１が設けられており、そのｐ-領域１０１の表面層の一部に、空洞部４０２が設けられている。
また、ｐ+ボディコンタクト領域１１４の表面からｐ+基板１２１に達するトレンチ内に、抵抗率の低いポリシリコンによって形成されたｐ+プラグ領域１１９が設けられている。また、ｐ+プラグ領域１１９が設けられているトレンチの周囲には、ｐ+プラグ領域１１９からの不純物の拡散によって形成されたｐ+拡散領域１２０が設けられている。この半導体装置５００は、たとえば、ディスクリートデバイスに適している。
（実施の形態６）
図３４は、実施の形態６にかかる半導体装置の構成を示す図である。以下、図３４に示す半導体装置６００の構成のうち、実施の形態４にかかる半導体装置４００と異なる点について説明する。まず、半導体装置６００は、実施の形態５にかかる半導体装置５００と同様に、抵抗率の低いｐ+基板１２１上に抵抗率の高いｐ-領域（ｐ-基板）１０１が設けられており、そのｐ-領域１０１の表面層の一部に、空洞部４０２が設けられている。
また、半導体装置６００は、ｐ+ボディコンタクト領域１１４がｐ-領域１０１を突き抜けてｐ+基板１２１まで達している。この半導体装置６００は、たとえば、ディスクリートデバイスに適している。
実施の形態５または実施の形態６にかかる半導体装置を製造する場合は、実施の形態２または実施の形態３と同様に、図２に示す部分ＳＯＩ基板１５０に代えて、図１８に示す部分ＳＯＩ基板３５０を用いる。実施の形態５または実施の形態６にかかる半導体装置を製造する場合は、図１８に示した部分ＳＯＩ基板３５０に、図３〜図１５および図２０〜図３０に示した処理をおこなえばよい。なお、実施の形態５の半導体装置のｐ+プラグ領域１１９については、上記参考文献３および４に示される方法で形成すればよい。また、実施の形態６の半導体装置のｐ+ボディコンタクト領域１１４については、実施の形態１の半導体装置の製造工程におけるｐ+ボディコンタクト領域１１４のリンイオンの拡散の厚さを変更することによって形成することができる。
なお、上述した実施の形態４〜６の半導体装置において、拡張ドレイン領域１０８の幅を０．３μｍ、図６におけるリンのドーズ量を３×１０12〜５×１０12ｃｍ-2、チャンネル電流密度が１×１０-11Ａ／μｍにおける閾値を０．５Ｖ、ゲート構造１３０の長さを０．５μｍとした場合、デバイスの耐圧は１５Ｖ以上となる。
（実施の形態７）
図３５は、実施の形態７にかかる半導体装置の構成を示す図である。図３５に示す半導体装置７００は、実施の形態１の半導体装置１００と同様に、ｐ-基板１０１、ＢＯＸ領域１０２、ｐボディ領域１０７、拡張ドレイン領域１０８、ｐ埋め込み領域１０９、ｎ+ソース領域１１０ａ，１１０ｂ、ｎ+ドレイン領域１１２が設けられている。
ｐボディ領域１０７の表面は、ゲート絶縁膜１０３ｂに覆われている。また、ゲート絶縁膜１０３ｂのドレイン側、ソース側には、それぞれゲート絶縁膜１０３ａ，１０３ｃが設けられている。ゲート絶縁膜１０３ｂの上には、低濃度のポリシリコン部７０４、窒化チタン（ＴｉＮ）によって形成されるバリア膜７０５、金属ゲート部７０６からなるＴ型ゲート構造部７３０が設けられている。Ｔ型ゲート構造部７３０の側面には、窒化膜または酸化膜によって形成されるゲート側壁スペーサ１１１が設けられている。また、ゲート絶縁膜１０３ａ、１０３ｃ、ゲート側壁スペーサ１１１を覆うように、層間絶縁膜１１５が設けられている。
実施の形態７にかかる半導体装置７００は、ダミーゲート構造部をマスクとして基板内の各構成が形成される。これは、高温拡散によってゲート絶縁膜の信頼性が低減するのを防止するためである。より詳細には、ダミーゲート構造部をマスクとして基板内の各構成を形成した後、ダミーゲート構造部を除去する。そして、ゲート絶縁膜を再度形成し、金属性のＴ型ゲート構造部７３０を形成する。これにより、ゲート絶縁膜の信頼性が高く、ゲート電極の抵抗率が低い半導体装置を形成することができる。
また、ダミーゲート構造部に自己整合した傾斜を有するチャネル濃度分布が形成されるため、チャネル濃度分布が均一な従来構造のデバイスと比較してより高速に動作することができる。また、チャネル長の変調をよりよく抑制することができるので、高速なデバイスに適用することができる。
（半導体装置７００の製造方法）
つぎに、半導体装置７００の製造方法の一例について説明する。なお、半導体装置７００の製造方法は、以下に説明するプロセスに限定されるものではない。
図３６〜図４６は、実施の形態７にかかる半導体装置の製造工程を示す説明図である。なお、以下の説明では、図２に示した部分ＳＯＩ基板１５０を半導体装置７００の製造に用いる場合について説明するが、図１８に示した部分ＳＯＩ基板３５０を半導体装置７００の製造に用いてもよい。この場合、図３５に示した半導体装置７００の構成のうち、ｐ-基板１０１部分は、抵抗率の低いｐ+基板１２１上に抵抗率の高いｐ-領域（ｐ-基板）１０１が設けられた構成（図１８参照）となる。
まず、図３６に示すように、部分ＳＯＩ基板１５０にゲート絶縁膜１０３ａを形成する。つぎに、ゲート絶縁膜の表面の一部にダミーゲート構造部７４１を形成する。このとき、ダミーゲート構造部７４１が、ＢＯＸ領域１０２の幅方向の端部の上方に位置するようにする。また、ダミーゲート構造部７４１を、たとえば、不純物が含まれていない、または不純物濃度が低いポリシリコンによって形成する。
つぎに、図３７に示すように、フォトリソグラフィによって、ダミーゲート構造部７４１のドレイン側の表面と部分ＳＯＩ基板１５０のドレイン側の表面とをフォトレジスト７４２で覆う。つぎに、ダミーゲート構造部７４１に自己整合するように、ボロン（Ｂ）イオンをソースとなる側から斜め（たとえば、部分ＳＯＩ基板１５０の表面に対して４５°の角度）にイオン注入する。フォトレジスト７４２の除去をおこなった後、熱拡散をおこなって、図３８に示すようにｐボディ領域１０７を形成する。
つぎに、図３９に示すように、ダミーゲート構造部７４１に自己整合するように、リン（Ｐ）イオンまたはヒ素（Ａｓ）イオンを部分ＳＯＩ基板１５０の表面に対して垂直な方向からイオン注入して、拡張ドレイン領域１０８（図４０参照）を形成する。つぎに、図４０に示すように、ダミーゲート構造部７４１に自己整合するようにボロン（Ｂ）イオンをドレインとなる側から斜めにイオン注入する。その後、拡散をおこなってｐ埋め込み領域１０９（図４１参照）を形成する。
つぎに、図４１に示すように、フォトリソグラフィによって、ダミーゲート構造部７４１のドレイン側の表面および部分ＳＯＩ基板１５０の拡張ドレイン領域１０８が形成された領域の表面をフォトレジスト７４３で覆う。つぎに、リン（Ｐ）またはヒ素（Ａｓ）イオンを部分ＳＯＩ基板１５０の表面に対して垂直な方向からイオン注入する。フォトレジスト７４３の除去し、注入イオンを活性化してｎ+ソース領域１１０ａ（図４２参照）を形成する。
つぎに、図４２に示すように、部分ＳＯＩ基板１５０の表面全体に窒化シリコン（Ｓｉ3Ｎ4）膜７４４を堆積する。つぎに、この窒化シリコン膜７４４に対して異方性エッチングをおこなってゲート側壁スペーサ１１１を形成する（図４３参照）。つぎに、図４３に示すように、ゲート側壁スペーサ１１１に自己整合するようにリン（Ｐ）またはヒ素（Ａｓ）イオンを部分ＳＯＩ基板１５０の表面に対して垂直な方向からイオン注入して、ｎ+ドレイン領域１１２およびｎ+ソース領域１１０ｂ（図４４参照）を形成する。
つぎに、図４４に示すように、部分ＳＯＩ基板１５０の表面全体に、ダミーゲート構造部７４１よりも厚く層間絶縁膜１１５を堆積する。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって層間絶縁膜１１５を研磨して、図４５に示すように、ダミーゲート構造部７４１を層間絶縁膜１１５の表面に露出させる。その後、図４６に示すように、選択エッチングによってダミーゲート構造部７４１を除去する。つぎに、ウェットエッチングによってダミーゲート構造部７４１があった部分の直下およびその周辺の一部のゲート絶縁膜１０３ａを除去する。残ったゲート絶縁膜のうち、ソース側に残った部分が図３５において符号１０３ａ，１０３ｃで示したゲート絶縁膜である。
その後、ゲート絶縁膜１０３ａを除去した部分に、熱酸化などによってゲート絶縁膜１０３ｂ（図３５参照）を形成する。つぎに、部分ＳＯＩ基板１５０の表面全体にポリシリコン部７０４となる低濃度のポリシリコン膜を体積する。ポリシリコン膜の表面に、バリア膜７０５となる窒化チタン（ＴｉＮ）膜を厚さ数十ｎｍ程度堆積する。窒化チタン膜の表面に、金属ゲート部７０６となる金属製のゲート材料を堆積する。そして、フォトリソグラフィによってＴ型ゲートとなる領域をマスクして、異方性エッチングによってＴ型ゲート構造部７３０を形成する。以上のようなプロセスにより、図３５に示す実施の形態７にかかる半導体装置７００を製造することができる。
以上説明したように、実施の形態７にかかる半導体装置７００では、ダミーゲート構造部７４１をマスクとして基板内の各構成が形成される。これにより、ゲート絶縁膜の信頼性が高く、ゲート電極の抵抗率が低い半導体装置を形成することができる。また、ダミーゲート構造部７４１に自己整合した傾斜を有するチャネル濃度分布が形成されるため、チャネル濃度分布が均一な従来構造のデバイスと比較してより高速に動作することができる。また、チャネル長の変調をよりよく抑制することができるので、高速なデバイスに適用することができる。
（本発明にかかる半導体装置の特性）
つづいて、本発明にかかる半導体装置の特性について説明する。まず、ＢＯＸ領域１０２、またはＢＯＸ領域１０２の代わりに設けた空洞層のソース側の端部の位置（ゲート構造部７３０の中心からの距離Ｐshift）と遮断周波数ｆt、ＢＯＸ領域１０２または空洞層のソース側の端部の位置と最大発振周波数ｆmaxとの関係について説明する。図４７は、ＢＯＸ領域を設けたデバイスにおけるＢＯＸ領域のソース側の端部の位置と遮断周波数のピーク値との関係、およびＢＯＸ領域のソース側の端部の位置と最大発振周波数との関係を示すグラフである。また、図４８は、空洞層を設けたデバイスにおける空洞層のソース側の端部の位置と遮断周波数のピーク値との関係、および空洞層のソース側の端部の位置と最大発振周波数との関係を示すグラフである。
図４７および図４８において、左縦軸は遮断周波数ｆｔ（ＧＨｚ）、右縦軸は最大発振周波数ｆmax（ＧＨｚ）、横軸はＢＯＸ領域１０２または空洞部のソース側端部とゲート構造部７３０の長さ方向の中心から下ろした垂線Ｌc（図１参照）との距離Ｐshift（μｍ）である。Ｐshift＝０の場合はＢＯＸ領域１０２または空洞層の端部とゲート構造部７３０の中心からの垂線の位置Ｌｃ（図１参照）が一致していることを示す。Ｐshift＞０は、ＢＯＸ領域１０２または空洞層の端部がゲート構造部７３０の中心からの垂線Ｌcよりドレイン側にあることを示す。Ｐshift＜０は、ＢＯＸ領域１０２または空洞層の端部がゲート構造部７３０の中心からの垂線Ｌcよりソース側にあることを示す。
また、図４７および図４８において、デバイスの寸法は、ゲート絶縁膜１０３ｂの厚さは１０ｎｍ、ゲート構造部７３０の長さは０．４μｍ、拡張ドレイン領域１０８の幅は０．３μｍである。すなわち、図４７および図４８において、Ｐshift＞０．２μｍにおけるプロットは、ＢＯＸ領域１０２または空洞層４０２のソース側の端部の位置以外の寸法は半導体装置１００と等しく形成された、従来構造の（ＢＯＸ領域がゲート構造部７３０と重なる位置まで形成されていない）半導体装置の特性値を示す。
また、図４７および図４８において、デバイスの基板抵抗率は１０Ω・ｃｍである。また、オフ状態（ＶGS＝０）におけるソース・ドレイン間の電流密度が１００ｐＡ／μｍである場合の耐圧は約１４Ｖである。
また、図４７において、白四角（□）で示すのはＢＯＸ領域１０２の厚さを０．８μｍとした場合の遮断周波数ｆt（０．８）、黒四角（■）で示すのはＢＯＸ領域１０２の厚さを０．８μｍとした場合の最大発振周波数ｆmax（０．８）である。
また、図４８において、白丸（○）で示すのは空洞層の厚さを０．１５μｍとした場合の遮断周波数ｆt（０．１５）、黒丸（●）で示すのは空洞層の厚さを０．１５μｍとした場合の最大発振周波数ｆmax（０．１５）、白三角（△）で示すのは空洞層の厚さを０．８μｍとした場合の遮断周波数ｆt（０．８）、黒三角（▲）で示すのは空洞層の厚さを０．８μｍとした場合の最大発振周波数ｆmax（０．８）である。
図４７および図４８のいずれの場合においても、Ｐshift＝０を境として、Ｐshift＞０の領域ではそれぞれの特性値が低下しており、遮断周波数特性や最大発振周波数特性が悪化していることがわかる。すなわち、従来構造のデバイスと比較して、本願発明にかかるデバイスの方が遮断周波数および最大発振周波数が大きく、デバイス特性が向上していることがわかる。
このことより、ＢＯＸ層または空洞層がゲート電極と重なる位置まで伸びる構成とすることにより、従来構造のようなＢＯＸ層または空洞層がゲート電極と重なる位置まで延びていない構成に比べて、遮断周波数および最大発振周波数が大きく、デバイス特性が向上することがわかる。たとえば、実施の形態１において、スペーサ領域１１１、ｐ+埋込領域１１３、ｐ埋込領域１０９、シリサイド領域１２３などがない構成においても同様のことがいえる。
つづいて、本願発明にかかる半導体装置（ＢＯＸ領域１０２を形成した半導体装置）と従来技術にかかる半導体装置（シリコンバルク基板を用いた半導体装置）の最大内部温度について説明する。図４９は、本願発明にかかる半導体装置および従来技術にかかる半導体装置の最大内部温度のシミュレーション結果を示すグラフである。図４９は、図５０および図５１に示す半導体装置を、それぞれ図５２に示す熱回路に接続した場合の最大内部温度の差を示している。
図５０は、本願発明にかかる半導体装置の不純物濃度分布を示す図である。また、図５１は、従来技術にかかる半導体装置の不純物濃度分布を示す図である。また、図５０および図５１に示す半導体装置では、共にゲート電極の長さは０．４μｍ、ゲート電極の厚さは１０ｎｍである。また、図５０に示す本願発明にかかる半導体装置について、絶縁膜上領域の厚さは１８０ｎｍ、ＢＯＸ領域１０２の厚さは０．８μｍである。また、図５０および図５１に示す半導体装置は、基板表面および左右の断面を断熱している。
図５２は、図４９のシミュレーションに用いる熱回路の構成を示す図である。図５０または図５１に示す半導体装置は熱抵抗Ｒthを通じケースと接続する。熱抵抗Ｒthは、シリコン基板の熱抵抗であり、幅は図５０および図５１に示す半導体装置と同じ大きさ（ｘ方向）であり、厚さは２５０μｍである。
図４９の説明に戻り、図４９において、縦軸は図５０に示す本願発明にかかる半導体装置と図５１に示す従来技術の半導体装置との最大内部温度の差（℃）、横軸は直流熱散逸Ｐｄｃ（Ｗ／ｍｍ）である。図４９中実線で示すのは、図５２に示す熱回路において、ケース温度（ケースとシリコン基板との界面の温度）を３７３Ｋにした場合の温度差である。また、図４９中点線で示すのは、ケース温度を３００Ｋにした場合の温度差である。
図４９に示すように、直流熱散逸Ｐｄｃが０．４Ｗ／ｍｍの場合、本願発明にかかる半導体装置と従来技術の半導体装置との最大内部温度の差は１０℃以下である。また、実際のデバイスでは、基板表面から金属配線を介しての熱散逸や３次元的な熱拡散効果が生じる。このため、本願発明にかかる半導体装置と従来技術の半導体装置との最大内部温度の差はさらに小さくなる。このように、本願発明にかかる半導体装置は、従来技術の半導体装置と同等の熱散逸性を有する。
以上説明したように、実施の形態１〜７にかかる半導体装置によれば、ＢＯＸ領域１０２または空洞層を、ドレイン領域１１２から、ゲート構造部１３０，７３０の中心から下ろした垂線Ｌｃ付近にかけての領域に形成する。これにより、拡張ドレイン領域１０８とｐ-基板１０１とをＢＯＸ領域１０２または空洞層４０２によって分離し、拡張ドレイン領域１０８とｐ-基板１０１との間の寄生容量を低減させることができる。また、ドレイン誘起バリアー低下効果（Ｄｒａｉｎ−ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）を抑制することができるので、シリコンバルクデバイスのように拡張ドレイン領域１０８の静電電力線を２次元的にｐ+ボディコンタクト領域１１４に収束させることなく、デバイスの耐圧を向上させることができる。
また、実施の形態１〜７にかかる半導体装置によれば、ｎ+ソース領域１１０の下部にｐ+埋め込み領域１１３が設けられているため、ｎ+ドレイン領域、ｐ-基板、ｎ+ソース領域によって構成される寄生バイポーラトランジスタの作動が起りにくい。このため、半導体装置１００は、特許文献４の半導体装置（図５６参照）と異なり、高耐圧デバイスにも適用することができる。
また、実施の形態１〜７にかかる半導体装置では、絶縁膜上領域の厚さを１５０〜３００ｎｍ（１５００〜３０００Å）として高い耐圧を得ることができる。また、ＢＯＸ領域１０２が二酸化シリコンで形成されている場合はＴBOX≧４００ｎｍ（４０００Å）とすることによって、拡張ドレイン領域１０８およびドレイン領域１１２と、ｐ-基板１０１との寄生容量を低減させることができる。
以上説明したように、本発明は、広い安全動作領域と高い耐圧が要求されるデバイスに有効であり、特に、高い線形性が要求されるパワーアンプに用いる高周波パワーデバイスなどに適している。また、高抵抗基板を用いた薄膜ＳＯＩ基板を用いているため、ディスクリートデバイスのみならず、信号処理回路や受動素子を同一チップ上に搭載したパッケージなどにも適している。
実施の形態１にかかる半導体装置の構成を示す図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態２にかかる半導体装置の構成を示す図である。 実施の形態３にかかる半導体装置の構成を示す図である。 実施の形態２および実施の形態３にかかる半導体装置の製造に用いる部分ＳＯＩ基板の構造を示す図である。 実施の形態４にかかる半導体装置の構成を示す図である。 実施の形態４にかかる半導体装置の製造工程を示す説明図である。 実施の形態４にかかる半導体装置の製造工程を示す説明図である。 実施の形態４にかかる半導体装置の製造工程を示す説明図である。 実施の形態４にかかる半導体装置の製造工程を示す説明図である。 実施の形態４にかかる半導体装置の製造工程を示す説明図である。 実施の形態４にかかる半導体装置の製造工程を示す説明図である。 実施の形態４にかかる半導体装置の製造工程を示す説明図である。 実施の形態４にかかる半導体装置の製造工程を示す説明図である。 実施の形態４にかかる半導体装置の製造工程を示す説明図である。 実施の形態４にかかる半導体装置の製造工程を示す説明図である。 実施の形態４にかかる半導体装置の製造工程を示す説明図である。 ＢＯＸ領域または空洞層の厚さと最大発振周波数との関係を示すグラフである。 ＢＯＸ領域または空洞層の厚さと遮断周波数のピーク値との関係、およびＢＯＸ領域または空洞層の厚さと最大発振周波数との関係を示すグラフである。 実施の形態５にかかる半導体装置の構成を示す図である。 実施の形態６にかかる半導体装置の構成を示す図である。 実施の形態７にかかる半導体装置の構成を示す図である。 実施の形態７にかかる半導体装置の製造工程を示す説明図である。 実施の形態７にかかる半導体装置の製造工程を示す説明図である。 実施の形態７にかかる半導体装置の製造工程を示す説明図である。 実施の形態７にかかる半導体装置の製造工程を示す説明図である。 実施の形態７にかかる半導体装置の製造工程を示す説明図である。 実施の形態７にかかる半導体装置の製造工程を示す説明図である。 実施の形態７にかかる半導体装置の製造工程を示す説明図である。 実施の形態７にかかる半導体装置の製造工程を示す説明図である。 実施の形態７にかかる半導体装置の製造工程を示す説明図である。 実施の形態７にかかる半導体装置の製造工程を示す説明図である。 実施の形態７にかかる半導体装置の製造工程を示す説明図である。 ＢＯＸ領域を設けたデバイスにおけるＢＯＸ領域のソース側の端部の位置と遮断周波数のピーク値との関係、およびＢＯＸ領域のソース側の端部の位置と最大発振周波数との関係を示すグラフである。 空洞層を設けたデバイスにおける空洞層のソース側の端部の位置と遮断周波数のピーク値との関係、および空洞層のソース側の端部の位置と最大発振周波数との関係を示すグラフである。 本願発明にかかる半導体装置および従来技術にかかる半導体装置の最大内部温度のシミュレーション結果を示すグラフである。 願発明にかかる半導体装置の不純物濃度分布を示す図である。 従来技術にかかる半導体装置の不純物濃度分布を示す図である。 図４９のシミュレーションに用いる熱回路の構成を示す図である。 従来構造の薄膜ＳＯＩデバイスの構成の一例を示す図である。 従来構造の薄膜ＳＯＩデバイスの構成の一例を示す図である。 従来構造の薄膜ＳＯＩデバイスの構成の一例を示す図である。 従来構造の薄膜ＳＯＩデバイスの構成の一例を示す図である。 従来構造の薄膜ＳＯＩデバイスの構成の一例を示す図である。 従来構造の薄膜ＳＯＩデバイスの特性を説明するための回路図である。
符号の説明
１００，２００，３００，４００，５００，６００，７００ 半導体装置
１０１ ｐ-基板、ｐ-領域（高抵抗率領域）
１０２ ＢＯＸ領域（埋め込み絶縁領域）
１０３（１０３ａ，１０３ｂ，１０３ｃ） ゲート絶縁膜
１０４ ポリシリコン部
１０５ バリア膜
１０６ タングステンポリサイド部
１０７ ｐボディ領域（第１の半導体領域）
１０８ 拡張ドレイン領域（第２の半導体領域）
１０９ ｐ埋め込み領域（埋め込み領域）
１１０（１１０ａ，１１０ｂ） ソース領域
１１１ ゲート側壁スペーサ（スペーサ領域）
１１２ ｎ+ドレイン領域
１１３ ｐ+埋め込み領域（第２の低抵抗率領域）
１１４ ｐ+ボディコンタクト領域（第１の低抵抗率領域）
１１５ 層間絶縁膜
１１６（１１６ａ，１１６ｂ） シリサイド層
１１７（１１７ａ，１１７ｂ） バリア層
１１８ａ ドレイン電極
１１８ｂ ソース電極
１１９ ｐ+プラグ領域（第３の低抵抗率領域）
１２０ ｐ+拡散領域（第４の低抵抗率領域）
１２１ ｐ+基板
１２３（１２３ａ，１２３ｂ） シリサイド領域
１３０ ゲート構造部
４０２ 空洞層（埋め込み絶縁領域）

Claims (10)

  1. 第１導電型の高抵抗率領域と、
    前記高抵抗率領域の表面層の一部に設けられた埋め込み絶縁領域と、
    前記高抵抗率領域の表面層の一部に、前記埋め込み絶縁領域の側面および表面の一部と接して設けられた、前記高抵抗率領域よりも抵抗率の低い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極の側面に設けられたスペーサ領域と、
    前記埋め込み絶縁領域の表面の一部に、前記第１の半導体領域および前記高抵抗率領域と離れて設けられ、かつ前記スペーサ領域の端部と整合して設けられた第２導電型の低抵抗率ドレイン領域と、
    前記埋め込み絶縁領域の表面の一部に、前記高抵抗率領域と離れるとともに前記第１の半導体領域および前記低抵抗率ドレイン領域と接するように設けられ、かつ前記ゲート電極の前記低抵抗率ドレイン領域側端部と整合して設けられた第２導電型の第２の半導体領域と、
    前記高抵抗率領域の表面層の一部に前記第１の半導体領域と離れて設けられた第１導電型の第１の低抵抗率領域と、
    前記高抵抗率領域の表面層の一部に、前記第１の半導体領域および前記第１の低抵抗率領域と接し、かつ前記ゲート電極の前記第１の低抵抗率領域側端部と整合するように設けられた第２導電型の低抵抗率ソース領域と、
    前記スペーサ領域の前記第１の低抵抗率領域側端部と整合して、前記低抵抗率ソース領域より厚く設けられた第１導電型の第２の低抵抗率領域と、
    前記ゲート電極の前記低抵抗率ドレイン領域側端部および前記第１の低抵抗率領域側端部に整合して設けられた第１導電型の埋め込み領域と、
    前記低抵抗率ドレイン領域の表面層の一部および前記低抵抗率ソース領域の表面層の一部に設けられたシリサイド領域と、
    前記ゲート電極、前記スペーサ領域および前記シリサイド領域を覆う層間絶縁膜と、
    前記低抵抗率ドレイン領域に接して、前記層間絶縁膜の表面の一部を覆うドレイン電極と、
    前記低抵抗率ソース領域に接して、前記層間絶縁膜の表面の一部を覆うソース電極と、
    を備え、
    前記低抵抗率ドレイン領域および前記第２の半導体領域の厚さは１５０ｎｍ〜３００ｎｍのいずれかであることを特徴とする半導体装置。
  2. 第１導電型の低抵抗率半導体基板上に設けられた第１導電型の高抵抗率領域と、
    前記高抵抗率領域の表面層の一部に設けられた埋め込み絶縁領域と、
    前記高抵抗率領域の表面層の一部に、前記埋め込み絶縁領域の側面および表面の一部と接して設けられた、前記高抵抗率領域よりも抵抗率の低い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極の側面に設けられたスペーサ領域と、
    前記埋め込み絶縁領域の表面の一部に、前記第１の半導体領域および前記高抵抗率領域と離れて設けられ、かつ前記スペーサ領域の端部と整合して設けられた第２導電型の低抵抗率ドレイン領域と、
    前記埋め込み絶縁領域の表面の一部に、前記高抵抗率領域と離れるとともに前記第１の半導体領域および前記低抵抗率ドレイン領域と接するように設けられ、かつ前記ゲート電極の前記低抵抗率ドレイン領域側端部と整合して設けられた第２導電型の第２の半導体領域と、
    前記高抵抗率領域の表面層の一部に前記第１の半導体領域と離れて設けられた第１導電型の第１の低抵抗率領域と、
    前記高抵抗率領域の表面層の一部に、前記第１の半導体領域および前記第１の低抵抗率領域と接し、かつ前記ゲート電極の前記第１の低抵抗率領域側端部と整合するように設けられた第２導電型の低抵抗率ソース領域と、
    前記スペーサ領域の前記第１の低抵抗率領域側端部と整合して、前記低抵抗率ソース領域より厚く設けられた第１導電型の第２の低抵抗率領域と、
    前記ゲート電極の前記低抵抗率ドレイン領域側端部および前記第１の低抵抗率領域側端部に整合して設けられた第１導電型の埋め込み領域と、
    前記第１の低抵抗率領域および前記高抵抗率領域を貫き前記低抵抗率半導体基板に至るトレンチ内に設けられた第１導電型の第３の低抵抗率領域と、
    前記第３の低抵抗率領域の周囲を覆う第１導電型の第４の低抵抗率領域と、
    前記低抵抗率ドレイン領域の表面層の一部および前記低抵抗率ソース領域の表面層の一部に設けられたシリサイド領域と、
    前記ゲート電極、前記スペーサ領域および前記シリサイド領域を覆う層間絶縁膜と、
    前記低抵抗率ドレイン領域に接して、前記層間絶縁膜の表面の一部を覆うドレイン電極と、
    前記低抵抗率ソース領域に接して、前記層間絶縁膜の表面の一部を覆うソース電極と、
    を備え、
    前記低抵抗率ドレイン領域および前記第２の半導体領域の厚さは１５０ｎｍ〜３００ｎｍのいずれかであることを特徴とする半導体装置。
  3. 第１導電型の低抵抗率半導体基板上に設けられた第１導電型の高抵抗率領域と、
    前記高抵抗率領域の表面層の一部に設けられた埋め込み絶縁領域と、
    前記高抵抗率領域の表面層の一部に、前記埋め込み絶縁領域の側面および表面の一部と接して設けられた、前記高抵抗率領域よりも抵抗率の低い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極の側面に設けられたスペーサ領域と、
    前記埋め込み絶縁領域の表面の一部に、前記第１の半導体領域および前記高抵抗率領域と離れて設けられ、かつ前記スペーサ領域の端部と整合して設けられた第２導電型の低抵抗率ドレイン領域と、
    前記埋め込み絶縁領域の表面の一部に、前記高抵抗率領域と離れるとともに前記第１の半導体領域および前記低抵抗率ドレイン領域と接するように設けられ、かつ前記ゲート電極の前記低抵抗率ドレイン領域側端部と整合して設けられた第２導電型の第２の半導体領域と、
    前記第１の半導体領域と離れて設けられ、前記高抵抗率領域を貫き前記低抵抗率半導体基板に至る第１導電型の第１の低抵抗率領域と、
    前記高抵抗率領域の表面層の一部に、前記第１の半導体領域および前記第１の低抵抗率領域と接し、かつ前記ゲート電極の前記第１の低抵抗率領域側端部と整合するように設けられた第２導電型の低抵抗率ソース領域と、
    前記スペーサ領域の前記第１の低抵抗率領域側端部と整合して、前記低抵抗率ソース領域より厚く設けられた第１導電型の第２低抵抗率領域と、
    前記ゲート電極の前記低抵抗率ドレイン領域側端部および前記第１の低抵抗率領域側端部に整合して設けられた第１導電型の埋め込み領域と、
    前記低抵抗率ドレイン領域の表面層の一部および前記低抵抗率ソース領域の表面層の一部に設けられたシリサイド領域と、
    前記ゲート電極、前記スペーサ領域および前記シリサイド領域を覆う層間絶縁膜と、
    前記低抵抗率ドレイン領域に接して、前記層間絶縁膜の表面の一部を覆うドレイン電極と、
    前記低抵抗率ソース領域に接して、前記層間絶縁膜の表面の一部を覆うソース電極と、
    を備え、
    前記低抵抗率ドレイン領域および前記第２の半導体領域の厚さは１５０ｎｍ〜３００ｎｍのいずれかであることを特徴とする半導体装置。
  4. 第１導電型の高抵抗率領域と、
    前記高抵抗率領域の表面層の一部に設けられた埋め込み絶縁領域と、
    前記高抵抗率領域の表面層の一部に、前記埋め込み絶縁領域の側面および表面の一部と接して設けられた、前記高抵抗率領域よりも抵抗率の低い第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面にゲート絶縁膜を介して設けられたゲート電極と、
    前記埋め込み絶縁領域の表面の一部に、前記第１の半導体領域および前記高抵抗率領域と離れて設けられた第２導電型の低抵抗率ドレイン領域と、
    前記埋め込み絶縁領域の表面の一部に、前記高抵抗率領域と離れるとともに前記第１の半導体領域および前記低抵抗率ドレイン領域と接するように設けられた第２導電型の第２の半導体領域と、
    前記高抵抗率領域の表面層の一部に前記第１の半導体領域と離れて設けられた第１導電型の第１の低抵抗率領域と、
    前記高抵抗率領域の表面層の一部に、前記第１の半導体領域および前記第１の低抵抗率領域と接するように設けられた第２導電型の低抵抗率ソース領域と、
    前記スペーサ領域の前記第１の低抵抗率領域側端部と整合して、前記低抵抗率ソース領域より厚く設けられた第１導電型の第２の低抵抗率領域と、
    前記ゲート電極を覆う層間絶縁膜と、
    前記低抵抗率ドレイン領域に接して、前記層間絶縁膜の表面の一部を覆うドレイン電極と、
    前記低抵抗率ソース領域に接して、前記層間絶縁膜の表面の一部を覆うソース電極と、
    を備え、
    前記埋込絶縁領域が前記ゲート電極と重なる位置まで伸長していることを特徴とする半導体装置。
  5. 前記埋め込み絶縁領域は二酸化シリコンで形成されており、前記埋め込み絶縁領域の厚さは４００ｎｍ以上であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記埋め込み絶縁領域は空洞層であり、前記埋め込み絶縁領域の厚さは１５０ｎｍ以上であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  7. 前記ゲート絶縁膜は、前記ゲート電極の中心部側よりも前記ゲート電極の端部側の方が厚いことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 上記請求項１〜７のいずれか一つに記載の半導体装置を製造するにあたって、
    一部に前記埋め込み絶縁膜が設けられた高抵抗率半導体基板の表面に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、
    前記ゲート電極の前記埋め込み絶縁領域側表面と前記高抵抗率半導体基板の前記埋め込み絶縁領域側表面とをフォトレジストで覆う工程と、
    前記高抵抗率半導体基板の表面層に第１導電型のイオン注入をして前記第１の半導体領域を形成する工程と、
    前記第１の半導体領域が形成された前記高抵抗率半導体基板から前記フォトレジストを除去する工程と、
    前記高抵抗率半導体基板の表面層に第２導電型のイオン注入をして前記低抵抗率ドレイン領域を形成する工程と、
    前記低抵抗率領域が形成された前記高抵抗率半導体基板の表面の前記ゲート電極の側面にスペーサ領域を形成する工程と、
    前記スペーサ領域が形成された前記高抵抗率半導体基板の表面層に第２導電型のイオン注入をして前記第２の半導体領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 上記請求項１〜７のいずれか一つに記載の半導体装置を製造するにあたって、
    一部に前記埋め込み絶縁膜が設けられた高抵抗率半導体基板の表面に前記ゲート絶縁膜を介して疑似ゲート電極を形成する工程と、
    前記疑似ゲート電極の前記埋め込み絶縁領域側表面と前記高抵抗率半導体基板の前記埋め込み絶縁領域側表面とをフォトレジストで覆う工程と、
    前記高抵抗率半導体基板の表面層に第１導電型のイオン注入をして前記第１の半導体領域を形成する工程と、
    前記第１の半導体領域が形成された前記高抵抗率半導体基板から前記フォトレジストを除去する工程と、
    前記高抵抗率半導体基板の表面層に第２導電型のイオン注入をして前記低抵抗率ドレイン領域を形成する工程と、
    前記低抵抗率領域が形成された前記高抵抗率半導体基板の表面の前記疑似ゲート電極の側面にスペーサ領域を形成する工程と、
    前記スペーサ領域が形成された前記高抵抗率半導体基板の表面層に第２導電型のイオン注入をして前記第２の半導体領域を形成する工程と、
    前記疑似ゲート電極を除去して前記ゲート電極を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 上記請求項６に記載の半導体装置を製造するにあたって、
    一部に二酸化シリコンによって形成された前記埋め込み絶縁領域が設けられた高抵抗率半導体基板に素子構造を形成する工程と、
    前記二酸化シリコンをエッチングによって除去して前記空洞層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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