CN112309863B - 超低导通电阻ldmos及其制作方法 - Google Patents

超低导通电阻ldmos及其制作方法 Download PDF

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Abstract

本发明公开了一种超低导通电阻LDMOS及其制作方法，该方法包括P体区光罩版的版图和闸极光罩版的版图的制作步骤，P体区光罩版包括第一P体区区域，闸极光罩版包括第一闸极区域，两个区域相邻且位置相切，P体区光罩版还包括第二P体区区域，其以第一P体区区域的中心点位置为中心在第一P体区区域的四个方向分别增大一预设长度，在靠近第一闸极区域一侧扣除第一闸极区域部分；该制作方法还使用P体区光罩版进行P体区光罩版闸极刻蚀，以形成P体区窗口。本发明通过版图算法的更新，即将P体区光罩版上的PBD区域在四个方向上分别增大一预设长度，使PBD扩大范围，从而增大了该区域的透光率，提高了超低导通电阻LDMOS的生产良率。

Description

超低导通电阻LDMOS及其制作方法
技术领域
本发明涉及半导体制造领域，特别涉及一种超低导通电阻LDMOS(横向扩散闸极管)及其制作方法。
背景技术
超低导通电阻LDMOS具有增益高、导通电阻低等优点，广泛应用于功率集成电路。图1是一种常见的超低导通电阻LDMOS的结构示意图，该超低导通电阻LDMOS具有Psub(P型衬底)1、STI(浅沟槽隔离)2、N-漂移区3、PBD(P-BODY，P体区)5和Poly(闸极)4。
图8为现有技术中制造超低导通电阻LDMOS所用到的光罩版的版图的示意图，其中包括了有源区光罩版、P体区光罩版、闸极光罩版和N-漂移区光罩版。图8中标识出了各区域的相对位置，具体包括有源区区域11、P体区区域12、闸极区域13和N-漂移区14，其中P体区区域12和闸极区域13相邻且位置相切。
现有的超低导通电阻LDMOS制作过程如图2～图7所示，包括以下步骤：
第1步，如图2所示，在Psub1内通过有源区光罩(如图8所示，光罩版的版图上的有源区区域11)光刻、刻蚀、化学机械抛光形成STI2。
第2步，如图3所示，在Psub1内通过N-漂移区光罩光刻、刻蚀、离子注入形成N-漂移区3。
第3步，如图4所示，在Psub1的上表面生长闸极氧化物，通过闸极淀积形成闸极层6。
第4步，如图5所示，为P体区光罩版闸极刻蚀步骤，在闸极层6上涂覆第一光刻胶7，其中PR表示光刻胶，如图8所示，P体区光罩版上P体区区域12的极性为可透光，光照时Psub1上表面的PBD窗口区域(即图5中的第一刻蚀区8所对应的区域)的第一光刻胶7和闸极层6被刻蚀掉。
第5步，如图6所示，为PBD离子注入步骤，从Psub1上表面的PBD窗口区域大角度注入离子，在Psub1内形成PBD5。
第6步，如图7所示，为闸极光罩版闸极刻蚀步骤，如图8所示，闸极光罩版上的闸极区域13的极性为不可透光，光照时闸极区域以外的Psub1表面(即图7中的第二刻蚀区9)的第二光刻胶10和闸极层6被刻蚀掉，形成闸极4。
第7步，去除第二光刻胶10后超低导通电阻LDMOS的剖面结构如图1所示。
现有技术中，PBD由大角度注入离子并依靠Poly的自对准形成比较短的沟道，从而降低导通电阻。由图6可见，第5步中由于PBD窗口大小限制，大角度注入离子时PBD这一层的transmission rate(透光率)过小(<0.1％)，很容易导致某些区域刻蚀不充分。
由图5和图7对比可知，PBD区域之上的有源区在第4步P体区光罩版闸极刻蚀步骤和第6步闸极光罩版闸极刻蚀步骤中都被刻蚀到了，存在有源区的双重刻蚀。并且在P体区光罩版闸极刻蚀步骤和闸极光罩版闸极刻蚀步骤中，需要闸极的自对准来保证闸极区域和PBD区域的相切，在Poly自对准或曝光出现偏差的情况下，这种方式容易导致poly residue(闸极残余)，上述原因使得目前超低导通电阻LDMOS生产时良率不理想。
发明内容
本发明要解决的技术问题是为了克服现有超低导通电阻LDMOS制作过程中PBD层的透光率过小、某些区域刻蚀不充分使得超低导通电阻LDMOS生产时良率不理想的缺陷，提供一种超低导通电阻LDMOS及其制作方法。
本发明是通过下述技术方案来解决上述技术问题：
本发明提供一种超低导通电阻LDMOS的制作方法，该制作方法包括P体区光罩版的版图制作步骤和闸极光罩版的版图制作步骤，所述P体区光罩版包括第一P体区区域，所述闸极光罩版包括第一闸极区域，所述第一P体区区域与所述第一闸极区域相邻且位置相切，所述P体区光罩版还包括第二P体区区域，所述第二P体区区域为以所述第一P体区区域的中心点位置为中心在所述第一P体区区域的四个方向分别增大一预设长度，在靠近所述第一闸极区域的一侧扣除所述第一闸极区域的部分；
所述制作方法还包括以下步骤：
使用所述P体区光罩版进行P体区光罩版闸极刻蚀，以形成P体区窗口。
较佳地，所述预设长度在0.8um(微米)～10um之间。
较佳地，所述第二P体区区域在远离所述第一闸极区域的一侧延伸至所述P体区光罩版的边缘。
较佳地，所述闸极光罩版还包括第二闸极区域，所述第二闸极区域包括所述第一闸极区区域与所述第一P体区区域；
所述制作方法还包括使用所述闸极光罩版进行闸极光罩版闸极刻蚀，以形成闸极。
较佳地，在所述P体区光罩版闸极刻蚀步骤之前，还包括以下步骤：
制备P型衬底；
在所述P型衬底内通过有源区光罩光刻、刻蚀、化学机械抛光形成浅沟槽隔离；
在所述P型衬底内通过N-漂移区光罩光刻、刻蚀、离子注入形成N-漂移区；
在所述P型衬底上表面生长闸极氧化物，进行闸极淀积以形成闸极层；
在所述闸极层上涂覆第一光刻胶。
较佳地，在所述P体区光罩版的闸极刻蚀步骤之后，所述闸极光罩版闸极刻蚀之前还包括以下步骤：
通过所述P体区窗口大角度注入离子，以在所述P型衬底内形成P体区，去除所述第一光刻胶；
在所述P型衬底的上表面涂覆第二光刻胶；
所述闸极光罩版闸极刻蚀之后还包括以下步骤：
去除所述第二光刻胶。
本发明还提供一种超低导通电阻LDMOS，其使用如上所述的超低导通电阻LDMOS的制作方法制作而成。
本发明的积极进步效果在于：在P体区光罩版和闸极光罩版的版图制作步骤中，在不改变器件布局的前提下，通过版图算法的更新，即将P体区光罩版上的PBD区域在四个方向上分别增大一定的预设长度，以使PBD在STI上面扩大范围，因为PBD的范围扩大了，所以增大了该区域的透光率，提高了超低导通电阻LDMOS的生产良率。进一步将闸极光罩版上的闸极区域扩大到将原PBD区域即第一P体区区域包括进来，使原PBD区域之上的有源区在闸极光罩版闸极刻蚀步骤中不再被刻蚀，解决了有源区双重刻蚀的问题；改进后的PBD区域和闸极区域不再相切，由此彻底解决了闸极与PBD对准的问题，消除了闸极残余的可能性，大幅提高了超低导通电阻LDMOS的生产良率。
附图说明
图1为现有技术中超低导通电阻LDMOS的结构的剖面示意图。
图2为现有技术中超低导通电阻LDMOS的制作工艺第1步的器件结构示意图。
图3为现有技术中超低导通电阻LDMOS的制作工艺第2步的器件结构示意图。
图4为现有技术中超低导通电阻LDMOS的制作工艺第3步的器件结构示意图。
图5为现有技术中超低导通电阻LDMOS的制作工艺第4步的器件结构示意图。
图6为现有技术中超低导通电阻LDMOS的制作工艺第5步的器件结构示意图。
图7为现有技术中超低导通电阻LDMOS的制作工艺第6步的器件结构示意图。
图8为现有技术中制造超低导通电阻LDMOS所用到的光罩版的版图的位置关系示意图。
图9为本发明实施例1的超低导通电阻LDMOS的制作方法的流程图。
图10为本发明实施例1中所用到的光罩版的版图中第二P体区区域的位置关系示意图。
图11为本发明实施例1中所用到的光罩版的版图中第二闸极区域的位置关系示意图。
图12为本发明实施例1中P体区光罩版闸极刻蚀步骤后的器件结构示意图。
图13为本发明实施例1中P体区离子注入步骤后的器件结构示意图。
图14为本发明实施例1中闸极光罩版闸极刻蚀步骤后的器件结构示意图。
图15为本发明实施例2提供的超低导通电阻LDMOS的结构的剖面示意图。
附图标记说明：
1----Psub 2----浅沟槽隔离 3----N-漂移区
4----闸极(栅极) 5----PBD 6----闸极层
7----第一光刻胶 8----现有技术的第一刻蚀区
9----现有技术的第二刻蚀区 10---第二光刻胶
8′----本发明实施例1的第一刻蚀区 9′----本发明实施例1的第二刻蚀区
11----有源区区域 12----P体区区域 12′----第一P体区区域
13----闸极区域 13′----第一闸极区域 14----N-漂移区区域
22----第二P体区区域 23----第二闸极区域
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
本实施例提供了一种超低导通电阻LDMOS的制作方法，如图9所示，该制作方法包括如下步骤：
步骤S1、光罩版的版图制作；
本实施例的超低导通电阻LDMOS的制作方法主要的改进在于P体区光罩版和闸极光罩版的版图制作步骤中。如图10所示，超低导通电阻LDMOS制作方法的光罩版版图包括有源区光罩版、N-漂移区光罩版、P体区光罩版、闸极光罩版等。现有技术的P体区光罩版包括第一P体区区域12′，闸极光罩版包括第一闸极区域13′，第一P体区区域12′与第一闸极区域13′相邻且位置相切。
本实施例的P体区光罩版还包括第二P体区区域22，第二P体区区域22为以第一P体区区域12′的中心点位置为中心，在第一P体区区域12′的四个方向分别增大一预设长度，在靠近所述第一闸极区域13′的一侧扣除第一闸极区域13′的部分，所以第二P体区区域22是一个带缺口的长方形区域，如图10中所示的带有虚线边框、以左斜线填充的区域。预设长度在0.8um～10um之间，第二P体区区域22在远离第一闸极区域13′的一侧可以延伸至P体区光罩版的边缘，以使经后面步骤形成的PBD区域向Psub的边缘方向可延伸至Psub的边缘。
如图11所示，本实施例的闸极光罩版还包括第二闸极区域23，第二闸极区域23包括第一闸极区域13′与第一P体区区域12′；第二闸极区域23为图11中的带有短虚线边框、以右斜线填充的长方形区域。
步骤S2、制备P型衬底；
本实施例的超低导通电阻LDMOS的制作方法的步骤S2～S6与现有技术相同，在此不作详细描述。
步骤S3、在P型衬底内通过有源区光罩光刻、刻蚀、化学机械抛光形成浅沟槽隔离；
P型衬底(Psub)内通过有源区光罩光刻、刻蚀、化学机械抛光形成浅沟槽隔离(STI)，形成的器件示意图如图2所示。
步骤S4、在P型衬底内通过N-漂移区光罩光刻、刻蚀、离子注入形成N-漂移区；
在P型衬底(Psub)内通过N-漂移区光罩光刻、刻蚀、离子注入形成N-漂移区，形成的器件示意图如图3所示。
步骤S5、在P型衬底上表面生长闸极氧化物，进行闸极淀积以形成闸极层；
在P型衬底(Psub)的上表面生长闸极氧化物，进行闸极淀积形成闸极层，形成的器件示意图如图4所示。
步骤S6、在闸极层上涂覆第一光刻胶；
在闸极层上涂覆第一光刻胶，为P体区光罩版闸极刻蚀做准备。
步骤S7、P体区光罩版闸极刻蚀；
使用步骤S1中的P体区光罩版进行P体区光罩版闸极刻蚀，以形成P体区窗口。如图12所示，与图5现有技术的P体区光罩版闸极刻蚀步骤相比，由于P体区光罩版上第二P体区区域比第一P体区区域增大了，本实施例的第一刻蚀区8′增大，P体区窗口可延伸至Psub上表面的边缘，增大的P体区窗口增大了光照时的透光率，使刻蚀过程更充分。
步骤S8、P体区离子注入步骤；
如图13所示，通过上一步形成的P体区窗口大角度注入离子，以在P型衬底内形成P体区，然后去除第一光刻胶。
步骤S9、在P型衬底的上表面涂覆第二光刻胶；
在P型衬底的上表面涂覆第二光刻胶，为闸极光罩版闸极刻蚀作准备。
步骤S10、闸极光罩版闸极刻蚀步骤；
使用步骤S1中的闸极光罩版进行闸极光罩版闸极刻蚀，以形成闸极。如图14所示，与图7现有技术的闸极光罩版闸极刻蚀步骤相比，由于第二闸极区域包括第一闸极区域13′与第一P体区区域12′，所以本步骤的第二刻蚀区9′不包括图7中的原PBD区域之上的部分，就不会重复刻蚀该部分，解决了有源区的重复刻蚀问题。同时，由于PBD区域和闸极区域不再相切，因此不再需要对准，所以彻底解决了闸极与PBD对准的问题，消除了闸极残余的可能性，大幅提高了超低导通电阻LDMOS的生产良率。
S11、去除第二光刻胶。
去除第二光刻胶之后的超低导通电阻LDMOS的器件结构如图15所示。
本实施例在P体区光罩版和闸极光罩版的版图制作步骤中，在不改变器件布局的前提下，通过版图算法的更新，即将P体区光罩版上的PBD区域在四个方向上均增大一个预设长度，以使PBD在STI上面扩大范围，因为PBD范围的扩大了，所以增大了该区域的透光率，提高了超低导通电阻LDMOS的生产良率。进一步将闸极光罩版上的闸极区域扩大到将原PBD区域即第一P体区区域包括进来，使原PBD区域之上的有源区在闸极光罩版闸极刻蚀步骤中不再被刻蚀，解决了有源区双重刻蚀的问题；PBD区域和闸极区域不再相切，彻底解决了闸极与PBD对准的问题，消除了闸极残余的可能性，大幅提高了超低导通电阻LDMOS的生产良率。
实施例2
本实施例提供了一种超低导通电阻的LDMOS，使用超低导通电阻LDMOS的制作方法制作而成，其器件结构如图15所示，包括Psub1，STI2，N-漂移区3、闸极4和PBD5，与如图1所示的现有技术的超低导通电阻LDMOS相比，其PBD5区域更大，向Psub1的边缘方向可延伸至Psub1的边缘。
本实施例在不改变器件布局的前提下，通过版图算法的更新，即将P体区光罩版上的PBD区域在四个方向上均增大一个预设长度，以使PBD在STI上面扩大范围，因为PBD范围的扩大了，所以增大了该区域的透光率，提高了超低导通电阻LDMOS的生产良率。进一步将闸极光罩版上的闸极区域扩大到将原PBD区域包括进来，使原PBD区域之上的有源区在闸极光罩版闸极刻蚀步骤中不再被刻蚀，解决了有源区双重刻蚀的问题；PBD区域和闸极区域不再相切，彻底解决了闸极与PBD对准的问题，消除了闸极残余的可能性，大幅提高了超低导通电阻LDMOS的生产良率。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (5)

1.一种超低导通电阻LDMOS的制作方法，包括P体区光罩版的版图制作步骤和闸极光罩版的版图制作步骤，所述P体区光罩版包括第一P体区区域，所述闸极光罩版包括第一闸极区域，所述第一P体区区域与所述第一闸极区域相邻且位置相切，其特征在于，所述P体区光罩版还包括第二P体区区域，所述第二P体区区域为以所述第一P体区区域的中心点位置为中心，在所述第一P体区区域的四个方向分别增大一预设长度，在靠近所述第一闸极区域的一侧扣除所述第一闸极区域的部分；
其中，所述闸极光罩版还包括第二闸极区域，所述第二闸极区域包括所述第一闸极区域与所述第一P体区区域；
所述制作方法还包括使用所述闸极光罩版进行闸极光罩版闸极刻蚀，以形成闸极；
所述制作方法还包括以下步骤：
使用所述P体区光罩版进行P体区光罩版闸极刻蚀，以形成P体区窗口；
所述第二P体区区域在远离所述第一闸极区域的一侧延伸至所述P体区光罩版的边缘，且在STI上面扩大范围。
2.如权利要求1所述的超低导通电阻LDMOS的制作方法，其特征在于，所述预设长度在0.8um～10um之间。
3.如权利要求1所述的超低导通电阻LDMOS的制作方法，其特征在于，在所述P体区光罩版闸极刻蚀步骤之前，还包括以下步骤：
制备P型衬底；
在所述P型衬底内通过有源区光罩光刻、刻蚀、化学机械抛光形成浅沟槽隔离；
在所述P型衬底内通过N-漂移区光罩光刻、刻蚀、离子注入形成N-漂移区；
在所述P型衬底上表面生长闸极氧化物，进行闸极淀积以形成闸极层；
在所述闸极层上涂覆第一光刻胶。
4.如权利要求3所述的超低导通电阻LDMOS的制作方法，其特征在于，在所述P体区光罩版的闸极刻蚀步骤之后，所述闸极光罩版闸极刻蚀之前还包括以下步骤：
通过所述P体区窗口大角度注入离子，以在所述P型衬底内形成P体区，去除所述第一光刻胶；
在所述P型衬底的上表面涂覆第二光刻胶；
所述闸极光罩版闸极刻蚀之后还包括以下步骤：
去除所述第二光刻胶。
5.一种超低导通电阻LDMOS，其特征在于，所述超低导通电阻LDMOS使用如权利要求1至4任一项所述的超低导通电阻LDMOS的制作方法制作而成。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005037933A (ja) * 2003-06-30 2005-02-10 Hoya Corp グレートーンマスクの製造方法及びグレートーンマスク
JP2008198903A (ja) * 2007-02-15 2008-08-28 Fuji Electric Holdings Co Ltd 半導体装置
CN101872737A (zh) * 2010-01-28 2010-10-27 中国科学院上海微系统与信息技术研究所 一种抑制soi浮体效应的mos结构及其制作方法
CN104167360A (zh) * 2013-05-16 2014-11-26 无锡华润上华半导体有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN105374686A (zh) * 2014-09-02 2016-03-02 无锡华润上华半导体有限公司 一种ldmos器件的制作方法
CN105990139A (zh) * 2015-01-30 2016-10-05 无锡华润上华半导体有限公司 横向扩散金属氧化物半导体场效应管的制造方法
CN106847894A (zh) * 2015-12-02 2017-06-13 德克萨斯仪器股份有限公司 具有与栅极自对准的体扩散的ldmos器件
EP3255654A1 (en) * 2016-06-12 2017-12-13 Semiconductor Manufacturing International Corporation (Shanghai) Semiconductor device and fabrication method thereof
CN107742645A (zh) * 2016-09-28 2018-02-27 成都芯源系统有限公司 具有自对准体区的ldmos器件的制造方法
CN108693697A (zh) * 2017-04-04 2018-10-23 株式会社Sk电子 光掩模和光掩模坯以及光掩模的制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080191276A1 (en) * 2007-02-08 2008-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and fabrication methods thereof
CN104425247B (zh) * 2013-08-27 2018-01-23 无锡华润上华科技有限公司 一种绝缘栅双极型晶体管的制备方法
US9997605B2 (en) * 2014-01-21 2018-06-12 Shanghai Huahong Grace Semiconductor Manufacturing Corporation LDMOS device and its manufacturing method

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005037933A (ja) * 2003-06-30 2005-02-10 Hoya Corp グレートーンマスクの製造方法及びグレートーンマスク
JP2008198903A (ja) * 2007-02-15 2008-08-28 Fuji Electric Holdings Co Ltd 半導体装置
CN101872737A (zh) * 2010-01-28 2010-10-27 中国科学院上海微系统与信息技术研究所 一种抑制soi浮体效应的mos结构及其制作方法
CN104167360A (zh) * 2013-05-16 2014-11-26 无锡华润上华半导体有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN105374686A (zh) * 2014-09-02 2016-03-02 无锡华润上华半导体有限公司 一种ldmos器件的制作方法
CN105990139A (zh) * 2015-01-30 2016-10-05 无锡华润上华半导体有限公司 横向扩散金属氧化物半导体场效应管的制造方法
CN106847894A (zh) * 2015-12-02 2017-06-13 德克萨斯仪器股份有限公司 具有与栅极自对准的体扩散的ldmos器件
EP3255654A1 (en) * 2016-06-12 2017-12-13 Semiconductor Manufacturing International Corporation (Shanghai) Semiconductor device and fabrication method thereof
CN107742645A (zh) * 2016-09-28 2018-02-27 成都芯源系统有限公司 具有自对准体区的ldmos器件的制造方法
CN108693697A (zh) * 2017-04-04 2018-10-23 株式会社Sk电子 光掩模和光掩模坯以及光掩模的制造方法

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