KR101052290B1 - 반도체 필라의 제조방법 및 반도체 필라가 구비된 전계효과트랜지스터 - Google Patents

반도체 필라의 제조방법 및 반도체 필라가 구비된 전계효과트랜지스터 Download PDF

Info

Publication number
KR101052290B1
KR101052290B1 KR1020080124581A KR20080124581A KR101052290B1 KR 101052290 B1 KR101052290 B1 KR 101052290B1 KR 1020080124581 A KR1020080124581 A KR 1020080124581A KR 20080124581 A KR20080124581 A KR 20080124581A KR 101052290 B1 KR101052290 B1 KR 101052290B1
Authority
KR
South Korea
Prior art keywords
mask
pillar
etching
pattern
substrate
Prior art date
Application number
KR1020080124581A
Other languages
English (en)
Other versions
KR20100065974A (ko
Inventor
이병주
이완규
설우석
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020080124581A priority Critical patent/KR101052290B1/ko
Publication of KR20100065974A publication Critical patent/KR20100065974A/ko
Application granted granted Critical
Publication of KR101052290B1 publication Critical patent/KR101052290B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 광을 이용한 리쏘그라피 및 에칭을 이용하여 수 ㎛이하의 지름을 갖는 각진 기둥형상의 반도체 필라를 제조하는 방법에 관한 것이다. 상세하게, 본 발명의 제조방법은 e-빔, 이온빔 리쏘그라피등을 사용하지 않고 광 리쏘그라피 및 에칭을 이용하여 반도체 기판에 3차원의 다각 기둥형상의 필라를 제조하며, 반도체 필라의 형상, 크기, 필라의 표면을 형성하는 면들이 제어가능하며, 원자적으로 잘 규정된 결정학적 면들로 필라의 표면이 형성되며, 저비용으로 짧은 시간에 대량 제조 가능한 반도체 필라의 제조방법에 관한 것이다.
반도체, 필라(pillar), 광 리쏘그라피, 에칭, 전계효과트랜지스터, 수직구조, 핀구조

Description

반도체 필라의 제조방법 및 반도체 필라가 구비된 전계효과트랜지스터{Fabrication Method of Semiconductor Pillar and the Field Effect Transistor Having Semiconductor Pillar}
본 발명은 광을 이용한 리쏘그라피 및 에칭을 이용하여 수 ㎛이하의 지름을 갖는 각진 기둥형상의 반도체 필라를 제조하는 방법에 관한 것이다.
반도체 소자 성능을 향상시키고 집적도를 높이기 위해 반도체 소자의 지속적인 스케일링 다운(scaling down)이 요구되고 있다. 이는 소자의 소형화에 따라 집적회로의 집적도가 증가할 뿐만 아니라 스위칭 동작 속도를 줄일 수 있으며, 소자와 소자간의 거리가 줄어 신호전달 속도 또한 향상되기 때문이다.
그러나 소자의 스케일링 다운이 수 나노미터 노드로 진행됨에 따라, SCE(Short channel effect), DIBL(drain induced barrier lowering), 누설전류(leakage current)등 특성의 열화가 심화되었다.
이를 해결하고자, 게이트 산화막 물질, 실리사이드 물질, 채널 물질등 새로운 물질을 개발하는 연구 및 소스/드레인의 구조, 도핑/저온 공정, SOI(silicon on insulator)를 포함한 새로운 채널 구조등에 대한 연구가 진행중인 한편, 종래의 평면 구조(planar structure)를 탈피하여 수직구조 트랜지스터(Vertical Transistor), 핀-구조 트랜지스터(FIN-transistor)와 같이 3차원 소자에 대한 연구가 진행중이다.
반도체 웨이퍼를 이용한 3차원 소자의 제조를 위해서는 리쏘그라피 공정 및 에칭 또는 재성장 공정이 필수적으로 수행되어야 하며, 패턴 프로파일(pattern profile) 및 해상 한계(resolution limit) 측면에서, 나노 내지 마이크로 크기의 3차원 소자를 제조하기 위해 전자 빔 리쏘그라피(E-beam Lithography), 이온 빔 리쏘그라피(Ion-beam Lithography), X-레이 리쏘라그피(X-ray Lithography), AFM 리쏘그라피등이 사용되고 있다.
그러나, 전자빔, 이온빔등을 이용한 리쏘그라피는 고 비용의 장비가 필요하며, 공정 시간이 매우 긴 단점이 있으며, 대면적의 처리에 한계가 있다.
본 출원인은 광 리쏘그라피(optical lithography) 및 에칭을 이용하여 반도체 기판에 곡률진 영역이 없는 각진 3차원 구조를 제조하는 방법을 제공하고자 하며, 상세하게, 광의 회절 및 간섭에 의해 1㎛ 이하 각진 패턴이 곡률진 패턴으로 변형되어 현상되는 한계를 극복하여 수 내지 수백 나노 크기의 각진 반도체 필라를 제조하는 방법을 제공하고자 한다.
상술한 문제점들을 해결하기 위한 본 발명의 목적은 광을 이용한 리쏘그라피를 이용하여 수 ㎛이하의 지름을 갖는 다각 기둥형상의 반도체 필라를 제조하는 방법을 제공하는 것이며, 상세하게, 반도체 필라의 형상, 크기, 필라의 표면을 형성하는 면들이 제어가능하며, 원자적으로 잘 규정된 결정학적 면들로 필라의 표면이 형성되며, 저비용으로 짧은 시간에 대량 제조 가능한 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 본 발명의 제조방법에 의해 제조된 반도체 필라가 구비된 3차원 반도체 소자를 제공하는 것이며, 보다 상세하게, 결정학적으로 잘 규정된 필라의 표면에 채널이 형성되어 높은 전하 이동도 및 안정적인 채널 형성이 가능한 전계효과트랜지스터를 제공하는 것이다.
본 발명에 따른 반도체 필라(pillar)의 제조 방법(제1방법)은 광(optical)을 이용한 노광(expose)이며, a) 반도체 단결정 기판에 감광제를 도포하고 제1마스크를 이용하여 노광 및 현상하는 단계; b) 상기 a) 단계의 현상에 의해 얻어진 감광제 패턴을 제1식각마스크로 하여 기판을 제1에칭하는 단계; c) 상기 b) 단계의 감광제 패턴을 제거하는 단계; d) 상기 제1에칭된 기판에 감광제를 도포하고 제2마스크를 이용하여 노광 및 현상하는 단계; e) 상기 d) 단계의 현상에 의해 얻어진 감광제 패턴을 제2식각마스크로 하여 기판을 제2에칭하는 단계; 및 f) 상기 e) 단계의 감광제 패턴을 제거하는 단계;를 포함하여 수행되며, 상기 제1식각마스크와 상기 제2식각마스크가 오버랩된 영역이 상기 제1에칭 및 제2에칭을 통해 다각 기둥으 로 돌출되는 특징이 있다.
본 발명에 따른 반도체 필라(pillar)의 제조 방법은 극 자외선을 포함하는 광을 이용한 리쏘그라피(lithography)인 특징이 있으며, 상기 제1에칭 및 제2에칭은 각각 습식에칭 또는 건식 에칭이다. 상기 건식 에칭은 이온빔을 이용한 스퍼터 에칭, 플라즈마(ICP; inductive coupled plasma) 에칭 및 반응 이온 에칭(RIE; reactive ion etching)을 포함한다.
바람직하게, 상기 제1식각마스크 또는 상기 제2식각마스크는 최단축 폭이 1㎛ 이하인 패턴을 포함하며, 실질적으로 상기 최단축 폭이 1㎛ 내지 10nm이다.
특징적으로, 본 발명에 따른 반도체 필라(pillar)의 제조 방법에 있어, 상기 제1식각마스크 및 상기 제2식각마스크는 각각 길이가 폭보다 긴 띠형 패턴을 포함하며, 상기 제1식각마스크의 띠형 패턴과 상기 제2식각마스크의 띠형 패턴이 기판에 순차적으로 겹쳐 형성된 오버랩 영역은 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상이며, 기판의 상기 오버랩 영역이 상기 에칭 및 재 에칭에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 기둥으로 돌출된다.
상기 제1식각마스크의 띠형 패턴의 길이 방향, 상기 제2식각마스크의 띠형 패턴의 길이 방향, 또는 이들의 조합을 제어하여 상기 사각 기둥을 구성하는 옆면의 방향이 제어되는 특징이 있다.
상기 기판은 단일 물질, 둘 이상의 물질의 고용상, 또는 둘 이상의 물질의 금속간화합물상의 반도체 단결정 기판이며, 실질적으로, Si, SiGe를 포함한 4족 단결정 기판 또는 GaAs, InP, GaN, InGaN을 포함한 3-5족 단결정 기판이다.
보다 실질적으로, 상기 기판은 실리콘 단결정 기판이며, 상기 기판의 표면은 {100}면이며, 상기 사각 기둥을 구성하는 옆면은 {100}, {110}, 또는 이 면들의 조합인 특징이 있다.
상기 사각 기둥의 사각의 각 변의 길이는 상기 제1식각마스크의 띠형 패턴의 최단축 폭을 상기 제1식각마스크의 띠형 패턴의 길이 방향과 상기 제2식각마스크의 띠형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이 및 상기 제2식각마스크의 띠형 패턴의 최단축 폭을 상기 제1식각마스크의 띠형 패턴의 길이 방향과 상기 제2식각마스크의 띠형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이인 특징이 있다.
반도체 필라(pillar)의 제조 방법(제2방법)은 광(optical)을 이용한 노광(expose)이며, g) 반도체 단결정 기판에 포지티브형 감광제를 도포하고 제1마스크를 이용하여 제1노광하는 단계; h) 상기 제1노광된 포지티브형 감광제에 제2마스크를 이용하여 제2노광하는 단계; i) 상기 제2노광된 감광제를 현상하여 상기 제1마스크 및 상기 제2마스크의 오버랩에 의해 광이 조사되지 않은 영역으로 이루어진 감광제 패턴을 얻는 단계; j) 상기 현상에 의해 얻어진 감광제 패턴을 식각마스크로 하여 기판을 에칭하는 단계;를 포함하여 수행되며, 상기 제1마스크와 상기 제2마스크가 오버랩되어 광이 조사되지 않은 영역이 상기 에칭을 통해 다각 기둥으로 돌출되는 특징이 있다.
상기 제1방법과 유사하게, 본 발명에 따른 반도체 필라(pillar)의 제조 방법(제2방법)은 극 자외선을 포함하는 광을 이용한 리쏘그라피(lithography)인 특징 이 있으며, 상기 에칭은 습식에칭 또는 건식 에칭이다. 상기 건식 에칭은 이온빔을 이용한 스퍼터 에칭, 플라즈마(ICP; inductive coupled plasma) 에칭 및 반응 이온 에칭(RIE; reactive ion etching)을 포함한다. 상기 기판은 단일 물질, 둘 이상의 물질의 고용상, 또는 둘 이상의 물질의 금속간화합물상의 반도체 단결정 기판이며, 실질적으로, Si, SiGe를 포함한 4족 단결정 기판 또는 GaAs, InP, GaN, InGaN을 포함한 3-5족 단결정 기판이다.
상기 현상시, 제1노광 및 제2노광시 광이 조사되지 않은 제1마스크 및 제2마스크의 오버랩 영역의 형상으로 감광제 패턴이 얻어져 단일한 에칭에 의해 다각 기둥으로 돌출된 반도체 필라가 제조되는 특징이 있으며, 단일 에칭에 의해 필라가 제조되므로, 필라 주변부에 단차가 형성되지 않는 특징이 있다.
이때, 상기 제1마스크 또는 상기 제2마스크는 최단축 폭이 1㎛ 이하인 직사각형 패턴을 포함하는 특징이 있으며, 상기 제1마스크와 상기 제2마스크가 오버랩되어 광이 조사되지 않은 영역은 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상이며, 상기 노광 및 현상에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상을 갖는 상기 감광제 패턴을 식각 마스크로한 상기 에칭에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 기둥의 돌출 기둥이 형성되는 특징이 있다.
특징적으로, 상기 제1마스크의 직사각형 패턴의 길이 방향, 상기 제2마스크의 직사각형 패턴의 길이 방향, 또는 이들의 조합을 제어하여 상기 사각 기둥을 구성하는 옆면의 방향이 제어된다. 바람직하게, 상기 기판은 실리콘 단결정 기판이 며, 상기 기판의 표면은 {100}면이며, 상기 사각 기둥을 구성하는 옆면은 {100}, {110}, 또는 이 면들의 조합인 특징이 있다.
상기 사각 기둥의 사각의 각 변의 길이는 상기 제1마스크의 직사각형 패턴의 최단축 폭을 상기 제1마스크의 직사각형 패턴의 길이 방향과 상기 제2마스크의 직사각형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이 및 상기 제2마스크의 직사각형 패턴의 최단축 폭을 상기 제1마스크의 직사각형 패턴의 길이 방향과 상기 제2마스크의 직사각형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이인 특징이 있다.
상술한 본 발명의 제조방법으로 제조된 반도체 필라는 수직구조의 전계효과트랜지스터(Vertical FET), 핀구조의 전계효과트랜지스터(FIN FET)를 포함하는 다양한 3차원 반도체 소자에 구비될 수 있다.
바람직하게, 본 발명에 따른 반도체 소자는 상술한 본 발명의 제조방법으로 제조된 반도체 필라(pillar); 상기 반도체 필라에 수직 전계를 형성시키는 게이트 전극; 상기 반도체 필라에 수평 전계를 형성시키는 소스 및 드레인 전극; 상기 반도체 필라와 상기 게이트 전극 사이를 절연하는 절연막을 포함하여 구성되는 특징이 있다.
본 발명의 제조방법은 e-빔, 이온빔 리쏘그라피등을 사용하지 않고 광 리쏘그라피 및 에칭을 이용하여 반도체 기판에 3차원의 다각 기둥형상의 필라를 제조할 수 있는 장점이 있으며, 이에 따라, 저비용으로 단시간에 대량의 3차원 구조체를 제조할 수 있으며, 원자적으로 잘 규정된 (atomically well defined) 특정 면들로 필라가 제조되는 장점이 있다.
또한 본 발명의 제조방법은 필라의 표면이 결정학적으로 특정 면(plane)들만으로 구성되는 장점이 있으며, 필라의 표면을 구성하는 면들이 제어 가능한 장점이 있으며, 필라를 구성하는 모든 면이 거시적 및 미시적(atomically)으로 편평한 면으로 이루어진 각진 형상(faceted shape)의 필라를 제조할 수 있는 장점이 있다.
본 발명의 필라가 구비된 전계효과트랜지스터는 필라의 표면이 결정학적으로 규정된 된 특정 결정면들로 구성됨에 따라, 특정 결정면들에 채널이 형성되어, 전하의 이동도가 크며, 전하를 트랩(trap)하는 계면 결함이 적으며, 항복 전압 이전에 국부적인 채널 형성이 방지되는 장점이 있다.
이하 첨부한 도면들을 참조하여 본 발명의 제조방법을 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
도 1 내지 도 8을 기반으로 본 발명에 따른 반도체 필라의 제조방법(제1방법)을 상술한다.
도 1은 본 발명에 따른 제조방법의 일 예를 도시한 공정도로, 평면도 및 평면도에서의 A-A 단면도를 도시한 것이다.
도 1에 도시한 바와 같이 노광시의 마스크 패턴이 각진 직사각형의 형태라 하더라도, 패턴의 크기(최단거리)가 1㎛이하의 미세 패턴인 경우, 광의 회절 및 간섭에 의해 곡률 진 감광제 패턴(211)이 얻어진다.
이러한 광 리쏘그라피의 한계를 극복하여 각진 형상의 필라를 제조하기 위해, 기판(100)상 감광제의 도포, 노광, 현상, 현상된 감광제를 마스크로 한 에칭 및 감광제(식각 마스크)의 제거를 한 셋트공정로 하여, 상기 셋트공정을 적어도 2회 반복하는 특징이 있다. 반복시, 서로 다른 마스크를 이용하여 노광하는 것이 바람직하나, 동일 마스크를 얼라인(allign)을 달리하여 사용하여도 무방하다.
본 발명은 적어도 2회 반복되는 상기 세트공정중, 첫 번째 세트공정에서 마스크 패턴이 정상적으로 현상된 감광제 패턴의 일 영역(도 1의 P1)과 두 번째 세트공정에서 정상적으로 현상된 감광제 패턴의 일 영역(도 1의 P2)이 서로 오버랩 되도록 하여, 적어도 2회 반복되는 세트 공정중 행해지는 에칭과정에서 상기 정상적으로 현상된 감광제 패턴이 오버랩된 기판 영역(도 1의 OL)이 에칭되지 않도록 하여 각진 돌출 구조를 제조하는 특징이 있다.
본 발명에서 오버랩 영역(도 1의 OL)은 상기 적어도 2회 반복되는 세트공정에서 기판을 기준으로 첫 번째 세트 공정의 현상된 감광제 패턴(제1식각마스크)과 두 번째 세트 공정에서 현상된 감광제 패턴(제2식각마스크)이 순차적으로 겹쳐져 형성된 영역을 의미하며, 상술한 바와 같이 첫 번째 세트 공정에서 노광시의 마스크 패턴이 정상적으로 현상된 감광제 패턴의 영역(P1)과 두 번째 세트 공정에서 노광시의 마스크 패턴이 정상적으로 현상된 감광제 패턴의 영역(P2)이 순차적으로 겹쳐진(오버랩된) 기판 영역을 의미한다.
상기 오버랩 영역은 첫 번째 세트 공정시 정상적으로 현상된 감광제 패턴의 영역(P1) 또는 두 번째 세트 공정시 정상적으로 현상된 감광제 패턴의 영역(P2)의 면적보다 작거나 동일한 면적을 가질 수 있다.
보다 상세하게, 첫 번째 세트 공정에서 현상에 의해 감광제 패턴(211)이 얻어진 후, 플라즈마, 이온빔 스퍼터, 반응성 이온 에칭을 포함한 건식 에칭 또는 반도체 기판의 물질을 고려하여 적절한 에칭 용액을 이용한 습식 에칭이 수행된다.
습식 에칭은 대면적의 기판을 단시간 내에 에칭 가능하며, 에칭 후, 기판에 물리적 손상(demage)을 남기지 않아 소자로의 제조시 성능 저하를 야기하지 않는 장점이 있다.
기판의 에칭 후, 식각마스크에 의해 스크린(screen)된 영역은 에칭되지 않아 돌출된 구조체(111)로 제조되며, 두 번째 세트 공정에서 첫 번째 세트 공정시 정상적으로 현상된 감광제 패턴 영역과 두 번째 세트 공정에서 노광시의 마스크 패턴이 정상적으로 현상된 감광제 패턴의 영역(P2)이 순차적으로 겹쳐지도록 감광제 패턴 (제2식각마스크, 231)을 제조한다. 오버랩 영역을 갖도록 감광제 패턴(231)을 현상한 후, 이를 제2식각마스크로하여 에칭이 재 수행(제2에칭)된다.
상기 두 번째 세트 공정의 에칭에 의해, 오버랩 영역은 제1식각마스크 및 제2식각마스크에 의해 보호되어 에칭되지 않고, 첫 번째 세트 공정에서 에칭되지 않았던 영역(광을 이용한 노광에 의해 마스크 패턴이 정상적으로 전사되지 않은 영역을 포함함, 121) 및 기판이 에칭되며, 최종적으로 오버랩 영역 형상으로 돌출된 다각 기둥의 필라(123)가 제조된다.
즉, 첫 번째 세트 공정 및 두 번째 세트 공정에서 에칭되지 않은 오버랩 영역이 필라(123)로 제조되며, 첫 번째 세트 공정에서 에칭되지 않고, 두 번째 세트 공정에서 에칭되는 영역(121), 첫 번째 세트 공정에서 에칭되고, 두 번째 세트 공정에서 에칭되지 않는 영역(122)이 필라(123)의 높이만큼의 단차를 가지며 형성되게 된다.
상술한 바와 같이 본 발명의 제조방법은 광 리쏘그라피 및 에칭을 이용하여 반도체 기판에 면, 모서리, 꼭지점에 곡률진 영역이 없는 각진(faceted) 다각형 기둥의 필라(123)를 제조할 수 있는 특징이 있다.
본 발명의 제조방법은 실질적으로 필라의 폭(도 5의 C1) 또는 두께(도 5의 C2)가 1㎛ 이하인 구조에 바람직하다.
또한, 정상적으로 현상된 감광제 영역을 얻기 위해, 상기 제1식각마스크(211) 및 상기 제2식각마스크(231)는 각각 길이가 폭보다 긴 띠형 패턴(211 또는 231)을 포함하는 것이 바람직하다. 이에 따라, 상기 첫 번째 세트 공정 및 두 번째 세트 공정의 노광에 사용되는 마스크는 직사각형 패턴을 포함하는 것이 바람직하다.
도 2 내지 도 4에 도시한 바와 같이 본 발명에 따른 제조방법은 오버랩 영역의 크기 및 형상을 제어하여 필라의 형상(필라의 폭 및 두께, 필라의 맨 윗면의 형상)을 제어할 수 있으며, 기판상 오버랩 영역의 최외곽 변의 방향을 제어하여 필라의 측면을 구성하는 표면의 방향을 제어할 수 있다.
상세하게, 상기 제1식각마스크의 띠형 패턴(211)과 상기 제2식각마스크의 띠형 패턴(231)이 기판에 순차적으로 겹쳐 형성된 오버랩 영역(OL)은 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상이며, 기판의 상기 오버랩 영역(OL)이 상기 에칭(제1에칭) 및 재 에칭(제2에칭)에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 기둥으로 돌출되는 특징이 있으며, 상기 반도체 단결정 기판(100, 110 또는 120)의 표면의 결정학적 면을 기준으로 띠형 패턴(211, 231)이 형성되는 방향, 즉, 띠형 패턴의 길이 방향을 제어하여 다각 기둥의 각 측면을 구성하는 결정학적 면이 제어되는 특징이 있다.
보다 상세하게, 도 2에 도시한 바와 같이 제1식각마스크인 감광제 패턴(211)의 최단 폭(L1) 및 제2식각마스크인 감광제 패턴(231) 각각의 최단 폭(L1, L2)을 제어하여 오버랩 영역의 최외각 변의 길이를 각각 제어할 수 있다. 이에 따라, 반도체 필라(123)의 폭 및 두께가 제어된다.
보다 상세하게, 도 3은 실리콘 단결정 기판으로 기판의 표면이 (100)면인 일 예로, 기판의 표면인 (100)면을 기준으로 제1식각마스크인 감광제 패턴(211)이 형 성되는 방향, 즉 띠형 패턴의 길이 방향이 <100> 방향이 되도록 노광 및 현상하고, 제2식각마스크인 감광제 패턴(231)이 형성되는 방향, 즉 띠형 패턴의 길이 방향이 <110> 방향이 되도록 노광 및 현상하여, 2회의 에칭에 의해 필라(123)의 측면이 {100} 면 및 {110} 면으로 구성되는 특징이 있다.
도 4는 필라(123)의 측면이 {110} 면으로만 구성되도록 하는 일 예를 도시한 것이다.
본 발명의 바람직한 에칭인 습식 에칭에 의해 기판의 결정성이 손상되지 않고 필라를 제조할 수 있으며, 단시간에 고 밀도의 필라를 대면적의 기판에 제조할 수 있으며, 띠형 패턴의 길이 방향을 조절하여 필라의 측면을 {110} {100}면과 같은 저지수 면으로 제어하는 경우, 습식 에칭의 특성상 표면에너지가 낮은 안정적인 면({111}, {110}, {100}면과 같은 저지수면)이 드러나, 거시적 및 원자적으로 잘 규정된 저지수면(atomically well defined low index plane)으로 필라의 측면이 형성되게 된다.
도 1 내지 도 2와 같이 오버랩 영역의 최외각 변들이 서로 직각을 이루는 경우, 띠형 감광제 패턴의 최단거리 폭이 곧 필라(123)의 폭과 두께를 결정하나, 도 3 내지 도 4와 같이 최외각 변들이 직각을 이루지 않는 경우, 도 5와 같은 관계에 의해 필라(123)의 폭과 두께를 제어할 수 있다.
즉, 첫 번째 세트 공정 및 두 번째 세트 공정에서 각각 현상된 띠형 감광제 패턴(211, 231)의 최단거리 폭이 각각 L1 및 L2이며, 두 띠형 감광제 패턴(211, 231)의 길이 방향이 이루는 각도가 α인 경우, 필라(123)의 폭(C1)은 L1/|sinα|로 제어되며, 필라(123)의 두께(C2)는 L2/|sinα|로 제어된다.
또한, 필라의 높이(H)는 첫 번째 세트 공정시의 에칭 깊이, 두 번째 세트 공정시의 에칭 깊이, 또는 이들의 조합에 의해 제어된다.
도 6은 3개의 띠형 감광제 패턴(231)으로 구성된 식각마스크를 이용한 제조방법을 도시한 일 예로, 도 6과 같이 본 발명의 제조방법은 상술한 2회 이상의 세트 공정을 이용하여 다수개의 3차원 구조체인 반도체 필라를 반도체 기판 전 영역에 동시에 제조할 수 있는 장점이 있다.
도 7은 본 발명의 제조방법을 보다 상세히 도시한 공정도로, 반도체 단결정 기판(100)에 감광제(210)를 도포하고 제1마스크(220)를 이용하여 노광 및 현상하여 감광제 패턴(211)을 제조하고, 감광제 패턴(211)을 제1식각마스크로 하여 기판을 제1 에칭한다. 에칭이 완료된 후, 감광제 패턴을 제거하고, 상기 제1에칭된 기판에 감광제(230)를 도포하고 제2마스크(240)를 이용하여 노광 및 현상하여 감광제 패턴(231)을 제조하고, 감광제 패턴(231)을 제2식각마스크로 하여 기판을 제2 에칭하여 필라(123)를 제조하고, 감광제 패턴을 제거한다.
상술한 바와 같이 광을 이용한 리쏘그라피인 본 발명의 특징에 의해, 상기 제1마스크(220) 및 상기 제2마스크(240)는 직사각형 패턴을 포함하며, 상기 직사각형 패턴의 최단축 폭이 10nm 내지 1㎛인 경우, 광 리쏘그라피에 의해 정상적으로 현상된 감광제 영역을 얻기 위해, 상기 직사각형 패턴의 최단축폭:길이의 비(aspect ratio)는 1:1.5 내지 1:5인 것이 바람직하다. 이에 따라, 상기 마스크(220, 240) 패턴이 전사되어 얻어지는 띠형 감광제(211, 231)의 최단축폭:최장길 이의 비는 1:1.5 내지 1:5인 것이 바람직하다.
도 8은 본 발명에 따른 공정 순서도를 도시한 일 예이며, 단계(S10, S60)의 포토레지스트는 광 리쏘그라피에 사용되는 통상의 포지티브, 또는 네거티브 포토레지스트이며, 스핀 코팅등을 이용하여 도포된다. 이때, 상기 포토레지스트가 기판에 도포되기 전, 포토레지스트와의 접착력을 높이기 위한 기판의 표면처리가 수행될 수 있으며, 상기 포토레지스트가 기판에 도포된 후, 통상의 소프트베이킹/하드베이킹이 수행될 수 있다.
포토레지스트의 도포 후, g-line, i-line, KrF, ArF, F2, 및 극자외선을 포함하는 광 및 마스크, 마스크 어라이너(aligner), 스테퍼(stepper), 스캐너(scanner)를 이용하여 노광(S20, S70)이 수행되며, 유기 용제를 이용한 광 반응(또는 미반응) 영역을 제거하는 현상(S30, S80)이 수행된다. 이후, 현상된 감광제 패턴을 마스크로 하여 플라즈마, 이온빔 스퍼터, 반응성 이온 에칭을 포함한 건식 에칭 또는 반도체 기판의 물질을 고려한 에칭 용액으로 습식 에칭을 수행(단계 S40, S90)한 후, 식각마스크로 사용된 감광제 패턴을 제거(S50, S100)한다. 식각 마스크로 사용된 감광제는 산소 플라즈마 또는 유기 용제를 이용하여 제거된다.
도 9 내지 도 10을 기반으로 본 발명에 따른 반도체 필라의 제조방법(제2방법)을 상술한다.
도 9는 본 발명의 다른 반도체 필라의 제조방법(제2방법)의 일 예를 도시한 공정도로, 평면도 및 평면도에서의 A-A 단면도를 도시한 것이다.
본 발명의 제2방법은 광이 조사된 감광제 영역이 제거되어 패턴을 형성하는 포지티브형 감광제를 사용하는 특징이 있으며, 상기 포지티브형 감광제에 적어도 2회 이상의 노광 공정이 수행된 후, 2회 이상의 노광 공정에서 공통으로 광이 조사되지 않은 영역이 감광제 패턴으로 현상되어, 현상된 감광제 패턴을 식각마스크로 한 에칭이 수행되는 특징이 있다.
상술한 제1방법에서 정상적으로 현상된 감광제 패턴의 오버랩을 이용하여 반도체 필라를 제조한 반면, 본 발명의 제2방법은 광 리쏘그라피 시 노광 단계에서 광의 회절 및 간섭에 의해 미세 마스크 패턴이 왜곡 전사되는 한계를 극복하여 각진 형상의 필라를 제조하기 위해, 기판(100)상 포지티브형 감광제(210')를 도포한 후, 2회 이상의 노광을 수행하여, 상기 2회 이상의 노광 중 광이 조사되지 않은 마스크 패턴의 오버랩 영역의 형상으로 감광제를 현상하여 각진 감광제 패턴을 얻고, 이러한 각진 감광제 패턴을 식각마스크로 하여 에칭을 수행하여 각진 감광제 패턴의 형상으로, 각진 돌출 기둥을 제조하는 특징이 있다.
보다 상세하게, 본 발명의 제조방법은 기판(100)에 포지티브형 감광제(210')를 도포한 후, 일 변의 길이가 타 변의 길이보다 긴 직사각형 패턴을 갖는 마스크(220')를 이용하여 노광(제1노광)을 수행한다.
상기 노광 공정(제1노광) 후, 기판에 도포된 포지티브형 감광제(210')에 모서리가 곡률진 띠형(210'(1))의 광 미조사 영역이 형성된다. 이후, 마스크 패턴과 유사하게 곡률을 갖지 않으며 정상적으로 광이 미조사된 영역(P3)과 오버랩 되도록 마스크(240')를 이용하여 두 번째 노광(제2노광)이 수행된다.
이때, 상기 두 번째 노광(제2노광)시 사용되는 마스크(240') 또한 일 변의 길이가 타 변의 길이보다 긴 직사각형 패턴을 갖는 것이 바람직하며, 두 번째 노광 시 마스크 패턴과 유사하게 곡률을 갖지 않으며 정상적으로 광이 미조사된 영역(210'(2) 영역의 P4)과 첫 번째 노광 시 마스크 패턴과 유사하게 곡률을 갖지 않으며 정상적으로 광이 미조사된 영역(210'(1) 영역의 P3)이 서로 오버랩 되도록 노광이 수행되는 것이 바람직하다.
두 번째 노광(제2노광)이 수행되면, 첫 번째 노광(제1노광)시 광이 미조사된 영역(P3) 중 두 번째 노광시 마스크(240')에 의해 오버랩된 영역 이외의 영역에는 광이 조사되어 결과적으로 상기 2회에 걸친 노광에서 오버랩 영역(OL')이외의 영역에는 적어도 1회 이상 광이 조사되게 된다.
따라서, 상기 현상에 의해 상기 2회 이상의 노광에서 광이 조사되지 않은 오버랩 영역(OL')의 형상으로 감광제 패턴(210'(3))이 얻어지며, 상기 감광제 패턴(210'(3))을 식각 마스크로 하여 수행된 에칭에 의해 상기 감광제 패턴(210'(3))의 형상으로 돌출된 다각 기둥이 제조되게 된다.
상기 노광의 반복시(제1노광 및 제2노광), 서로 다른 마스크를 이용하여 노광하는 것이 바람직하나, 동일 마스크를 얼라인(align)을 달리하여 사용하여도 무방하다.
본 제2방법에서 오버랩 영역(도 9의 OL')은 상기 적어도 2회 반복되는 노광 공정에서 기판을 기준으로 첫 번째 노광 공정에서 사용된 마스크 패턴(광을 투과하지 않는 패턴)과 두 번째 노광 공정에서 사용된 마스크 패턴(광을 투과하지 않는 패턴)이 순차적으로 겹쳐져 형성된 영역을 의미하며, 상세하게 상술한 바와 같이 2회 이상의 노광 공정 중, 정상적으로 광이 조사되지 않은 영역이 서로 겹쳐져 형성된 광 미조사 영역을 의미한다.
상기 오버랩 영역(OL')은 첫 번째 노광 공정시 정상적으로 미 조사된 감광제 영역(P3) 또는 두 번째 노광 공정시 정상적으로 미조사된 감광제 영역(P4)의 면적보다 작거나 동일한 면적을 가질 수 있다.
상기 오버랩 영역(OL')의 형상으로 현상된 감광제 패턴(210'(3))이 얻어진 후, 상기 감광제 패턴(210'(3))을 식각마스크로 하여 플라즈마, 이온빔 스퍼터, 반응성 이온 에칭을 포함한 건식 에칭 또는 반도체 기판의 물질을 고려하여 적절한 에칭 용액을 이용한 습식 에칭이 수행된다.
기판의 에칭 후, 식각마스크에 의해 스크린(screen)된 영역은 에칭되지 않아 다각형 기둥으로 돌출된 구조체(113)로 제조된다. 상기 다각형 기둥(113)의 다각형 형상은 상기 오버랩 영역(OL')의 형상에 의해 제어되며, 상기 다각형 기둥(113)의 돌출된 높이는 에칭에 의해 식각된 깊이에 의해 제어된다.
본 발명의 제2제조방법은 상술한 제1제조방법과 유사하게 광 리쏘그라피 및 에칭을 이용하여 반도체 기판에 면, 모서리, 꼭지점에 곡률진 영역이 없는 각진(faceted) 다각형 기둥의 필라(123)를 제조할 수 있는 특징이 있으며, 본 발명의 제조방법은 실질적으로 필라의 폭(도 5의 C1) 또는 두께(도 5의 C2)가 1㎛ 이하인 구조에 바람직하다. 이를 위해, 상기 첫 번째 노광 공정 및 두 번째 노광 공정의 노광에 사용되는 마스크는 직사각형 패턴을 포함하는 것이 바람직하며, 상기 직사 각형 패턴의 최단축 폭이 10nm 내지 1㎛인 경우, 광 리쏘그라피에 의해 정상적으로 광이 미조사된 감광제 영역(P3, P4)을 얻기 위해, 상기 직사각형 패턴의 최단축폭:길이의 비(aspect ratio)는 1:1.5 내지 1:5인 것이 바람직하다.
제1방법에서 상술한 바와 유사하게 본 발명에 따른 제2방법 또한, 오버랩 영역(OL')의 크기 및 형상을 제어하여 필라의 형상(필라의 폭 및 두께, 필라의 맨 윗면의 형상)을 제어할 수 있으며, 기판상 오버랩 영역(OL')의 최외곽 변의 방향을 제어하여 필라의 측면을 구성하는 표면의 방향을 제어할 수 있다.
도 10은 본 발명의 제2방법의 공정 순서도를 도시한 일 예이며, 단계(K10)의 포토레지스트는 광 리쏘그라피에 사용되는 통상의 포지티브 포토레지스트이며, 스핀 코팅등을 이용하여 도포된다. 이때, 상기 포토레지스트가 기판에 도포되기 전, 포토레지스트와의 접착력을 높이기 위한 기판의 표면처리가 수행될 수 있으며, 상기 포토레지스트가 기판에 도포된 후, 통상의 소프트베이킹/하드베이킹이 수행될 수 있다.
포토레지스트의 도포 후, g-line, i-line, KrF, ArF, F2, 및 극자외선을 포함하는 광 및 마스크, 마스크 어라이너(aligner), 스테퍼(stepper), 스캐너(scanner)등를 이용하여 제1노광(K20)이 수행되며, 이후, 정상적으로 광이 미조사된 영역이 서로 겹쳐 오버랩 영역(OL')이 형성되도록 다른 마스크를 이용한 제2노광(K30)이 수행된다.
이후, 유기 용제를 이용한 광 반응 영역(광이 조사되어 광 반응이 일어난 영 역)을 제거하는 현상(K40)이 수행된다. 이후, 현상된 감광제 패턴을 식각마스크로 하여 플라즈마, 이온빔 스퍼터, 반응성 이온 에칭을 포함한 건식 에칭 또는 반도체 기판의 물질을 고려한 에칭 용액으로 습식 에칭을 수행(단계 K50)한 후, 식각마스크로 사용된 감광제 패턴을 제거(K60)한다. 식각 마스크로 사용된 감광제는 산소 플라즈마 또는 유기 용제를 이용하여 제거된다.
상술한 본 발명의 제1 또는 제2방법으로 제조된 반도체 필라는 수직구조의 전계효과트랜지스터(Vertical FET), 핀구조의 전계효과트랜지스터(FIN FET)를 포함하는 다양한 3차원 반도체 소자에 구비될 수 있다.
바람직하게, 본 발명에 따른 전계효과트랜지스터는 상술한 본 발명의 제1 또는 제2방법으로 제조된 반도체 필라(pillar); 상기 반도체 필라에 수직 전계를 형성시키는 게이트 전극; 상기 반도체 필라에 수평 전계를 형성시키는 소스 및 드레인 전극; 상기 반도체 필라와 상기 게이트 전극 사이를 절연하는 절연막을 포함하여 구성되는 특징이 있다.
이때, 상기 반도체 기판은 드레인, 채널, 소스를 위한 불순물 이온 주입이 수행되어, 기판 표면에서 깊이 방향으로 드레인층, 채널층, 소스층이 순차적으로 형성된 반도체 단결정 기판을 이용한다.
따라서, 도 11과 같이 상기 불순물 이온 주입이 수행된 단결정 기판을 이용하여 본 발명의 제조방법에 따라 필라를 제조하여 드레인, 채널, 소스가 필라의 제조와 동시에 구성되며, 이후, 산화실리콘을 포함하는 절연물질의 증착(deposition), 게이트 산화막을 형성시키기 위해 필라를 산소의 존재 하에 열처 리하는 산화 공정, 소스, 드레인 및 게이트 전극을 형성을 위한 금속 물질의 증착 및 외부에서 전압 또는 전류의 인가되는 패드와의 금속 배선 공정이 수행되어 본 발명에 따른 수직구조의 전계효과트랜지스터가 제조된다.
이상과 같이 본 발명에서는 특정된 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
도 1은 본 발명에 따른 제조방법을 도시한 일 공정도이며,
도 2는 본 발명에 따른 제조방법을 도시한 다른 공정도이며,
도 3은 본 발명에 따른 제조방법을 도시한 또 다른 공정도이며,
도 4는 본 발명에 따른 제조방법을 도시한 또 다른 공정도이며,
도 5는 본 발명에 따른 제조방법에 따라 제조된 필라를 도시한 사시도이며,
도 6은 본 발명에 따른 제조방법을 도시한 또 다른 공정도이며,
도 7은 본 발명에 따른 제조방법을 도시한 또 다른 공정도이며,
도 8은 본 발명에 따른 제조방법을 도시한 일 순서도이며,
도 9는 본 발명에 따른 다른 제조방법을 도시한 일 공정도이며,
도 10은 본 발명에 따른 다른 제조방법을 도시한 일 순서도이며,
도 11은 본 발명에 따른 수직구조 전계효과트랜지스터의 일 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 110, 120 : 반도체 단결정 기판
210, 230 : 감광제 211, 231 : 감광제 패턴
220, 240, 220', 240' : 마스크 123, 113 : 필라
210' : 포지티브형 감광제 210'(3) : 포지티브형 감광제 패턴

Claims (13)

  1. 광(optical)을 이용한 노광(expose)이며,
    a) 반도체 단결정 기판에 감광제를 도포하고 제1마스크를 이용하여 노광 및 현상하는 단계;
    b) 상기 a) 단계의 현상에 의해 얻어진 감광제 패턴을 제1식각마스크로 하여 기판을 제1에칭하는 단계;
    c) 상기 b) 단계의 감광제 패턴을 제거하는 단계;
    d) 상기 제1에칭된 기판에 감광제를 도포하고 제2마스크를 이용하여 노광 및 현상하는 단계;
    e) 상기 d) 단계의 현상에 의해 얻어진 감광제 패턴을 제2식각마스크로 하여 기판을 제2에칭하는 단계; 및
    f) 상기 e) 단계의 감광제 패턴을 제거하는 단계;
    를 포함하여 수행되며,
    상기 제1식각마스크와 상기 제2식각마스크가 오버랩된 영역이 상기 제1에칭 및 제2에칭을 통해 다각 기둥으로 돌출되고,
    상기 제1식각마스크 또는 상기 제2식각마스크는 최단축 폭이 1㎛ 이하인 패턴을 포함하며,
    상기 제1식각마스크 및 상기 제2식각마스크는 각각 길이가 폭보다 긴 띠형 패턴을 포함하고,
    상기 제1식각마스크의 띠형 패턴과 상기 제2식각마스크의 띠형 패턴이 기판에 순차적으로 겹쳐 형성된 오버랩 영역은 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상이며, 기판의 상기 오버랩 영역이 상기 제1에칭 및 제2에칭에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 기둥으로 돌출되고,
    상기 사각 기둥의 사각의 각 변의 길이는 상기 제1식각마스크의 띠형 패턴의 최단축 폭을 상기 제1식각마스크의 띠형 패턴의 길이 방향과 상기 제2식각마스크의 띠형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이 및 상기 제2식각마스크의 띠형 패턴의 최단축 폭을 상기 제1식각마스크의 띠형 패턴의 길이 방향과 상기 제2식각마스크의 띠형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이인 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1식각마스크의 띠형 패턴의 길이 방향, 상기 제2식각마스크의 띠형 패턴의 길이 방향, 또는 이들의 조합을 제어하여 상기 사각 기둥을 구성하는 옆면의 방향이 제어되는 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.
  5. 제 4항에 있어서,
    상기 기판은 실리콘 단결정 기판이며, 상기 기판의 표면은 {100}면이며, 상기 사각 기둥을 구성하는 옆면은 {100}, {110}, 또는 이 면들의 조합인 것을 특징 으로 하는 반도체 필라(pillar)의 제조 방법.
  6. 삭제
  7. 광(optical)을 이용한 노광(expose)이며,
    g) 반도체 단결정 기판에 포지티브형 감광제를 도포하고 제1마스크를 이용하여 제1노광하는 단계;
    h) 상기 제1노광된 포지티브형 감광제에 제2마스크를 이용하여 제2노광하는 단계;
    i) 상기 제2노광된 감광제를 현상하여 상기 제1마스크 및 상기 제2마스크의 오버랩에 의해 광이 조사되지 않은 영역으로 이루어진 감광제 패턴을 얻는 단계; 및
    j) 상기 현상에 의해 얻어진 감광제 패턴을 식각마스크로 하여 기판을 에칭하는 단계;
    를 포함하여 수행되며,
    상기 제1마스크와 상기 제2마스크가 오버랩되어 광이 조사되지 않은 영역이 상기 에칭을 통해 다각 기둥으로 돌출되고,
    상기 제1마스크 또는 상기 제2마스크는 최단축 폭이 1㎛ 이하인 직사각형 패턴을 포함하며,
    상기 제1마스크와 상기 제2마스크가 오버랩되어 광이 조사되지 않은 영역은 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상이고,
    상기 에칭에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 형상을 갖는 상기 감광제 패턴을 식각 마스크로 한 상기 에칭에 의해 평행사변형, 마름모, 직사각형 또는 정사각형의 사각 기둥의 돌출 기둥이 형성되며,
    상기 사각 기둥의 사각의 각 변의 길이는 상기 제1마스크의 직사각형 패턴의 최단축 폭을 상기 제1마스크의 직사각형 패턴의 길이 방향과 상기 제2마스크의 직사각형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이 및 상기 제2마스크의 직사각형 패턴의 최단축 폭을 상기 제1마스크의 직사각형 패턴의 길이 방향과 상기 제2마스크의 직사각형 패턴의 길이 방향이 이루는 각도의 싸인(sin)값의 절대값으로 나눈 길이인 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.
  8. 삭제
  9. 삭제
  10. 제 7항에 있어서,
    상기 제1마스크의 직사각형 패턴의 길이 방향, 상기 제2마스크의 직사각형 패턴의 길이 방향, 또는 이들의 조합을 제어하여 상기 사각 기둥을 구성하는 옆면의 방향이 제어되는 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.
  11. 제 10항에 있어서,
    상기 기판은 실리콘 단결정 기판이며, 상기 기판의 표면은 {100}면이며, 상기 사각 기둥을 구성하는 옆면은 {100}, {110}, 또는 이 면들의 조합인 것을 특징으로 하는 반도체 필라(pillar)의 제조 방법.
  12. 삭제
  13. 제 1항, 제4항, 제5항, 제7항, 제10항 및 제 11항 중의 어느 한 항의 제조방법으로 제조된 반도체 필라(pillar); 상기 반도체 필라에 수직 전계를 형성시키는 게이트 전극; 상기 반도체 필라에 수평 전계를 형성시키는 소스 및 드레인 전극; 상기 반도체 필라와 상기 게이트 전극 사이를 절연하는 절연막을 포함하여 구성된 전계효과트랜지스터.
KR1020080124581A 2008-12-09 2008-12-09 반도체 필라의 제조방법 및 반도체 필라가 구비된 전계효과트랜지스터 KR101052290B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080124581A KR101052290B1 (ko) 2008-12-09 2008-12-09 반도체 필라의 제조방법 및 반도체 필라가 구비된 전계효과트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080124581A KR101052290B1 (ko) 2008-12-09 2008-12-09 반도체 필라의 제조방법 및 반도체 필라가 구비된 전계효과트랜지스터

Publications (2)

Publication Number Publication Date
KR20100065974A KR20100065974A (ko) 2010-06-17
KR101052290B1 true KR101052290B1 (ko) 2011-07-27

Family

ID=42365125

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080124581A KR101052290B1 (ko) 2008-12-09 2008-12-09 반도체 필라의 제조방법 및 반도체 필라가 구비된 전계효과트랜지스터

Country Status (1)

Country Link
KR (1) KR101052290B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070733B2 (en) 2012-07-25 2015-06-30 California Institute Of Technology Nanopillar field-effect and junction transistors with functionalized gate and base electrodes
US8883645B2 (en) 2012-11-09 2014-11-11 California Institute Of Technology Nanopillar field-effect and junction transistors
CN115259679B (zh) * 2022-07-26 2024-02-27 Oppo广东移动通信有限公司 基板的蚀刻方法、壳体组件和电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61219158A (ja) * 1985-03-25 1986-09-29 Mitsubishi Electric Corp 半導体装置の製造方法
US6475890B1 (en) * 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
KR20080060475A (ko) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 다중 노광 방법 및 이를 이용한 포토 마스크 형성 방법
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61219158A (ja) * 1985-03-25 1986-09-29 Mitsubishi Electric Corp 半導体装置の製造方法
US6475890B1 (en) * 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
KR20080060475A (ko) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 다중 노광 방법 및 이를 이용한 포토 마스크 형성 방법

Also Published As

Publication number Publication date
KR20100065974A (ko) 2010-06-17

Similar Documents

Publication Publication Date Title
US9904163B2 (en) Cut-mask patterning process for FIN-like field effect transistor (FINFET) device
US10049885B2 (en) Method for patterning a plurality of features for fin-like field-effect transistor (FinFET) devices
US8802510B2 (en) Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing
US6211013B1 (en) Method for fabricating single electron transistor
US10319597B2 (en) Semiconductor device with particular fin-shaped structures and fabrication method thereof
US6015991A (en) Asymmetrical field effect transistor
US5942787A (en) Small gate electrode MOSFET
KR101052290B1 (ko) 반도체 필라의 제조방법 및 반도체 필라가 구비된 전계효과트랜지스터
KR101219464B1 (ko) 반도체 장치 및 그 제조 방법
JPH10256394A (ja) 半導体構造体およびデバイス
US5702960A (en) Method for manufacturing polysilicon thin film transistor
WO2022100055A1 (zh) 半导体结构的制造方法及半导体结构
US7862991B2 (en) Method for fabricating recess pattern in semiconductor device
US11688610B2 (en) Feature patterning using pitch relaxation and directional end-pushing with ion bombardment
CN114200796B (zh) 对准标记及其形成方法
US11189495B2 (en) Semiconductor structure and fabrication method thereof
KR100406584B1 (ko) 위상 반전 마스크의 제조 방법
CN113130303B (zh) 掩膜版及三重图形化的方法
JP2807122B2 (ja) 薄膜トランジスタの製造方法
KR0140811B1 (ko) 트랜지스터 제조 방법
CN116779442A (zh) 半导体结构的形成方法
KR100540332B1 (ko) 반도체 소자의 패턴 형성 방법
CA1260627A (en) Lithographic image size reduction photomask
CN114361012A (zh) 一种半导体器件及其制作方法
JP2005259991A (ja) パターン形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee