KR100232884B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 고집적반도체 소자의 제조방법에 관한 것으로, LDD영역을 갖는 MOSFET를 형성하기 위하여 게이트 전극을 형성한 다음, 기판에 LDD 영역을 형성하고, 게이트 전극 상부 및 측면에 스페이서용 감광막 패턴을 형성한 후 고농도 불순물을 기판으로 이온주입하여 소오스/드레인 영역을 형성하는 제조방법에 관한 것이다.
Description
제1도 내지 제3도는 종래 기술에 대해 LDD구조를 갖는 MOSFET 제조단계를 도시한 단면도.
제4도 및 제5도는 본 발명에 의해 LDD구조를 갖는 MOSFET 제조단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 게이트 산화막
3 : 게이트 전극 4 : LDD 영역
5 : 질화막 6 : 산화막 스페이서
8 : 소오스/드레인 영역 9 : 감광막
9a : 감광막 패턴 10 : 얇은 산화막
본 발명은 고집적 반도체 소자 제조방법에 관한 것으로, 특히 LDD구조를 갖는 MOSFET를 제조할 때 감광막 패턴을 이용하여 LDD영역을 제조하는 방법에 관한 것이다.
MOSFET 소자 제조시 펀치 쓰루(Punch Through) 현상을 개선하기 위해 소오스/드레인 영역의 채널 영역에 저농도 영역의 LDD 영역을 구비한다.
종래의 LDD구조를 갖는 MOSFET 제조단계를 제1도 내지 제3도를 참조하여 설명하기로 한다.
제1도는 기판(1) 상부에 게이트 산화막(2)과 게이트 전극(3)을 형성한 다음, 저농도 불순물을 기판(1)으로 이온주입하여 LDD영역(4)을 형성한 단계의 단면도이다.
제2도는 상기 기판(1)과 게이트 전극(3) 표면에 후공정의 산화막 스페이서 형성공정에서 식각 정지층으로 사용되는 질화막(5)을 얇은 두께로 형성한 다음, 전체구조 상부에 산화막(6)을 두껍게 형성한 후, 비등방식각으로 산화막(6)을 식각하여 게이트전극(3) 측벽에 산화막 스페이서(6a)를 형성한 단면도이다.
제3도는 노출된 질화막(5)을 식각하고 고농도 불순물을 기판(1)으로 이온주입하여 소오스/드레인 영역(8)을 형성한 단면도로써, 게이트전극(3) 하부의 소오스/드레인 영역(8) 내측에 LDD 영역(4)이 보존됨을 도시한 것이다.
상기한 종래기술은 게이트 전극 측벽에 산화막 스페이서를 형성하여 LDD영역이 보존되도록 한 것이다.
그러나 본 발명은 산화막 스페이서를 이용하지 않고 감광막 패턴을 이용하여 LDD 영역을 형성함으로써, 산화막 스페이서를 형성하는 식각공정에서 기판이 손상되는 점을 제거하고, 감광막 패턴이 불량할 경우 재작업(Rework)이 가능하게 하여 웨이퍼 손실을 줄일수 있는 공정방법을 제공하는데 그 목적이 있다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제4도 및 제5도는 본 발명에 의해 LDD구조를 갖는 MOSFET 제조단계를 도시한 단면도이다.
제4도는 공지의 기술로 기판(1) 상부에 게이트 산화막(2), 게이트 전극(3)을 형성한 후, 저농도 불순물을 기판(1)으로 이온주입시켜 LDD영역(4)을 형성한 단면도이다.
제5도는 노출된 기판(1)과 게이트전극(3) 표면에 이온주입시 손상이 발생되지 않도록 얇은 산화막(10)을 형성하고, 감광막(9)을 전체구조 상부에 도포한 다음, 게이트전극(3)의 선폭보다 조금 넓게 패턴이 형성된 마스크를 사용하여 스페이서용 감광막 패턴(9a)을 형성하고, 고농도 불순물을 기판(1)으로 이온주입시켜 소오스/드레인 영역(8)을 형성한 상태의 단면도이다.
여기서 주지할 점은 고농도 불순물을 이온주입 하기전에 주변회로에 임플란트 마스크용 감광막 패턴을 형성할 수 있는데 이때 상기 스페이서용 감광막 패턴(9a)이 제거되는 것을 방지하기 위하여 스페이서용 감광막 패턴(9a)을 형성한 후 경화공정을 실시한다는 것이다.
상기한 본 발명에 의하면 유기물인 감광막을 이용하여 스페이서용 감광막 패턴을 형성하므로써, 종래의 스페이서 제공용 산화막 증착 및 식각공정을 생략할 수 있고, 또한 식각 정지층으로 사용하기 위한 질화막을 형성하는 공정을 생략할 수 있다. 그로인하여 기판이 스페이서용 산화막 식각시 손상되거나 게이트 산화막에 질화막으로 인해 가해지는 스트레스 문제는 해결된다.
Claims (2)
- LDD구조를 갖는 MOSFET 제조방법에 있어서, 기판 상부에 게이트 산화막, 게이트 전극을 형성한 후 저농도 불순물을 기판으로 이온주입하여 LDD영역을 형성하는 단계와, 노출된 기판과 게이트 전극의 표면에 얇은 산화막을 형성하고, 전체구조 상부에 감광막을 도포하는 단계와, 게이트 전극의 선폭보다 조금 넓게 패턴이 형성된 마스크를 사용하여 스페이서용 감광막 패턴을 형성하고, 고농도 불순물을 기판으로 이온주입하여 소오스/드레인 영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 스페이서용 감광막 패턴을 형성한 후 주변회로에 임플란트 마스크용 감광막 패턴을 형성하기 위해 스페이서용 감광막 패턴을 경화시키는 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920019902A KR100232884B1 (ko) | 1992-10-28 | 1992-10-28 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920019902A KR100232884B1 (ko) | 1992-10-28 | 1992-10-28 | 반도체 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940010271A KR940010271A (ko) | 1994-05-24 |
| KR100232884B1 true KR100232884B1 (ko) | 1999-12-01 |
Family
ID=19341893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920019902A KR100232884B1 (ko) | 1992-10-28 | 1992-10-28 | 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100232884B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030087164A (ko) * | 2002-05-07 | 2003-11-13 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
-
1992
- 1992-10-28 KR KR1019920019902A patent/KR100232884B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030087164A (ko) * | 2002-05-07 | 2003-11-13 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010271A (ko) | 1994-05-24 |
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