KR100244789B1 - 반도체소자제조방법 - Google Patents
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Abstract
반도체소자 제조방법에 있어서, 게이트전극과 소오스, 드레인 상부에 동시에 금속실리사이드를 형성할때 소오스, 드레인 상부에 너무 두꺼운 금속실리사이드가 형성되는 것을 방지하기 위하여 기판 상부에 게이트산화막, 폴리실리콘, 금속실리사이드 및 산화막으로 적층된 폴리사이드 게이트패턴을 형성하는 공정과 노출된 기판에 LDD영역을 형성하고, 게이트패턴 측벽에 절연층스페이서를 형성한 다음, 소오스 및 드레인을 형성하는 공정과, 상기 소오스 및 드레인 상부면에 금속실리사이드를 형성하는 공정과 절연층을 도포하고, 소오스, 및 드레인 상부의 절연층은 식각하여 콘택홀을 형성하는 공정을 포함하는 기술이다.
Description
제 1 도의 (a)~(c)는 종래기술로 모스펫(MOSFET)를 제조하는 단계를 도시한 단면도.
제 2 도의 (a)~(b)는 종래기술의 다른방법으로 모스펫을 제조하는 단계를 도시한 단면도.
제 3 도의 (a)~(e)는 본 발명의 제1 실시예에 의해 모스펫을 제조하는 단계를 도시한 단면도.
제 4 도의 (a)~(f)는 본 발명의 제2 실시예에 의해 모스펫을 제조하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 31 : 기판 4 : 게이트전극
5, 27 : LDD영역 7, 29 : 소오스
8, 30 : 드레인 9, 32 : 티타늄 실리사이드
11, 34 : 콘택홀
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 실리사이드가 소오스, 드레인 및/또는 게이트에 형성되는 모스펫(MOSFET) 제조방법에 관한 것이다.
디자인 룰(design rule)이 축소됨에 따라 반도체회로의 콘택저항값은 회로의 고속화에 따라 점점 큰 영향을 미치는데 이러한 콘택저항값을 낮추기 위해 모스펫의 게이트전극에 금속실리사이드를 형성한다. 또한 콘택저항을 낮추기 위해 모스펫의 소오스 및 드레인에도 금속실리사이드를 형성한다.
종래의 모스펫 제조방법을 제1도 및 제2도를 참조하여 설명하기로 한다.
제1도의 (a)~(c)는 종래의 기술로 모스펫을 제조하는 단계를 도시한 단면도이다.
제1도의 (a)는 기판(1)의 일정부분에 소자분리막(2)을 형성하고 게이트 산화막(3)과 폴리실리콘으로된 게이트전극(4)을 각각 형성한 후, 저농도 불순물을 기판(1)으로 주입하여 LDD(Lightly Doped Drain)영역(5)을 형성한 단면도이다.
제1도의 (b)는 상기 공정후 게이트전극(4) 측벽에 절연막스페이서(6)를 형성하고 고농도 불순물을 기판(1)으로 주입하여 소오스(7) 및 드레인(8)을 형성한 단면도이다.
제1도의 (c)는 상기 공정후, 게이트전극(4), 소오스(7), 드레인(8) 상부에 티타늄 실리사이드(9)를 형성한 다음, 절연층(11)을 전체적으로 도포한 다음, 소오스(7), 드레인 상부의 절연층(11)을 식각하여 콘택홀(12)을 형성한 단면도이다. 여기서 티타늄실리사이드(9)는 게이트전극(4)의 저항을 감소시키고, 소오스(7), 드레인(8)에 도전층을 콘택할때 콘택저항을 감소시키는데 사용된 것이다.
그러나, 소오스(7), 드레인(8)과 게이트전극(4) 상부에 티타늄실리사이드(9)를 동시에 형성함으로써, 소오스(7), 드레인(8) 상부에도 두껍게 티나늄실리사이드(9)가 형성되어 오히려 콘택저항을 증가시키는 요인으로 작용되는 문제가 있다.
제2도의 (a), (b)는 또다른 종래기술로 모스펫을 제조하는 공정을 도시한 것이다. 제2도의 (a)는 기판(1)의 일정부분에 소자분리막(2), 게이트산화막(3)을 형성하고, 게이트산화막 상부에 폴리실리콘으로된 게이트전극(4)을 형성한 후, LDD영역(5)을 형성하고, 게이트전극(4) 측벽에 절연막스페이서(6)를 형성한 다음, 소오스(7) 및 드레인(8)을 형성한 단면도이다.
제2도의(b)는 전체구조상부에 절연층(10)을 형성한 후 소오스(7), 드레인(8) 상부에 있는 절연층(10)을 식각하여 콘택홀(12)을 형성하고 콘택홀(12)에만 선택적으로 티타늄실리사이드(9)를 형성한 단면도이다. 즉, 제2도는 소오스(7) 및 드레인(8) 지역에 선택적으로 티타늄실리사이드(9)를 증착하여 콘택저항을 낮출 수 있는 얇은 두께로 티타늄실리사이드(9)를 형성할 수 있다. 그러나 상기 종래기술은 소자가 더욱 고집적화 됨에 따라 콘택홀(12)의 크기도 작아지는데 이러한 콘택홀(12)에 티타늄실리사이드(9)를 균일하게 증착하는 공정은 어려운 점이 발생된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 폴리실리콘과 텅스텐실리사이드가 적층된 폴리사이드 구조로 게이트전극을 형성하고, 별도의 공정으로 티타늄실리사이드를 소오스 및 드레인 상부에 형성하는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면, 기판 상부에 게이트산화막, 폴리실리콘, 금속실리사이드 및 산화막으로 적층된 폴리사이드 게이트패턴을 형성하는 공정과 노출된 기판에 LDD영역을 형성하고, 게이트패턴 측벽에 절연층스페이서를 형성한 다음, 소오스 및 드레인을 형성하는 공정과, 상기 소오스 및 드레인 상부면에 금속실리사이드를 형성하는 공정과 절연층을 도포하고, 소오스 및 드레인 상부의 절연층은 식각하여 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3도의 (a)~(e)는 본 발명의 제1실시예에 의해 모스펫을 제조하는 단계를 도시한 단면도이다.
제3도의 (a)는 기판(21)의 일정부분에 소자분리막(22)을 형성하고, 전체적으로 게이트산화막(23)을 형성하고, 게이트산화막(23) 상부에 폴리실리콘(24), 텅스텐실리사이드(25) 및 산화막(26)을 적층하고 게이트 패턴을 형성한 후 저농도불순물을 이온주입하여 기판(21)에 LDD영역(27)을 형성한 단면도이다. 상기 폴리실리콘(24)과 텅스텐실리사이드(25)가 게이트전극으로 사용된다.
제3도의 (b)는 상기 폴리실리콘(24), 텅스텐실리사이드(25)로 된 게이트패턴 측벽에 절연막스페이서(28)를 형성하고 고농도 불순물을 이온주입하여 기판(21)에 소오스(29)및 드레인(30)을 형성한 단면도이다.
제3도의 (c)는 상기 공정후 전체적으로 티타늄(31)을 증착한 단면도이다.
제3도의 (d)는 열처리공정으로 소오스(29) 및 드레인(30) 상부면에 티타늄실리사이드(32)를 형성하고, 절연막스페이서(28), 산화막(26) 및 소자분리막(22) 상부에 남아 있는 티타늄(31)은 제거한 단면도이다.
제3도의 (e)는 전체구조 상부에 절연층(33)을 도포하고, 소오스(29) 및 드레인(30) 상부의 절연층(33)을 식각하여 콘택홀(34)을 형성한 단면도이다.
제4도의 (a)~(f)는 본 발명의 제2실시예에 의해 모스펫을 제조하는 공정단계를 도시한 단면도이다.
제4도의 (a)는 제3도의 (a)와 같은 방법으로 기판(21) 상부에 소자분리막(22), LDD영역(27), 게이트산화막(23), 폴리실리콘(24), 텅스텐실리사이드(25), 산화막(26)을 각각 형성한 단면도이다.
제4도의 (b)는 게이트패턴 측벽에 절연막스페이서(28)를 형성한 단면도이다.
제4도의 (c)는 전체구조 상부에 티타늄(31)을 도포한 단면도이다.
제4도의 (d)는 열처리공정으로 LDD영역(27) 상부면에 티타늄실리사이드(32)를 형성하고 남아 있는 티타늄(31)은 제거한 단면도이다.
제4도의 (e)는 고농도 불순물을 이온주입하여 텅스텐실리사이드(32) 하부에 소오스(29) 및 드레인(30)을 형성한 단면도이다.
제4도의 (f)는 전체구조 상부에 절연층(33)을 도포하고, 소오스(29) 및 드레인(30) 상부의 절연층(33)을 식각하여 콘택홀(34)을 형성한 단면도이다.
상기한 본 발명에 의하면, 종래 기술보다 소오스 및 드레인에 콘택되는 콘택저항을 줄일 수 있고, 폴리사이드 게이트 상부에 형성되는 산화막에 의해 티타늄과 반응을 억제시키고, 또다른 불순물이 폴리사이드로 침투되는 것을 막아준다.
Claims (4)
- 기판 상부에 게이트산화막, 폴리실리콘, 금속실리사이드 및 산화막으로 적층된 폴리사이드 게이트패턴을 형성하는 공정과,노출된 기판에 LDD영역을 형성하고, 게이트페턴 측벽에 절연층스페이서를 형성한 다음, 소오스 및 드레인을 형성하는 공정과,상기 소오스 및 드레인 상부면에 금속실리사이드를 형성하는 공정과,절연층을 도포하고, 소오스 및 드레인 상부의 절연층은 식각하여 콘택홀을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 소오스 및 드레인 상부에 금속실리사이드를 형성하는 공정은 전체구조 상부에 티타늄을 도포한 후, 열처리 공정으로 노출된 기판에 티타늄 실리사이드를 형성하고, 남아 있는 티타늄은 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
- 기판상부에 게이트산화막, 폴리실리콘, 금속실리사이드 및 산화막으로 적층된 폴리사이드 게이트패턴을 형성하는 공정과,노출된 기판에 LDD영역을 형성하고, 게이트패턴 측벽에 절연층패턴을 형성하는 공정과,노출된 LDD영역 상부에 금속실리사이드를 형성하는 공정과,고농도 불순물 이온을 기판으로 주입하여 소오스 및 드레인을 형성하고, 절연층을 전체구조 상부에 도포하되 소오스 및 드레인이 노출된 콘택홀을 형성하는 공정을 포함하는 반도체소자 제조방법.
- 제 3 항에 있어서,상기 LDD영역 상부에 금속실리사이드를 형성하는 공정은 전체구조 상부에 티타늄을 도포한 후, 열처리 공정으로 노출된 기판에 티타늄 실리사이드를 형성하고, 남아 있는 티타늄은 제거하는 것을 특징으로 하는 반도체소자의 제조방법'
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|---|---|---|---|---|
| KR100863687B1 (ko) | 2007-05-17 | 2008-10-16 | 주식회사 동부하이텍 | 반도체 소자 및 반도체 소자의 제조 방법 |
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1993
- 1993-11-15 KR KR1019930024239A patent/KR100244789B1/ko not_active IP Right Cessation
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