KR100699819B1 - 모스 트랜지스터의 형성방법 - Google Patents

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Abstract

반도체 기판 내부에 산화층이 형성된 모스 트랜지스터의 형성 방법에 관해 개시한다. 게이트 산화막을 형성하기 위한 산화층을 반도체 기판 내에 형성하고, 그 상면의 반도체 기판을 직접 식각하여 주입 깊이와 동일한 높이의 게이트를 형성함으로써, 두께가 얇고 안정성이 좋은 게이트 산화막을 형성할 수 있다.
산화층, 이온 주입

Description

모스 트랜지스터의 형성 방법{Method of forming metal-oxide-semiconductor transistor}
도 1 내지 도 12는 본 발명에 의한 모스 트랜지스터의 형성 방법을 나타내는 단면도들이다.
* 도면의 주요 부분의 부호에 대한 설명 *
100 - 반도체 기판 115 - 산화층
118 - 게이트 산화막 105 - 게이트
145 - 마스크 패턴
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 반도체 기판 내부에 산화층이 형성된 모스 트랜지스터의 형성 방법에 관한 것이다.
일반적으로, 게이트 전극을 형성하기 위해서는 반도체 기판 상면에 산화막, 폴리 실리콘층 및 하드 마스크층을 증착한다. 다음, 포토 레지스트 패턴을 이용하여 하드 마스크층을 식각하여 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 이용하여 폴리 실리콘층 및 산화막을 식각하여 게이트 전극 및 게이트 산화막을 형 성한다. 즉, 반도체 기판 상면에 새로운 막을 증착하여 게이트 산화막 및 게이트 전극이 형성된다.
반도체 기판 상면에 산화막을 증착하는 공정은 확산(diffusion) 설비 내에 장착된 프로세스 튜브 내에서, 튜브 내의 온도 및 확산 시간을 조절하여 이루어진다. 그런데, 프로세스 튜브 내에서 다수 개의 웨이퍼를 처리하므로 프로세스 튜브 내의 청정도가 좋지 않아서, 산화막을 증착하는 동안 웨이퍼 표면이 오염된다. 따라서, 게이트 산화막의 안정성이 저하된다.
또한, 반도체 소자의 동작 속도 및 파워 등과 같은 반도체 소자의 성능은 게이트 산화막의 두께가 얇을수록 향상되는데, 상기와 같이 반도체 기판 표면에 산화층을 증착하여 게이트 산화막을 형성하는 공정에서는 그 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 두께가 얇고 안정성이 좋은 게이트 산화막을 구비하는 모스 트랜지스터의 형성 방법을 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명에 따라 반도체 기판 표면으로부터 제1 깊이의 반도체 기판 내에 산화층을 형성하고, 산화층의 일부가 노출되도록 반도체 기판 일부를 식각하여, 산화층 상에 제1 깊이와 동일한 높이를 갖는 게이트를 형성한다. 게이트를 마스크로 하여 산화층을 식각하여 상기 게이트가 형성된 영역을 제외한 반도체 기판을 노출시킨다.
상기 산화층을 형성하는 단계는, 상기 반도체 기판 표면으로부터 제1 깊이에 산소 이온을 주입하는 단계; 및 상기 산소 이온이 주입된 반도체 기판을 열처리하는 단계를 포함한다.
상기 산화층의 식각 단계 후에, 상기 게이트 측벽 및 노출된 반도체 기판 상에 산화막으로 이루어진 버퍼층을 형성하는 단계를 더 구비하는 것이 바람직하다.
상기 버퍼층이 형성된 상기 게이트 측벽에 스페이서를 형성하는 단계를 더 구비하는 것이 바람직하다.
상기 게이트를 형성하는 단계는, 제1 깊이에 상기 산화층이 형성된 상기 반도체 기판 상에 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 이용하여 상기 반도체 기판을 상기 산화층이 노출될 때까지 식각하는 단계를 포함한다.
상기 마스크 패턴은 질화막인 것이 바람직하다.
상기 산화층 형성 단계와 상기 마스크 패턴을 형성하는 단계 사이에, 상기 반도체 기판 상에 산화막으로 이루어진 스트레스 완화막을 형성하는 단계를 더 구비하는 것이 바람직하다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 본 발명의 개시가 완전해지도록 하며, 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다.
이하 도 1 내지 도 12를 참고로 본 발명의 바람직한 실시예를 설명한다.
도 1에서, 반도체 기판(100) 내의 제1 깊이에 산소를 이온 주입하여 산소 이온층(110)을 형성한다. 제1 깊이는 이후 형성되는 게이트 전극의 높이에 해당한다.
도 2에서, 산소가 이온 주입된 반도체 기판(100)을 열처리하여 제1 깊이에 주입된 산소 이온층(110)을 산화층(115)으로 변환시킨다. 반도체 기판(100)을 열처리하는 동안 반도체 기판(100) 표면에도 열산화층(120)이 형성되어 표면 특성이 저하된다.
도 3에서, 반도체 기판(100) 표면의 열산화층(120)을 식각하여 반도체 기판(100) 표면이 노출되도록 한다.
도 4에서, 노출된 반도체 기판(100) 표면에 스트레스 완화막(130)을 성장시킨다. 스트레스 완화막(130)은 이후 진행되는 질화막의 증착 시, 표면에 가해지는 스트레스를 완화하기 위해 형성된 산화막이다.
도 5에서, 스트레스 완화막(130) 상에 질화막(140)을 증착한다. 질화막(140)은 게이트 형성 시 마스크로 이용된다.
도 6에서, 질화막(140) 상에 포토 레지스트막(미도시)을 증착하고 노광/현상하여 포토 레지스트 패턴(150)을 형성한다.
도 7에서, 포토 레지스트 패턴(150)을 마스크로 이용하여 질화막(140)을 식각하여 스트레스 완화막(130) 상에 마스크 패턴(145)을 형성한다. 질화막(140)을 식각하는 동안 식각되고 남은 포토 레지스트 패턴을 도면에 '155'로 표시하였다.
도 8에서, 마스크 패턴(145)을 이용하여 스트레스 완화막(130), 제1 깊이의 반도체 기판(100) 및 반도체 기판(100) 내에 형성된 산화층(115)을 식각하여 게이트 스트레스 완화막(135), 게이트(105) 및 게이트 산화막(118)을 형성한다. 이 때, 산화층(115)은 더 빨리 식각되어 게이트(105) 하부 모서리에 언더컷이 형성된다. 마스크 패턴(145) 상에 남아있던 포토 레지스트 패턴(155)은 더욱 식각되며, 식각되고 남은 포토 레지스트 패턴을 도면에 '158'로 표시하였다. 도시하진 않았지만, 애슁(ashing)으로 잔존하는 포토 레지스트 패턴(158)을 제거한다. 따라서, 게이트(105) 상면에는 게이트 스트레스 완화막(135) 및 마스크 패턴(145)만 남게된다.
도 9에서, 상기의 결과물이 형성된 반도체 기판(100)을 다시 산화시켜서, 게이트(105) 측벽 및 노출된 반도체 기판(100) 상면에 산화막으로 이루어진 버퍼층(160)을 형성한다. 도 8에 도시된 게이트(105) 하부 모서리의 언더컷도 버퍼층(160)에 의해 채워진다. 버퍼층(160)은 이후 진행되는 불순물 이온 주입 공정 시 버퍼 역할을 한다.
도 10에서, 반도체 기판(100) 상에 형성된 상기의 결과물을 마스크로 이용하여 게이트(105) 양측 반도체 기판(100) 내에 저농도 불순물을 이온 주입하여 저농도 불순물 영역(170)을 형성한다.
도 11에서, 게이트(105) 상면에 형성되어 있던 게이트 스트레스 완화막(135) 및 마스크 패턴(145) 제거한 후, 반도체 기판(100) 전면에 질화막(미도시)을 증착 하고 건식 식각한다. 이방성 식각의 특성에 의해 도시된 바와 같이, 버퍼층(160)이 둘러싸고 있는 게이트(105) 측벽에 스페이서(180)가 형성된다.
도 12에서, 스페이서(180) 및 게이트(105)를 마스크로 이용하여 반도체 기판(100) 내에 고농도 불순물을 이온 주입하여 고농도 불순물 영역(190)을 형성한다.
상술한 바와같이, 본 발명의 실시예에서는 게이트 산화막(118)을 형성하기 위한 산화층(115)을 반도체 기판(100) 내에 산소 이온을 주입하여 형성하고, 그 상면의 반도체 기판(100)을 직접 식각하여 주입 깊이와 동일한 높이의 게이트를 형성한다.
본 발명에 의한 모스 트랜지스터 형성 방법은 반도체 기판 내에 산화층을 형성함으로써, 기판 표면의 오염에 의해서 게이트 산화막의 안정성이 저하되는 것을 방지할 수 있다. 아울러, 확산 설비 내의 세정 부담을 줄일 수 있으므로 공정 시간 및 비용을 절감할 수 있다.
또한, 본 발명에서는 산소 이온을 주입하여 산화층을 형성함으로써, 두께가 얇은 게이트 산화막을 형성할 수 있으므로, 반도체 소자의 동작 속도 등을 향상시킬 수 있다.

Claims (7)

  1. 반도체 기판을 준비하는 단계;
    상기 반도체 기판 표면으로부터 제1 깊이에 산소 이온을 주입하는 단계;
    상기 산소 이온이 주입된 반도체 기판을 열처리하여 상기 반도체 기판 표면으로부터 제1 깊이의 상기 반도체 기판 내에 산화층을 형성하는 단계;
    상기 산화층의 일부가 노출되도록 상기 반도체 기판 일부를 식각하여, 상기 산화층 상에 제1 깊이와 동일한 높이를 갖는 게이트를 형성하는 단계;
    상기 게이트 측벽 및 노출된 반도체 기판 상에 산화막으로 이루어진 버퍼층을 형성하는 단계; 및
    상기 게이트를 마스크로 하여 상기 산화층을 식각하여 상기 게이트가 형성된 영역을 제외한 반도체 기판을 노출시키는 단계를 포함하는 모스 트랜지스터 형성 방법.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서, 상기 버퍼층이 형성된 상기 게이트 측벽에 스페이서를 형성하는 단계를 더 구비하는 모스 트랜지스터 형성 방법.
  5. 제1 항에 있어서, 상기 게이트를 형성하는 단계는,
    제1 깊이에 상기 산화층이 형성된 상기 반도체 기판 상에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 이용하여 상기 반도체 기판을 상기 산화층이 노출될 때까지 식각하는 단계를 포함하는 모스 트랜지스터 형성 방법.
  6. 제5 항에 있어서, 상기 마스크 패턴은 질화막으로 이루어진 모스 트랜지스터 형성 방법.
  7. 제6 항에 있어서, 상기 산화층 형성 단계와 상기 마스크 패턴을 형성하는 단계 사이에, 상기 반도체 기판 상에 산화막으로 이루어진 스트레스 완화막을 형성하는 단계를 더 구비하는 모스 트랜지스터 형성 방법.
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