KR100269276B1 - 트렌치형성방법,이를이용한소자분리방법및반도체장치의제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 반도체 기판상에 일정한 깊이를 가지는 트렌치를 형성하기 위해 반도체기판의 소정깊이에 산화층을 형성하는 공정 및 상기 산화층을 끝점으로하여 상기 반도체 기판을 식각함으로써 트렌치를 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.

따라서 상기와 같은 방법에 의해 제조되는 본 발명의 반도체 장치는 트렌치의 깊이를 용이하게 제어할수 있으며, 이를 소자분리영역의 최소화를 필요로하는 256M 디램 이상의 반도체 메모리장치에 적용하는 경우 누설전류를 방지할 수 있는 소자분리영역을 0.25㎛ 정도의 크기로 형성가능하며, 특히 트렌치 캐패시터나 스택-트렌치 캐패시터에 적용하면 균일성 및 재현성이 뛰어나다.

Description

트렌치 형성방법, 이를 이용한 소자분리방법 및 반도체장치의 제조방법

제1a도 및 제1b도는 종래의 기술에 따른 반도체장치의 트렌치를 형성하는 공정을 도 시한 단면도들이다.

제2a도 및 제2b도는 본 발명에 따른 트렌치 형성방법을 설명하기 위한 단면도들이다.

제3a도 내지 제3f도는 본 발명에 따른 반도체장치의 소자분리방법을 설명하기 위한 단면도들이다.

제4a도 내지 제4d도는 본 발명에 따른 트렌치형 캐패시터의 제조방법을 설명하기 위한 단면도들이다.

제5도는 본 발명에 따른 소자분리영역과 트렌치형 커패시터를 구비하는 반도체장치의 단면도이다.

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 트렌치의 깊이를 정확하게 제어할 수 있는 트렌치 형성방법, 이를 이용한 소자분리방법 및 반도체장치의 제조방법에 관한 것이다.

최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라, 대용량의 메모리소자의 개발이 진척되고 있다. 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세 프로세스 기술을 기본으로한 메모리셀 연구에 의해 추진되어오고 있다. 특히, 소자간을 분리하는 소자분리영역의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.

종래의 소자분리기술로는, 반도체기판 상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리영역을 형성하는 LOCOS(LOCal Oxidation of Silicon) 기술이 최근까지 주종을 이루었다. 그러나, 상기 LOCOS 기술은 소자분리영역의 측면확산 및 버즈비크(bird's beak)로 인해 소자분리영역의 폭을 감소시킬 수 없다. 따라서, 소자 설계치수가 서브마이크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 상기 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.

이에 따라, 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로, 반도체기판에 폭 1㎛이하, 깊이 수 ㎛정도의 홈을 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치를 이용한 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능하다.

제1a도 및 제1b도는 종래의 기술에 따른 반도체장치의 소자분리영역 형성방법을 설명하기 위하여, 반도체기판에 트렌치를 형성하는 공정을 도시한 단면도들이다.

먼저, 제1a도를 참조하면, 반도체기판(100) 상에 1000Å 정도 두께의 식각마스크 패턴(11)을 형성한다. 상기 식각마스크 패턴물질로는 실리게이트 유리(PSG: Phospho Silicate Glass)를 사용한다.

제1b도를 참조하면, 상기 식각마스크 패턴이 형성된 구조물 전면을 반응성 이온 식각(RIE: Reactive Ion Etching) 공정으로 식각함으로써, 상기 반도체기판(100)에 트렌치(12)를 형성한다. 이때, 식각 조건은 반응가스로 CCl₄(Carbon Tetra Chloride)와 Cl₂(Chlorine)를 사용하며, 반응실의 압력은 0.1 torr, 고주파 전기력은 700W로 한다.

트렌치 소자분리영역은 상기 PSG와 기판의 노출된 부분이 각각의 식각률에 따라 식각되면서 상기 PSG가 완전히 제거되면 식각과정 중에 산화막으로부터 발생되는 6030Å의 파장을 갖는 분광방사(spectral emission)가 감소함으로써 완성되게 된다.

그러나, 상기와 같은 방법으로 트렌치를 형성하는 경우, 정확하게 트렌치의 깊이를 제어하기가 어렵기 때문에, 소자분리에 있어서는 누설전류가 발생하는 문제점이 있고, 트렌치 캐패시터에 있어서는 트렌치의 깊이가 일정하지 못하게 되어 균일성 및 재현성이 결여되는 문제점이 있다.

따라서, 본 발명의 제1 목적은 트렌치의 깊이를 정확하게 제어할 수 있는 트렌치 형성방법을 제공하는 것이다.

본 발명의 제2 목적은 소자분리영역을 최소화 할 수 있는 반도체장치의 소자분리방법을 제공하는 것이다.

본 발명의 제3 목적은 트렌치의 깊이를 일정하게 함으로써 캐패시터의 용량을 균일하게 하며 재현성이 뛰어난 반도체장치의 캐패시터 제조방법을 제공하는 것이다.

상기 제1 목적을 달성하기 위한 본 발명의 트렌치 형성방법은,

반도체기판의 소정 깊이에 매몰 산화층을 형성하는 공정, 상기 매몰 산화층을 식각 종료층으로 하여 상기 반도체기판을 식각함으로써 깊이가 일정한 트렌치를 형성하는 공정을 구비하는 것을 특징으로 한다.

상기 제2 목적을 달성하기 위한 본 발명의 소자분리방법은,

반도체기판의 소정 깊이에 매몰 산화층을 형성하는 공정, 상기 반도체기판 상에 제1 절연막 및 제2 절연막을 순차 적층 시키는 공정, 상기 제1 절연막 및 제2 절연막을 선택적으로 식각하여 반도체기판을 노출시키는 개구부를 형성하는 공정, 상기 매몰산화층을 식각 종료층으로 하여 노출된 상기 반도체기판을 식각함으로써 트렌치를 형성하는 공정, 상기 트렌치 내부를 산화가능한 제1 물질층으로 채우는 공정, 및 상기 제1 물질층의 상부를 산화시키는 공정을 구비하는 것을 특징으로 한다.

상기 제3 목적을 달성하기 위한 본 발명의 캐패시터 제조방법은,

반도체기판의 소정 깊이에 매몰 산화층을 형성하는 공정, 상기 반도체기판에 게이트전극 및 소오스/드레인영역으로 이루어진 트랜지스터를 형성하는 공정, 상기 트랜지스터를 절연시키기 위해 절연물 상에 절연막을 형성하는 공정, 상기 트랜지스터의 소오스영역을 노출시키는 공정, 상기 매몰 산화층을 식각 종료층으로 하여 상기 노출된 소오스영역을 통해 상기 반도체기판을 식각함으로써 트렌치를 형성하는 공정, 트렌치가 형성된 결과물 전면에 도전층을 형성하여 커패시터의 스토리지 전극을 형성하는 공정, 상기 스토리지 전극 위에 유전체막을 형성하는 공정, 및 상기 유전체막이 형성된 결과물 전면에 도전물질을 도포하여 캐패시터의 플레이트 전극을 형성하는 공정을 구비하는 것을 특징으로 한다.

이하, 첨부도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

제2a도 및 제2b도는 본 발명에 따른 트렌치 형성방법을 설명하기 위한 단면도들이다.

먼저, 제2a도를 참조하면, 반도체기판(100)의 소정깊이에 산화층(22)을 형성한다. 상기 산화층(22)의 형성과정 및 조건은 다음과 같다.

먼저, 상기 반도체기판(100)의 표면으로부터 1㎛ 정도의 깊이에 산소이온을 주입하는데, 이 산소이온의 도우즈(dose)는 1×10¹⁸ions/㎠~1×10¹⁸ions/㎠, 가속전압은 300kev~400kev, 산소이온의 비정(飛廷) 거리 Rp=0.99㎛, 비정거리(Rp)의 표준편차값 Δ Rp=0.17㎛이다. 이온주입이 끝나면, 1,200℃~1,400℃ 정도의 온도에서 상기 반도체기판을 어닐링(annealing)하여 상기 반도체기판(100)의 내부에 매몰 산화층(22)을 형성한다. 상기 매몰 산화층(22)의 깊이는 원하는 트렌치의 깊이에 따라 조절되며, 본 발명에서는 상기 매몰 산화층(22)의 깊이를 상기 반도체기판(100)의 상부 표면으로부터 1㎛ 지점에 형성한다.

이어서, 상기 반도체기판(100) 상에 포토레지스트를 도포, 마스크 노광 및 현상하여 마스크패턴(13)을 형성한다.

제2b도를 참조하면, 상기 매몰 산화층(22)을 식각 종료층으로 하고 상기 마스크패턴을 적용하여 상기 반도체기판(100)을 식각함으로써 트렌치(15)를 형성한다. 이어서, 상기 마스크패턴을 제거한다.

제3a도 내지 제3f도는 본 발명에 다른 반도체장치의 소자분리영역을 형성하는 공정을 도시한 단면도들이다.

먼저, 제3a도를 참조하면, 반도체기판(100) 상에 패드산화막(21)을 형성하고, 제2a도의 방법을 이용하여 상기 반도체기판(100)의 소정 깊이에 매몰 산화층(22)을 형성한다. 이어서, 상기 매몰 산화층(22)이 형성된 반도체기판(100) 상에 제1절연막(23), 제2 절연막(24)을 순차 적층시킨다. 이 때, 상기 제1 절연막(23)은 예를 들면 실리콘나이트라이드를, 제2 절연막(24)은 HTO(High Temperature Oxide)으로 형성한다.

제3b도를 참조하면, 상기 제2 절연막(24) 위에 포토레지스트를 도포, 마스크 노광 및 현상하여 제1 마스크패턴(도시되지 않음)을 형성하고, 상기 제1 마스크패턴을 적용하여 상기 제2 절연막(24) 및 제1 절연막(23)을 선택적으로 식각한 다음, 상기 제1 마스크패턴을 제거한다. 이어서, 식각된 상기 제2 절연막(24) 및 제1 절연막(23)을 제2 마스크패턴으로 하여 상기 패드산화막(21)을 건식식각 방법으로 식각하여 상기 반도체기판(100)의 소정의 영역을 노출시키는 개구부(26)를 형성한다.

제3c도를 참조하면, 상기 개구부를 통하여 노출된 상기 반도체기판(100)을 반도체기판(100) 내부의 매몰 산화층(22)이 노출될 때까지 식각함으로써 트렌치(27)를 형성한다. 이 때, 상기 제2 절연막(24)은 식각공정시 식각 선택비에 따라 식각되어 적은 양이 남아있게 되다. 이어서, 상기 트렌치(27)를 형성하기 위한 식각공정에 의해 발생될 수 있는 트렌치(27) 측벽의 결함을 감소시키기 위해 희생산화막(도시되지 않음)을 형성한 후 제거한다.

제3d도를 참조하면, 상기 트렌치의 내벽을 열산화시켜 인접하는 트렌치간의 누설전류를 방지하기 위한 제1차 열산화막(28)을 500Å 이하의 두께로 형성한다. 다음에, 결과물 전면에, 산화가 가능한 물질로써 예를 들면, 다결정실리콘을 소정의 두께로 증착하여 제1 물질층(29)을 형성한 후 이것을 에치백(etch back)하여 상기 트렌치 내부에만 남아있도록 한다.

제3e도를 참조하면, 상기 트렌치 상부영역의 제1 물질층을 열산화시켜 필드산화막(30)을 형성한다.

제3f도를 참조하면, 상기 제2 절연막 및 제1 절연막을 인산(H₃PO₄) 용액 및 희석 산화막 식각액(Buffered Oxide Etchant; BOE)으로 처리하여 제거한 후, 결과물의 전면에 희생산화막(도시되지 않음)을 성장시켜 스트레스(stress)를 보상하고 다시 상기 희생산화막 및 필드산화막(30)의 일부를 식각하여 소자분리영역을 완성한다.

제4a도 내지 제4d도는 본 발명에 따른 트렌치형 캐패시터의 제조공정을 도시한 공정순서도이다.

먼저, 제4a도를 참조하면, 반도체기판(100) 상에 활성영역과 비활성영역을 분리하기 위한 필드산화막(50)을 형성하고, 상기 활성영역의 반도체기판(100) 상에 게이트전극(51)을 형성한다. 다음에, 상기 반도체기판(100)의 소정 깊이에, 제2a도의 공정에서와 같은 방법으로 산화층(22)을 형성한다.

이어서, 상기 게이트전극(51) 양측의 반도체기판(100)에 불순물을 주입하여 드레인(drain)(52) 및 소오스(source)(53)영역을 형성하고, 상기 게이트전극(51)을 절연시키기 위한 제1 절연막(54)을 소정의 두께로 형성한다. 다시 제1 절연막(54) 상에 제2, 제3 및 제4 절연막(55, 56, 57)을 순차적으로 적층시킨 후 상기 제1, 제2, 제3 및 제4 절연막(54, 55, 57, 57)을 식각하여 상기 트랜지스터의 소오스영역(53)의 일부분을 노출시킴으로써 제1 콘택홀을 형성한다. 상기 제1, 제2, 제3 및 제4 절연막(54, 55, 56, 57)으로는 고온산화막(HTO) 또는 실리콘 나이트라이드(silicon nitride)를 사용한다.

제4b도를 참조하면, 상기 제1 콘택홀을 통하여 반도체기판(100)을 상기 산화층(22)이 노출될 때까지 건식식각 함으로써 반도체기판(100)에 트렌치(58)를 형성한다. 이러한 트렌치 형성을 위한 식각공정에 의해 상기 소오스영역(53)의 이온특성이 열화되는 것을 방지하여 트랜지스터의 동작특성을 활성화시키기 위해 상기 소오스영역(53)의 하부에 다시 상기 소오스영역(53)과 이온특성과 동일한 이온을 주입하여 플러그(plug) 영역(59)을 형성한다.

제4c도를 참조하면, 상기 플러그 영역(59)이 형성된 결과물의 전면에, 도전물질로서 예를 들면 불순물이 도우프된 다결정실리콘을 소정의 두께로 증착한 후, 소정부분을 식각하여 스토리지 전극(60)을 형성한다.

제4d도를 참조하면, 상기 스토리지 전극(60)상에 유전물질을 증착하여 유전체막(61)을 형성하고, 상기 유전체막(61)이 형성된 구조물 전면에, 도전물질로서 예를 들면 불순물이 도핑된 다결정실리콘을 소정의 두께로 증착한 후 소정부분을 식각하여 플레이트 전극(62)을 형성한다.

제5도는 본 발명에 따른 소자분리영역과 트렌치형 캐패시터를 동시에 구비하는 반도체장치의 단면도이다.

이러한 제5도의 반도체장치는, 상기 제3a도 내지 제3f도의 소자분리영역 형성공정 후 상기 제4a도 내지 제4d도의 트렌치 캐패시터 형성공정을 거침으로써 제조가능하다.

따라서, 상기와 같은 방법에 의해 제조되는 본 발명의 반도체 장치는, 트렌치 식각공정시 식각 종료층으로 이용되는 반도체기판 내부의 산화층의 깊이를 조절함으로써 트렌치의 깊이를 용이하게 제어할 수 있다. 이를 소자분리영역의 최소화를 필요로 하는 256M 디램 이상의 고집적화된 반도체 메모리장치에 적용하는 경우 누설전류를 방지할 수 있는 소자분리영역을 0.25㎛ 정도의 크기로 형성가능하다. 특히 트렌치 캐패시터나 스택-트렌치 캐패시터에 적용하면 균일성 및 재현성이 뛰어나다.

Claims (4)

1. 반도체기판의 소정 깊이에 매몰 산화층을 형성하는 공정; 및

   상기 매몰 산화층을 식각 종료층으로 하여 상기 반도체기판을 식각함으로써, 일정한 깊이를 갖는 트렌치를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
2. 제1항에 있어서, 상기 매몰 산화층을 형성하는 공정은,

   상기 반도체기판의 소정 깊이에 산소이온을 주입하는 공정; 및

   상기 반도체기판을 열처리하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
3. 반도체기판의 소정 깊이에 매몰 산화층을 형성하는 공정;

   상기 반도체기판 상에 제1 절연막 및 제2 절연막을 순차 적층시키는 공정;

   상기 제1 절연막 및 제2 절연막을 선택적으로 식각하여 반도체기판을 노출시키는 개구부를 형성하는 공정;

   상기 매몰 산화층을 식각 종료층으로 하여 노출된 상기 반도체기판을 식각함으로써 트렌치를 형성하는 공정;

   상기 트렌치 내부를 산화가 가능한 제1 물질층으로 채우는 공정; 및

   상기 제1 물질층의 상부를 산화시키는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
4. 반도체기판의 소정 깊이에 매몰 산화층을 형성하는 공정;

   상기 반도체기판에 게이트전극 및 소오스/드레인영역으로 이루어진 트랜지스터를 형성하는 공정;

   상기 트랜지스터를 절연시키기 위해 결과물 상에 절연막을 형성하는 공정;

   상기 트랜지스터의 소오스영역을 노출시키는 공정;

   상기 매몰 산화층을 식각 종료층으로 하여 상기 노출된 소오스영역을 통해 상기 반도체기판을 식각함으로써 트렌치를 형성하는 공정;

   트렌치가 형성된 결과물 전면에 도전층을 형성하여 캐패시터의 스토리지 전극을 형성하는 공정;

   상기 스토리지 전극 위에 유전체막을 형성하는 공정; 및

   상기 유전체막이 형성된 결과물 전면에 도전물질을 도포하여 캐패시터의 플레이트 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.