KR20050063897A - 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조 - Google Patents

리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조 Download PDF

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Abstract

본 발명은 리프레시 특성을 개선할 수 있는 리세스 타입 모오스 트랜지스터의 제조방법에 대하여 개시하고 있다. 그의 방법은, 반도체 기판의 활성영역에 트렌치를 형성하는 단계와, 상기 트렌치 내에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 반도체 기판의 정의된 게이트 영역 상에 게이트 스택을 형성하는 단계와, 상기 게이트 스택을 이온주입 마스크로 사용하여 상기 반도체 기판의 활성영역에 제1 도전성 불순물을 이온주입하여 제1 불순물 영역을 형성하는 단계와, 상기 제1 불순물 영역이 형성된 상기 반도체 기판의 소스 영역에 제2 도전성 불순물을 이온주입하여 제3 불순물 영역을 형성하는 단계와, 상기 게이트 스택의 측벽을 절연하는 스페이서를 형성하는 단계를 포함하여 이루어진다.

Description

리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조{Method for manufacturing recess type MOS transistor and structure at the same}
본 발명은 반도체 메모리 소자에서 사용되는 트랜지스터의 제조방법에 관한 것으로, 상세하게는 비대칭적인 채널을 갖도록 도전성 불순물을 이온주입하여 리프레시 특성을 개선할 수 있는 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조에 관한 것이다.
최근, 반도체 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어드는 추세에 있다. 또한, 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되고 있다.
채널의 길이가 점점 감소함에 따라 소스와 드레인의 공핍 영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(short channel effect)가 유발된다.
이러한 단채널 효과를 극복하기 위해 얕은 접합(shallow junction)과 더불어 게이트 영역의 하부에 소스/드레인 영역에 도핑되는 도전형 불순물에 반대되는 도전형 불순물(dopant)을 이온주입 함으로써 해결하고자 하였으나, 반도체 소자 내에서는 고 전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 충돌이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되어 소자의 불량을 야기할 수 있다.
이러한 핫 캐리어를 감소시키기 위해 대부분의 트랜지스터 제조공정은 LDD(Lightly Doped Drain)구조를 채택하고 있는 데, 이는 게이트 영역과 고농도로 주입된 드레인 영역의 사이에 저농도로 주입된 완충영역을 형성한다.
그러나, 계속적인 반도체 소자의 고집적화 요구에 따라 채널길이가 더욱 짧아지기 때문에 상술한 LDD구조의 트랜지스터 역시 단 채널 현상과 핫캐리어 현상을 줄이는 데 한계에 있다. 또한, 트랜지스터 동작시 소스와 드레인의 불순물들이 측면으로 확산되는 펀치쓰루(punchthrough)효과를 발생시키는 문제점이 있다.
이러한 문제점을 해결하고, 반도체 기판 내부에 형성된 고밀도 패킹의 메모리 셀의 크기를 줄이기 위한 일환으로, 단위 면적당 플래너형보다 게이트 채널 길이가 더 길어진 리세스(recess) 또는 그루브(groove) 또는 트렌치(trench) 타입의 채널을 갖는 모오스 트랜지스터 개발의 필요성이 대두되고 있다. 이때, 상기 리세스 또는 트렌치는 본 발명에서 같은 의미의 용어로 사용된다.
상기 리세스 타입의 채널을 갖는 트랜지스터는 채널이 형성될 영역에 트렌치(trench)를 형성하여 유효 채널 길이를 증가시킴으로써, 소스 영역과 드레인 영역의 펀치쓰루를 개선하고 실질적으로 소스 영역과 드레인 영역사이의 거리를 넓혀 종국적으로 반도체 소자의 고집적화에 도움을 줄 수 있다.
이하, 도면을 참조하여 종래의 기술에 따른 리세스 트랜지스터의 제조방법을 설명하면 다음과 같다.
도1a 내지 도 1q는 종래 기술의 리세스 타입 모오스 트랜지스터의 제조방법을 설명하기 위해 나타낸 공정 단면도들이다.
이하, 도면을 참조하여 종래 기술에 따른 트랜지스터의 제조방법을 설명하면 다음과 같다.
도1a 내지 도1q는 종래 기술에 따른 리세스 타입 모오스 트랜지스터의 제조방법을 설명하기 위한 공정단면도이다. 여기서, 게이트 영역을 중심으로 소스 영역은 외부로부터 데이터 신호를 입력하기 위해 비트라인(bit line)에 연결되는 부분으로 표시하고, 또한, 상기 소스 영역에 대응하는 드레인 영역은 상기 비트 라인(bit line)으로 입력된 신호를 저장하는 셀 캐패시터(cell capacitor)에 연결되는 부분으로 표시한다. 즉, 소스/ 드레인 영역은 일반적인 셀 캐패시터에 저장된 데이터를 읽어들이기 위해 상기 셀 캐패시터로부터 출력되는 데이터 출력을 기준으로 소스/드레인 영역을 표시할 수도 있지만, 비트 라인을 통해 입력되는 데이터의 입력을 기준으로 소스/드레인 영역을 표시한다.
도1a에 도시한 바와 같이, 반도체 기판(10)의 상부에 제1 패드 산화막(12) 및 제2 하드마스크 막(14)을 순차적으로 형성한다.
도1b에 도시한 바와 같이, 상기 제1 하드마스크 막(14) 상에 포토레지스트를 도포하고, 포토 공정을 통해 상기 하드마스크 막(14)이 소정부분 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하고 상기 제1 패드 산화막(12)이 노출되도록 상기 제1 하드마스크막(14)을 식각하여 활성 영역(A)을 정의한다. 이후, 상기 포토레지스트를 제거한다.
도1c에 도시한 바와 같이, 상기 제1 하드마스크 막(14)을 식각마스크로 사용하여 제1 패드 산화막(12) 및 반도체 기판(10)의 일부를 순차적으로 제거하여 상기 반도체 기판(10)의 내부에 제1 트렌치(T1)를 형성한다.
도1d에 도시한 바와 같이, 상기 제1 하드마스크 막(14) 또는 제1 패드 산화막을 산화 방지 마스크로 사용하여 상기 제1 트렌치(T1)의 내부에 열산화 공정을 이용하여 상기 소자 분리막(16)을 형성한다. 또한, 상기 소자 분리막(16)이 형성된 반도체 기판(10)의 일부가 노출되도록 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch back)하여 상기 제1 하드마스크 막(14) 및 제1 패드 산화막(12)을 모두 제거함으로써 상기 반도체 기판(10)을 평탄화한다.
도1e에 도시한 바와 같이, 소자 분리막(16)이 형성된 반도체 기판(10)에 P형 불순물을 높은 에너지에서 저농도로 이온주입하여 채널불순물 영역을 형성한다. 이때, 상기 채널불순물 영역은 상기 소자분리막(16)을 제외한 상기 반도체 기판(10)의 전면에 형성되기 때문에 부호를 별도로 기재하지 않기로 한다.
도1f에 도시한 바와 같이, 상기 반도체 기판 상에 제2 패드 산화막(18) 및 제2 하드마스크 막(20)을 순차적으로 적층한다.
도1g에 도시한 바와 같이, 상기 제2 하드마스크 막(20)이 형성된 반도체 기판(10)의 전면에 포토레지스트를 도포하고, 포토 공정을 이용하여 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 제2 패드 산화막(18)이 노출되도록 상기 제2 하드마스크 막(20)을 식각한다. 이후, 상기 포토레지스트를 제거한다.
도1h에 도시한 바와 같이, 상기 제2 하드마스크 막(20)을 식각 마스크로 사용하여 상기 제2 패드 산화막(18) 및 상기 반도체 기판(10)을 순차적으로 식각하여 소정 깊이를 갖는 제2 트렌치(T2)를 형성한다. 또한, 상기 반도체 기판(10)의 상기 제2 트렌치(T2) 측벽을 소정부분 제거하여 소스 영역(S) 및 드레인 영역(D)을 분리한다.
도1i에 도시한 바와 같이, 상기 반도체 기판(12) 상에 형성된 상기 제2 하드마스크 막(20) 및 제2 패드 산화막(18)을 제거하여 상기 반도체 기판(10) 및 소자 분리막(16)의 표면을 노출시킨다.
도1j에 도시한 바와 같이, 상기 제2 트렌치(T2)를 포함하는 반도체 기판(10) 전면에 게이트 절연막(22)을 형성한다.
도1k에 도시한 바와 같이, 상기 게이트 절연막(22)이 형성된 반도체 기판(10) 상에 게이트 전극(24), 금속층(26) 및 게이트 상부 절연막(28)을 순차적으로 적층한다.
도1l에 도시한 바와 같이, 상기 게이트 상부 절연막(28)이 형성된 반도체 기판(10)의 전면에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각마스크로 사용하여 상기 소스/드레인 영역(S/D)과 소자 분리막(16)의 일부에 형성된 상기 게이트 상부 절연막(28), 금속층(26) 및 게이트 전극(24)을 순차적으로 제거하여 게이트 영역(G)에 게이트 스택(30)을 형성한다.
도1m에 도시한 바와 같이, 상기 게이트 스택(30)을 이온주입 마스크로 사용하여 상기 소스/드레인 영역(S/D)의 반도체 기판에 N형 불순물을 저농도로 주입하여 소스/드레인 영역(S/D)에 제1 불순물 영역(32)을 형성한다.
도1n에 도시한 바와 같이, 상기 제1 불순물 영역(32)이 형성된 반도체 기판(10)의 전면에 실리콘 질화막을 형성하고, 상기 실리콘 질화막을 수직특성이 우수한 건식식각방법으로 제거하여 상기 게이트 스택의 측벽에 스페이서(34)를 형성한다.
도1o에 도시한 바와 같이, 상기 게이트 상부 절연막(28) 및 스페이서(34)를 이온주입 마스크로 사용하여 소스/드레인 영역(S/D)의 반도체 기판(10)에 상기 N형 불순물을 고농도로 이온주입하여 제 2 불순물 영역(36)을 형성한다.
도1p에 도시한 바와 같이, 상기 제 2 불순물 영역(36)이 형성된 반도체 기판(10)의 소스/드레인 영역(S/D) 상부의 상기 게이트 절연막(22)을 제거한다.
도1q에 도시한 바와 같이, 상기 반도체 기판(10) 상에 N형 불순물 또는 N형 불순물을 포함하는 폴리실리콘막을 상기 반도체 기판(10)의 전면에 형성하고, 상기 폴리실리콘막이 형성된 반도체 기판(10)에서 상기 게이트 상부 절연막(28) 또는 상기 스페이서(34)가 노출되도록 화학기계적연마하여 소스/드레인 전극(이하, 패드 폴리실리콘막이라 칭함)을 형성한다.
이후, 상기 패드 폴리실리콘막(38)이 형성된 반도체 기판(10) 상에 제1 층간 절연막을 형성하고, 상기 소스 영역(S) 상부의 상기 제1 층간 절연막을 제거하여 제1 콘택홀을 형성하고, 상기 제1 콘택홀을 통해 상기 패드 폴리실리콘막(38)과 전기적으로 연결되는 비트 라인 콘택을 형성하고, 상기 비트라인 콘택을 포함하는 반도체 기판(10) 상에 제2 층간 절연막을 형성하고, 상기 드레인 영역(D) 상부의 제1 및 제2 층간 절연막을 제거하여 제2 콘택홀을 형성하고, 상기 결과물의 상부에서 상기 제2 콘택홀을 통해 셀 트랜지스터의 패드 폴리 실리콘막(40)에 전기적으로 접속되는 스토리지 전극, 유전막 및 플레이트 전극을 순차적으로 형성하여 메모리의 셀 캐패시터를 완성한다.
이와 같은 제조방법을 통해 형성되는 종래 기술에 따른 리세스 타입 모오스 트랜지스터는 상기 게이트 전극(24)에 인가되는 게이트 전압에 의해 상기 비트 라인으로 인가되는 데이터가 상기 셀 캐패시터에 저장되고, 이후 상기 게이트 전극(24)에 인가되는 게이트 전압에 의해 상기 셀 캐패시터에 저장된 데이터를 출력시킬 수 있다.
하지만, 종래 기술에 따른 리세스 타입 모오스 트랜지스터의 제조방법은 다음과 같은 문제가 있었다.
첫째, 종래 기술의 리세스 타입 모오스 트랜지스터의 제조방법은, 상기 제2 트렌치(T2)의 오픈 임계치수와 깊이를 줄일 경우 소스/드레인 영역(S/D)에 대칭적으로 형성되는 제1 불순물 영역(32)의 깊이를 줄이거나 상기 제1 불순물 영역(32) 및 채널불순물 영역에 이온주입되는 P형 또는 N형 불순물의 농도를 더 줄일 수 없기 때문에 단채널 효과를 유발하는 단점이 있었다.
둘째, 종래 기술의 리세스 타입 모오스 트랜지스터의 제조방법은, 소스/드레인 영역(S/D)에 대칭적으로 형성되는 제1 불순물 영역(32)을 제2 트렌치(T2) 바닥까지 형성할 경우 채널의 길이가 짧아져 단채널 효과가 증가하기 때문에 트랜지스터의 성능이 감소되는 단점이 있었다.
셋째, 종래 기술의 리세스 타입 모오스 트랜지스터의 제조방법은, 상기 단채널 효과를 감소시키기 위해 상기 소스/드레인 영역(S/D)에 대칭적으로 형성되는 제1 불순물 영역(32)의 깊이를 줄일 경우 상기 제1 불순물 영역(32)에 이온주입되는 N형 불순물 농도가 높아져 상기 드레인 영역(D)에서 접합누설전류(junction leakage current)가 증가하기 때문에 상기 셀 캐패시터의 리프레시 특성을 저하시키는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 상기 제2 트렌치의 오픈 임계치수와 깊이가 감소할 경우 상기 제1 불순물 영역과 채널불순물 영역에 이온주입되는 P형 또는 N형 불순물의 농도를 감소시켜 단채널 효과를 감소 또는 최소화할 수 있는 리세스 타입 모오스 트랜지스터의 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 제1 불순물 영역을 트렌치 바닥까지 형성할 경우 단채널 효과를 감소 또는 최소화할 수 있는 리세스 타입 모오스 트랜지스터의 제조방법을 제공하는 데 있다.
그리고, 본 발명의 또 다른 목적은, 제1 불순물 영역에 이온주입되는 N형 불순물의 농도를 감소시키고, 상기 드레인 영역에서의 접합 누설전류를 줄여 셀 캐패시터의 리프레시 특성을 향상시킬 수 있는 리세스 타입 모오스 트랜지스터 제조방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양태(aspect)에 따라, 리세스 타입 모오스 트랜지스터는, 반도체 기판의 활성영역에 트렌치를 형성하는 단계와, 상기 트렌치 내에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 반도체 기판의 정의된 게이트 영역 상에 게이트 스택을 형성하는 단계와, 상기 게이트 스택을 이온주입 마스크로 사용하여 상기 반도체 기판의 활성영역에 제1 도전성 불순물을 이온주입하여 제1 불순물 영역을 형성하는 단계와, 상기 제1 불순물 영역이 형성된 상기 반도체 기판의 소스 영역에 제2 도전성 불순물을 이온주입하여 제3 불순물 영역을 형성하는 단계와, 상기 게이트 스택의 측벽을 절연하는 스페이서를 형성하는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 다른 양상은, 리세스 타입 모오스 트랜지스터를 제조하는 방법에 있어서, 반도체 기판의 활성영역에 정의된 게이트 형성영역에 리세스 타입으로 형성된 게이트 절연막의 상부를 따라 게이트 스택을 형성한 후, 상기 트랜지스터의 드레인 전극 또는 소스 전극이 형성될 활성영역의 하부에만 채널 스톱핑 영역을 형성함에 의해, 상기 게이트 절연막의 하부를 포함하여 일측부에만 비대칭적으로 리세스 채널이 형성되도록 함을 특징으로 하는 방법이다.
그리고, 본 발명의 또 다른 양상은, 리세스 타입 모오스 트랜지스터의 구조에 있어서, 기판의 활성영역에 정의된 게이트 형성영역에, 리세스 타입으로 형성된 게이트 절연막의 상부를 따라 형성된 게이트 스택과, 상기 게이트 절연막의 하부를 포함하여 일측부에만 비대칭적으로 리세스 채널이 형성되도록 하기 위해, 상기 트랜지스터의 드레인 전극 또는 소스 전극이 형성될 활성영역에서 상기 리세스의 바닥 근방까지에 상응하는 깊이로 형성된 채널 스톱핑 영역을 가짐을 특징으로 하는 구조이다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 반도체 기판 '상'에 존재한다고 기술될 때 다른 층이나 반도체 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제 3의 층이 존재할 수 있다. 또한, 본 발명의 리세스 타입 모오스 트랜지스터에서 소스 영역은 비트라인(bit line)에 연결되는 부분으로 설명되고, 드레인 영역은 메모리 셀을 구성하는 셀 캐패시터(cell capacitor)에 연결되는 부분으로 설명되지만, 그 반대의 연결을 가질 수 있음을 이해하여야 한다. 즉, 드레인 영역과 비트라인이 연결되고, 소스 영역과 상기 스토리지 노드가 연셜될 수 있는 것이다. 그리고, 본 발명에 있어서, 리세스와 트렌치는 경우에 따라 동일 또는 유사한 의미를 가지면서 혼용된다.
도2a 내지 도2r은 본 발명의 리세스 타입 모오스 트랜지스터의 제조방법을 설명하기 위해 나타낸 공정 단면도이다.
도2a에 도시한 바와 같이, 반도체 기판(100)의 상부에 제1 패드 산화막(102)및 제1 하드 마스크막(104)을 순차적으로 형성한다. 여기서, 상기 제1 패드 산화막(102)은 MTO(Medium Temperature Oxide) 방법으로 약 300Å 내지 1000Å정도의 두께를 갖도록 형성되고, 상기 제1 하드 마스크막(104)은 실리콘 질화막 또는 실리콘 산질화막을 이용하여 화학기상증착법으로 약 500Å 내지 2000Å정도의 두께를 갖도록 형성된다. 도시하지는 않았지만, 상기 제1 패드 산화막(102) 및 제1 하드 마스크막(104) 사이에 주형 폴리실리콘막(104)을 더 형성할 수도 있다.
도2b에 도시한 바와 같이, 상기 제1 하드 마스크막(104)이 형성된 상기 반도체 기판(100)의 전면에 상에 포토레지스트(PR)를 도포하고, 포토 공정을 이용하여 상기 포토레지스트(PR)를 패터닝한다. 이때, 사진 공정은 상기 포토레지스트(PR) 상에 포토 마스크를 정렬하고, 자외선을 이용하여 상기 포토 마스크로부터 노출된 상기 포토레지스트(PR)를 감광시킨 후 상기 포토레지스트(PR)를 현상하여 포토레지스트(PR)를 패터닝할 수 있다. 또한, 상기 포토레지스트(PR)를 식각 마스크로 사용하여 상기 제1 패드 산화막(102)이 노출되도록 상기 제1 하드 마스크막(104)을 식각한다. 여기서, 상기 제1 하드 마스크막(104)의 식각 공정은 이방성 및 수직성이 우수한 건식식각방법을 이용하여 이루어진다. 또한, 상기 제1 하드 마스크막(104)의 식각 공정 시 상기 제1 패드 산화막(102)은 식각 저지층으로서의 역할을 수행한다. 이후 상기 포토레지스트(PR)를 제거한다.
도2c에 도시한 바와 같이, 상기 제1 하드 마스크막(104)을 식각마스크로 사용하여 상기 반도체 기판(100)이 노출되도록 제1 패드 산화막(102)을 제거한다. 여기서, 상기 제1 패드 산화막(102)의 식각 공정은 BT(Break - Through)공정이라 일컬으며, 상기 BT 공정은 건식 식각으로 이루어진다. 또한, 상기 제1 패드 산화막(102)의 식각공정 시 상기 반도체 기판(100)의 표면은 식각 저지층으로서의 역할을 수행한다. 또한, 상기 제1 하드 마스크막(104) 및 제1 패드 산화막(102)을 식각 마스크층으로 사용하고 상기 반도체 기판(100)의 표면을 소정 깊이(예컨대, 약 2000Å 내지 약 5000Å정도)까지 식각하여 제1 트렌치(T1)를 형성한다. 여기서, 상기 반도체 기판(100)을 식각하여 상기 제1 트렌치(T1)를 형성하는 공정은 ME(Main Etching)공정이라 일컬으며, 상기 BT 공정과 ME 공정은 하나의 반응 챔버 내에서 인시츄(IN-SITU)로 진행된다. 상기 ME 공정 또한 마찬가지로, 상기 BT 공정과 마찬가지로 건식 식각으로 이루어지며, 상기 건식 식각은 반응가스의 종류를 달리하여 막질에 따라 서로 다른 식각율을 갖도록 함으로써 다층박막을 순차적으로 식각할 수 있다. 이때, 상기 제1 트렌치(T1)는 상기 반도체 기판(100)의 표면으로부터 약 2000Å 내지 5000Å정도의 깊이를 갖도록 형성된다.
도2d에 도시된 바와 같이, 상기 반도체 기판(100)에 형성된 제1 트렌치(T1)의 내부에서 상기 제1 하드 마스크막(104)을 산화 방지 마스크로 사용하여 열산화 공정으로 노출된 반도체 기판(100)의 표면을 선택적으로 산화하여 상기 소자 분리막(106)을 형성한다. 여기서, 상기 제1 패드 산화막(102)과 제1 하드 마스크막(104) 사이에 상기 주형 폴리 실리콘막이 더 형성될 경우 상기 소자 분리막(106)의 형성 시 발생하는 부피 팽창에 의한 스트레스를 완화시켜 버퍼층으로 작용하도록 할 수도 있다. 또한, 상기 소자 분리막(106)이 형성된 반도체 기판(100)을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch back)하여 평탄화한다. 이때, 상기 평탄화 공정은 상기 제1 하드 마스크막(104) 및 제1 패드 산화막(102)을 모두 제거하여 상기 반도체 기판(100)의 표면이 평탄화되도록 이루어진다.
도 2e에 도시한 바와 같이, 소자 분리막(106)이 형성된 반도체 기판(100)에 P형(예컨대, 보론 또는 BF2 : 제2 도전성)불순물을 약 100KeV 내지 약 500KeV정도의 에너지를 사용하여 저농도(예컨대 약 1.0×1012atoms/cm2 내지 약 1.0×1014atoms/cm2정도)로 이온주입하여 채널불순물 영역을 형성한다. 이때, 상기 채널 불순물 영역은 P-웰이라고도 불리어지며, 상기 소자분리막(106)을 제외한 상기 반도체 기판(100)의 전면에 형성되기 때문에 부호를 별도로 기재하지 않기로 한다. 이때, 도시하지는 않았지만, 상기 채널불순물 영역이 형성된 반도체 기판(100)에 N형(예컨대, 아세닉 또는 인 : 제1 도전성)불순물을 약 20KeV 내지 약 50KeV정도의 에너지를 사용하여 저농도(예컨대 약 1.0×1012atoms/cm2 내지 약 1.0×1014atoms/cm2정도)로 이온주입하여 상기 반도체 기판(100)의 활성영역(ACT)에 제1 불순물 영역을 형성할 수도 있다.
도2f에 도시한 바와 같이, 상기 채널불순 영역이 형성된 반도체 기판(100) 상에 제2 패드 산화막(108) 및 제2 하드 마스크막(110)을 순차적으로 적층한다. 여기서, 상기 제2 패드 산화막(108)은 MTO(Medium Temperature Oxide) 방법으로 일정한(예를 들어 약 200Å 내지 500Å정도) 두께를 갖도록 형성되고, 상기 제2 하드 마스크 막(110)은 화학 기계적 증착(Chemical Vapor Deposition : CVD) 방법으로 실리콘 질화막 또는 산질화막(SiON)을 이용하여 소정(예를 들어 약 300Å 내지 1000Å정도) 두께를 갖도록 형성된다.
도2g에 도시한 바와 같이, 상기 제2 하드 마스크막(110)이 형성된 반도체 기판(100)의 전면에 포토레지스트(PR)를 도포하고, 게이트 영역(G)의 상기 제2 하드 마스크막(110)이 노출되도록 포토 공정을 이용하여 포토레지스트(PR)를 패터닝하고, 상기 포토레지스트(PR)를 식각 마스크로 사용하여 상기 제2 패드 산화막(108)이 노출되도록 상기 제2 하드 마스크막(110)을 식각한다. 또한, 상기 포토레지스트(PR)를 제거한다. 이때, 상기 제2 하드마스크 막(110)의 식각은 건식 식각을 이용하여 이루어지며, 상기 제2 하드마스크 막(100)의 식각은 이후 공정에서 제2 트렌치(도 2h의 T2)의 오픈 임계치수를 정의한다. 또한, 상기 제2 패드 산화막(108)은 상기 제2 하드 마스크막(110)의 식각 시 식각 저지층으로서 역할을 수행한다. 이후, 상기 포토레지스트를 제거한다.
도2h에 도시한 바와 같이, 상기 제2 하드 마스크막(110)을 식각 마스크로 사용하고 건식 식각으로 상기 반도체 기판(100)이 노출되도록 상기 제2 패드 산화막(108)을 제거한다. 상기 제2 하드 마스크막(110) 또는 제2 패드 산화막(108)을 식각 마스크층으로 사용하여 상기 반도체 기판(100)의 표면으로부터 소정 깊이까지 식각하여 제2 트렌치(T2)를 형성한다. 이때, 상기 제2 하드 마스크막(110)은 희생층으로서, 상기 제2 트렌치(T2)의 형성 공정 시 일부 또는 전체가 제거된다. 마찬가지로, 상기 제2 패드 산화막(108)을 제거하는 BE 공정과, 상기 반도체 기판(100)을 식각하여 제2 트렌치(T2)를 형성하는 ME 공정은 하나의 식각장치 내에서 반응가스를 달리하여 인시츄로 이루어진다. 여기서, 상기 제2 트렌치(T2)는 오픈 임계치수에 따라 깊이 프로파일(Depth profile)이 달라질 수 있기 때문에 일정한 오픈(Open) 임계치수(Critical Demesion)를 갖도록 형성된다. 예컨대, 딥 서브 미크론미터의 디자인 룰 하에서, 상기 제2 트렌치(T2)는 약 500Å 내지 1000Å정도의 오픈(Open) 임계치수(Critical dimension)를 갖고, 약 1000Å 내지 2000Å정도의 깊이를 갖도록 형성된다. 도시하지 않았지만, 상기 제2 트렌치(T2)를 형성한 후 등방성 식각 방법의 CDE(Chemical Dry Etching) 또는 습식식각방법으로 상기 제2 트렌치(T2)의 측벽을 제거하여 소스 영역(S)및 드레인 영역(D)을 분리한다. 이때, 상기 등방성 식각 방법 또는 습식식각방법은 상기 제2 트렌치(T2) 내부의 반도체 기판(100) 표면을 등방적으로 식각하기 때문에 상기 제2 트렌치(T2)의 측벽뿐만 아니라, 상기 제2 트렌치(T2)의 깊이를 더 증가시킬 수도 있다.
도2i에 도시한 바와 같이, 상기 반도체 기판(100) 상에 형성된 상기 제2 하드 마스크 막(110) 및 제2 패드 산화막(108)을 습식 식각방법으로 제거하여 상기 반도체 기판(100) 및 소자 분리막(106)의 표면을 노출시킨다.
도2j에 도시된 바와 같이, 상기 제2 트렌치(T2)가 형성된 상기 반도체 기판(100) 상에 열산화 방법을 이용하여 실리콘 산화막으로 약 30Å 내지 약 120Å정도의 게이트 절연막(112)을 형성한다.
도 2k에 도시한 바와 같이, 상기 게이트 절연막(112)이 형성된 반도체 기판(100) 상에 화학기상증착방법을 이용하여 폴리 실리콘으로 게이트 전극(114)을 형성하고, 상기 게이트 전극(114)이 형성된 반도체 기판(100) 상에 텅스텐 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드를 이용하여 금속층(116)을 형성하고, 상기 금속층(116)이 형성된 반도체 기판(100)의 전면에 실리콘 질화막을 사용하여 게이트 상부 절연막(118)을 순차적으로 적층한다.
도 2l에 도시한 바와 같이, 상기 게이트 상부 절연막(118)이 형성된 반도체 기판(100) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스터를 패터닝하고, 상기 포토레지스터를 식각마스크로 사용하여 건식방법으로 상기 소스/드레인 영역(S/D)과 상기 소자분리막(106) 상에 형성된 상기 게이트 상부 절연막(118), 금속층(116) 및 게이트 전극(114)을 순차적으로 제거하여 게이트 영역(G) 상부에 게이트 스택(120)을 형성한다.
도 2m에 도시한 바와 같이, 상기 게이트 스택(120)을 이온주입 마스크로 사용하여 상기 소스/드레인 영역(S/D)에 N형 불순물을 약 20KeV 내지 약 50KeV정도의 에너지에서 저농도(예컨대 약 1.0×1012atoms/cm2 내지 약 1.0×1014atoms/cm 2정도)로 이온주입하여 제1 불순물 영역(122)을 형성한다. 이때, 상기 제1 불순물 영역(122)은 상기 반도체 기판(100)의 표면에서 상기 제2 트렌치(T2)의 바닥보다 작은 깊이를 갖도록 형성되거나, 상기 반도체 기판(100)의 표면에서 상기 제2 트렌치(T2)의 바닥보다 깊게 형성될 수 있다. 또한, 상기 제1 불순물 영역(122)은 상기 채널불순물 영역의 형성 공정이후 상기 제2 트렌치(T2) 형성 공정 이전에 형성될 수도 있다.
도 2n에 도시한 바와 같이, 상기 제1 불순물 영역(122)이 형성된 반도체 기판(100) 상에 포토레지스트(PR)를 도포하고, 상기 포토공정을 이용하여 상기 소스 영역(S)만 선택적으로 노출되도록 상기 포토레지스트(PR)를 패터닝하고, 상기 포토레지스트(PR) 및 상기 게이트 스택(120)을 이온주입마스크로 사용하여 상기 소스 영역(S)의 반도체 기판(100)에 P형(예컨대, 보론 또는 BF2 : 제2 도전성)불순물을 약 30KeV 내지 약 70KeV정도의 에너지에서 고농도(예컨대 약 1.0×1013atoms/cm2 내지 약 1.0×1015atoms/cm2정도)로 이온주입하여 제3 불순물 영역(130, 이하 채널 스톱핑 영역이라 칭함)을 형성한다. 이때, 상기 채널 스톱핑 영역(130)은 상기 소스 영역(S)에 형성된 상기 제1 불순물 영역(122)보다 표면에서 깊게 형성되어야 하며, 상기 소스 영역(S)에서 제2 트렌치(T2) 바닥보다 얕게 형성된다. 또한, 상기 소스 영역(S)에 인접하는 제2 트렌치(T2) 바닥의 게이트영역(G)까지 침범하여 넓게 형성될 수 있다.
따라서, 본 발명에 따른 리세스 타입 모오스 트랜지스터 제조방법은 포토레지스트를 이용하여 상기 소스 영역(S)을 선택적으로 노출시키고, 상기 포토레지스트를 이온주입 마스크로 사용하여 상기 소스 영역(S)에 P형 불순물을 이온주입하여 채널 스톱핑 영역(130)을 형성하고, 상기 소스 영역(S)과 드레인 영역(D)에 비대칭적인 채널이 형성되도록 할 수 있다. 이때, 상기 소스 영역(S)은 접합누설전류가 증가하여도 소자의 특성에는 무관하지만, 상기 소스 영역(S)에 대응되는 상기 드레인 영역(D)은 제1 불순물 영역(122) 형성 시 이온주입되는 N형 불순물의 농도를 줄여 상기 소스 영역(S)에 비해 상대적으로 접합누설전류를 감소 또는 최소화할 수 있다.
또한, 본 발명의 리세스 타입 모오스 트랜지스터의 제조방법은 상기 소스 영역(S)에 상기 채널 스톱핑 영역을 형성하여 상기 제2 트렌치(T2)의 오픈 임계치수와 깊이가 종래보다 감소할 경우, 상기 소스 영역(S)에 대응하는 상기 드레인 영역(S/D)에 형성되는 제1 불순물 영역(122)의 깊이를 줄이거나 상기 제1 불순물 영역(122) 및 채널불순물 영역에 이온주입되는 P형 또는 N형 불순물의 농도를 더 줄일 수 있기 때문에 단채널 효과를 감소 또는 최소화할 수 있다. 이때, 상기 소스 영역(S)에 형성되는 상기 채널 스톱핑 영역(130)은 트랜지스터의 문턱전압값의 특성을 향상시킬 수 있다.
따라서, 본 발명의 리세스 타입 모오스 트랜지스터의 제조방법은 소스 영역(S)에 형성되는 채널 스톱핑 영역(130)을 이용하여 상기 소스 영역(S)에 대응하는 드레인 영역(D)에 형성되는 제1 불순물 영역(122)을 상기 제2 트렌치(T2)의 바닥까지 형성할 경우 상기 채널 스톱핑 영역(130)에 의해 상기 단채널 효과를 감소 또는 최소화할 수 있다.
이후, 상기 포토레지스트(PR)를 제거한다.
도 2o에 도시한 바와 같이, 상기 소스 영역(S)에 채널 스톱핑 영역(130)이 형성된 반도체 기판(100) 상에 화학기상증착법을 이용하여 실리콘 질화막 또는 실리콘 산질화막 또는 실리콘 산화막과 같은 절연막을 형성하고, 상기 절연막을 건식식각하여 상기 게이트 스택(120)의 측벽에 스페이서(124)를 형성한다. 이때, 상기 스페이서(124)는 상기 절연막의 형성 시 상기 게이트 스택(120)의 측벽과 같은 홈에서 스탭 커버리지(step coverage)가 우수하도록 형성하여 상기 홈에서 평탄면보다 상기 절연막을 두껍게 형성할 수 있고, 상기 건식식각의 수직성과 등방성을 이용하여 상기 평탄면에서 상기 절연막을 제거할 경우 상기 게이트 스택(120)의 측벽에서 상기 금속층(116)과 게이트 전극(114)을 절연시키기 위해 선택적으로 남는 절연막으로 이루어진다.
도2p에 도시한 바와 같이, 상기 스페이서(124)를 이온주입 마스크로 사용하는 자기정렬(self-align)방법으로 상기 반도체 기판(100)의 상기 소스 영역(S) 및 드레인 영역(D)에 N형(예컨대, 아세닉 또는 인 : 제1 도전성)불순물을 약 10KeV 내지 약 30KeV정도의 에너지에서 고농도(예컨대 약 1.0×1015atoms/cm2 내지 약 1.0×1016atoms/cm2정도)로 이온주입하여 제2 불순물 영역(126)을 형성한다. 이때, 상기 제2 불순물 영역(126)은 상기 채널 스톱핑 영역(130)보다 깊게 형성할 수 없다. 따라서, 소스 영역(S)에서는 상기 제2 불순물 영역(120)과 상기 채널 스톱핑 영역(130)이 깊은 접합(deep jucntion)을 이루어 접합 누설전류가 높아 질 수 있지만, 상기 소스 영역(S)에 대응되는 상기 드레인 영역(D)에서는 상기 제2 불순물 영역(126)이 상기 제1 불순물 영역(122) 내에서 형성되고, 상기 제1 불순물 영역(122)에 이온주입되는 N형 불순물의 농도와 상기 채널 불순물 영역에 이온주입되는 P형 불순물의 농도를 각각 감소시킴에 따라 상기 제1 불순물 영역(122)과 채널 불순물 영역이 얕은 접합(shallow junction)을 이루어 접합 누설전류를 감소시킬 수 있다.
도2q에 도시한 바와 같이, 상기 제2 불순물 영역(126)이 형성된 상기 소스/드레인 영역(S/D) 상에 형성된 게이트 절연막(112)을 제거한다.
도2r에 도시한 바와 같이, 상기 제2 불순물 영역(126)이 형성된 반도체 기판(100) 상에 N형 불순물을 포함하는 폴리 실리콘막 또는 도전성 금속막을 형성하여 상기 제2 불순물 영역(126)과 전기적으로 접속하는 소스/드레인 전극(128a, 128b, 이하 패드 폴리실리콘막(128)이라 칭함)을 형성한다. 또한, 상기 패드 폴리실리콘막(128)이 형성된 반도체 기판(120)을 화학기계적연마 방법을 이용하여 상기 게이트 상부 절연막이 노출되도록 평탄화하고 상기 소스/드레인 영역(S/D) 각각에 형성된 패드 폴리실리콘막(128)을 분리한다.
이후, 상기 패드 폴리실리콘막(128) 상에 제2 층간 절연막을 형성하고, 상기 소스 영역(S) 상부의 상기 제2 층간 절연막을 제거하여 제1 콘택홀을 형성하고, 상기 제1 콘택홀을 통해 상기 패드 폴리 실리콘막(128)과 전기적으로 연결되는 비트 라인 콘택을 형성하고, 상기 비트라인 콘택을 포함하는 반도체 기판(100) 상에 제3 층간 절연막을 형성하고, 상기 드레인 영역(D) 상부의 제2 및 제3 층간 절연막을 제거하여 제2 콘택홀을 형성하고, 상기 결과물의 상부에서 상기 제2 콘택홀을 통해 셀 트랜지스터의 드레인 전극(D)에 전기적으로 접속되는 스토리지 전극, 유전막 및 플레이트 전극을 순차적으로 형성하여 메모리의 셀 캐패시터를 완성한다.
따라서, 본 발명의 리세스 타입 모오스 트랜지스터의 제조방법은 접합 누설전류가 허용되는 소스 영역(S)의 상기 채널불순물 영역 벌크(bulk)에 채널 스톱핑 영역(130)을 형성한 후 상기 채널 스톱핑 영역(130)과 깊은 접합을 갖는 제2 불순물 영역(126)을 상기 소스 영역(S)의 표면에 형성하고, 상기 접합 누설전류를 극도로 줄여야 하는 드레인 영역(D)의 상기 채널불순물 영역 벌크에 얕은 접합을 갖는 제1 불순물 영역(122)을 형성한 후 상기 제1 불순물 영역(122)이 형성된 드레인 영역(D)의 표면에 제2 불순물 영역을 형성하여 셀 캐패시터에 저장된 전하를 출력할 경우 단채널 효과를 개선시킬 수 있다.
또한, 상기 제2 트렌치(T2)의 바닥에서 수평하게 형성된 채널불순물 영역에 이온주입된 P형 불순물의 농도를 감소시키거나 상기 드레인 영역(D)에 형성되는 제1 불순물 영역(122)의 N형 불순물의 농도를 감소시켜 상기 드레인 영역(D)에서의 접합누설전류를 감소 또는 최소화할 수 있기 때문에 상기 셀 캐패시터의 리프레시 특성을 향상할 수 있다. 이때, 상기 채널불순물 영역의 P형 불순물 이온주입을 실시하지 않을 수도 있다.
도3은 본 발명에 따른 리세스 타입 모오스 트랜지스터의 구조를 나타내는 단면도로서, 반도체 기판의 활성영역에 정의된 게이트 영역(G)에 리세스 타입으로 형성된 게이트 절연막(112)의 상부를 따라 형성된 게이트 스택(120)과, 상기 게이트 절연막(112)의 하부를 포함하여 일측부에만 비대칭적으로 트렌치 채널이 형성되도록 하기 위해 상기 트랜지스터의 드레인 전극(128b) 또는 소스 전극(128a)이 형성될 활성영역에서 상기 리세스의 바닥 근방까지에 상응하는 깊이로 형성된 채널 스톱핑 영역(130)이 형성되어 있다.
이때, 상기 제2 트렌치(T2)는 약 1000Å 내지 2000Å 정도의 깊이를 갖도록 형성되어 있다. 또한, 상기 게이트 스택(120)은 도전성 불순물을 포함하는 폴리 실리콘을 사용하여 형성된 게이트 전극(114)과, 상기 게이트 전극(114) 상에 금속 실리사이드를 이용하여 형성된 금속층(116)과, 상기 금속층(116) 상에 실리콘 질화막을 이용하여 형성된 게이트 상부 절연막(118)을 포함하여 이루어진다. 그리고, 상기 트렌치 채널은 상기 소스 전극(128a) 또는 드레인 전극(128b)에 인가되는 전압을 제어하기 위해 상기 게이트 전극(114)에 게이트 전압이 인가될 경우, 상기 제2 트렌치(T2) 내부에 형성된 상기 게이트 절연막(112) 하부의 활성영역(ACT)을 따라 형성되는 전류의 통로이다.
도시하지는 않았지만, 상기 드레인 전극(128b)은 메모리에서 데이터 전압을 저장하는 셀 캐패시터와 전기적으로 연결되고, 상기 소스 전극(128a)은 메모리에서 데이터제어 신호가 인가되는 워드 라인에 수직하도록 구성되고, 데이터 신호가 입출력되는 비트 라인에 전기적으로 연결된다.
따라서, 본 발명에 따른 리세스 타입 모오스 트랜지스터는 상기 게이트 전극(114)에 인가되는 게이트 전압에 의해 상기 비트 라인으로 인가되는 데이터가 상기 셀 캐패시터에 저장되고, 이후 상기 게이트 전극(114)에 인가되는 게이트 전압에 의해 상기 셀 캐패시터에 저장된 데이터를 출력시킬 수 있다.
이때, 상기 채널 스톱핑 영역(130)에 P형 불순물이 이온주입된 경우, 상기 채널 스톱핑 영역(130)이 형성되는 상기 드레인 전극(128b) 또는 소스 전극(128a)이 형성될 활성영역에 대응하여 상기 채널 스톱핑 영역(130)이 형성되지 않는 상기 드레인 전극 또는 소스 전극이 형성될 활성영역에 N형 불순물이 이온주입된 제1 불순물 영역(122)이 형성되어 있다. 이때, 상기 제1 불순물 영역(122)은 상기 드레인 영역(D)의 제2 트렌치(T2)의 바닥보다 작은 깊이를 갖도록 형성되어 있다.
따라서, 본 발명에 따른 리세스 타입 모오스 트랜지스터는 접합 누설전류가 허용되는 소스 영역(S)의 활성영역에 비대칭 채널을 갖도록 형성된 채널 스톱핑 영역(130)을 이용하여 단채널 효과를 방지 또는 최소화할 수 있기 때문에 상기 셀 캐패시터의 리프레시 특성을 향상시킬 수 있고, 또한, 상기 채널 스톱핑 영역에 대응하여 상기 드레인 영역(D)에 형성된 제1 불순물 영역의 N형 불순물 농도를 종래보다 낮출 수 있기 때문에 접합누설전류를 최소화할 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
이상 상술한 바와 같이, 본 발명에 있어서, 리세스 타입 모오스 트랜지스터의 제조방법은 소스 영역에 채널 스톱핑 영역을 형성하여 제2 트렌치의 오픈 임계치수와 깊이를 줄일 경우 상기 소스 영역에 대응하는 드레인 영역에 형성되는 제1 불순물 영역의 깊이를 줄이거나 상기 제1 불순물 영역 및 채널불순물 영역에 이온주입되는 P형 또는 N형 불순물의 농도를 더 줄일 수 있기 때문에 단채널 효과를 감소 또는 최소화할 수 있는 효과가 있다.
또한, 본 발명의 리세스 타입 모오스 트랜지스터의 제조방법은 드레인 영역에 형성되는 제1 불순물 영역을 제2 트렌치 바닥까지 형성할 경우 소스 영역에 채널 스톱핑 영역을 형성하여 단채널 효과가 방지할 수 있기 때문에 트랜지스터의 성능을 향상시킬 수 있는 효과가 있다.
그리고, 본 발명의 리세스 타입 모오스 트랜지스터의 제조방법은 단채널 효과를 감소시키기 위해 소스 영역에 채널 스톱핑 영역을 형성하여 상기 소스 영역에 대응하는 드레인 영역의 제1 불순물 영역에 이온주입되는 N형 불순물의 농도를 줄일 수 있고 상기 드레인 영역에서 접합누설전류를 감소시킬 수 있기 때문에 셀 캐패시터의 리프레시 특성을 향상시킬 수 있는 효과가 있다.
도1a 내지 도1q는 종래 기술의 리세스 채널을 갖는 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.
도2a 내지 도2r은 본 발명의 리세스 채널을 갖는 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.
도3은 본 발명에 따른 리세스 타입 모오스 트랜지스터의 구조를 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 제1 패드 산화막
104 : 제1 하드마스크 막 106 : 소자분리막
108 : 제2 패드 산화막 110 : 제2 하드마스크 막
112 : 게이트 절연막 114 : 게이트 전극
116 : 금속층 118 : 게이트 상부 절연막
120 : 게이트 스택 122 : 제1 불순물 영역
124 : 스페이서 126 : 제2 불순물 영역
128 : 패드 폴리실리콘막 130 : 제3 불순물 영역, 채널 스톱핑 영역

Claims (47)

  1. 반도체 기판의 활성영역에 트렌치를 형성하는 단계와,
    상기 트렌치 내에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막이 형성된 반도체 기판의 정의된 게이트 영역 상에 게이트 스택을 형성하는 단계와,
    상기 게이트 스택을 이온주입 마스크로 사용하여 상기 반도체 기판의 활성영역에 제1 도전성 불순물을 이온주입하여 제1 불순물 영역을 형성하는 단계와,
    상기 제1 불순물 영역이 형성된 상기 반도체 기판의 소스 영역에 제2 도전성 불순물을 이온주입하여 제3 불순물 영역을 형성하는 단계와,
    상기 게이트 스택의 측벽을 절연하는 스페이서를 형성하는 단계를 포함함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  2. 제1 항에 있어서,
    상기 트렌치의 형성단계는
    상기 반도체 기판 상에 패드 산화막 및 하드 마스크 막을 순차적으로 적층하는 단계와,
    상기 하드 마스크 막이 형성된 반도체 기판 상에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드 마스크 막을 식각하고, 상기 포토레지스트 패턴을 제거하는 단계와,
    상기 하드 마스크막을 식각마스크로 사용하여 상기 패드 산화막을 제거하는 단계와,
    상기 하드 마스크막 또는 패드 산화막을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치 측벽의 상기 반도체 기판을 식각하여 상기 소스 및 드레인 영역을 분리하는 단계를 포함함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  3. 제2 항에 있어서,
    상기 패드 산화막은 약 200Å 내지 약 600Å정도의 두께를 갖도록 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  4. 제2 항에 있어서,
    상기 하드 마스크막은 약 500Å 내지 약 1000Å정도의 두께를 갖도록 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  5. 제2 항에 있어서,
    상기 패드 산화막의 식각 단계와 상기 트렌치의 형성 단계는 하나의 반응 챔버 내에서 서로 다른 반응가스를 이용하여 인-시츄로 이루어짐을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  6. 제2 항에 있어서,
    상기 트렌치 측벽의 반도체 기판 식각은 등방적 식각방법 또는 습식 식각방법으로 이루어짐을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  7. 제1 항에 있어서,
    상기 트렌치는 약 500Å 내지 1000Å 정도의 오픈 임계치수를 갖도록 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  8. 제1 항에 있어서,
    상기 트렌치는 약 1000Å 내지 2000Å 정도의 깊이를 갖도록 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  9. 제1 항에 있어서,
    상기 게이트 절연막의 형성 단계 이전에 상기 반도체 기판 상에 제2 도전성 불순물을 이온주입하여 채널불순물 영역을 형성하는 단계를 더 포함함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  10. 제9 항에 있어서,
    상기 채널불순물 영역의 형성단계는 상기 반도체 기판의 상기 활성영역에 제2 도전성 불순물을 약 100KeV 내지 약 500KeV정도의 에너지로 이온주입함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  11. 제9 항에 있어서,
    상기 채널불순물 영역의 형성단계는 상기 제1 불순물을 약 1.0×1012atoms/cm2 내지 약 1.0×1014atoms/cm2정도의 농도로 상기 반도체 기판에 이온주입함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  12. 제9 항에 있어서,
    상기 게이트 절연막의 형성단계 이전에 상기 채널불순물 영역을 형성하는 단계를 더 포함함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  13. 제12 항에 있어서,
    상기 채널불순물 영역을 형성하는 단계 이후, 상기 제1 불순물 영역을 형성하는 단계를 포함함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  14. 제1 항에 있어서,
    상기 제2 도전성 불순물은 보론 또는 BF2를 사용함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  15. 제1 항에 있어서,
    상기 제1 도전성 불순물은 아세닉 또는 인을 사용함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  16. 제1 항에 있어서,
    상기 게이트 절연막은 약 30Å 내지 약 120Å정도의 두께를 갖는 것을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  17. 제1 항에 있어서,
    상기 게이트 스택은 게이트 전극과, 상기 게이트 전극 상에 형성된 금속층과, 상기 금속 실리사이드 상에 형성된 게이트 상부 절연막을 포함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  18. 제17 항에 있어서,
    상기 게이트 전극은 상기 제2 도전성 불순물 또는 제1 도전성 불순물을 함유하는 폴리실리콘을 사용하여 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  19. 제17 항에 있어서,
    상기 금속층은 텅스텐 실리사이드, 알루미늄 실리사이드, 티타늄 실리사이드 중 적어도 하나 이상을 사용하여 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  20. 제17 항에 있어서,
    상기 게이트 상부 절연막은 실리콘 질화막을 사용하여 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  21. 제1 항에 있어서,
    상기 제1 불순물 영역에 이온주입되는 상기 제1 도전성 불순물은 약 50KeV 정도의 에너지를 사용하여 이온주입됨을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  22. 제1 항에 있어서,
    상기 제1 불순물 영역에 이온주입되는 상기 제1 도전성 불순물은 약 1×1012atoms/cm2 내지 1×1014atoms/cm2정도의 농도를 갖는 것을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  23. 제1 항에 있어서,
    상기 제3 불순물 영역의 형성 단계는 포토레지스트 및 상기 게이트 스택을 이온주입 마스크로 사용하여 상기 소스 영역에 제2 도전성 불순물을 선택적으로 이온주입함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  24. 제1 항에 있어서,
    상기 제3 불순물 영역에 이온주입되는 제1 도전성 불순물은 약 50KeV 내지 약 70KeV정도의 에너지를 사용하여 이온주입함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  25. 제1 항에 있어서,
    상기 제3 불순물 영역에 이온주입되는 상기 제2 도전성 불순물은 약 1×1013atoms/cm2 내지 1×1015atoms/cm2정도의 농도를 갖는 것을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  26. 제1 항에 있어서,
    상기 소스 영역에 형성되는 제3 불순물 영역은 적어도 상기 제1 불순물 영역을 포함하여 상기 트렌치 바닥이상까지 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  27. 제1 항에 있어서,
    상기 스페이서 및 게이트 스택을 이온주입 마스크로 사용하여 상기 제1 도전성 불순물을 상기 소스/드레인 영역에 이온주입하여 제2 불순물 영역을 형성하는 단계를 더 포함함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  28. 제27 항에 있어서,
    상기 제2 불순물 영역에 이온주입되는 상기 제1 도전성 불순물은 약 20KeV정도의 에너지를 사용하여 이온주입함을 특징으로 하는 리세스 타입 모오스 트랜지스터의 제조방법.
  29. 제27 항에 있어서,
    상기 제2 불순물 영역에 이온주입되는 상기 제1 도전성 불순물은 약 1×1015atoms/cm2 내지 1×1016atoms/cm2정도의 농도를 갖는 것
  30. 리세스 타입 모오스 트랜지스터를 제조하는 방법에 있어서:
    반도체 기판의 활성영역에 정의된 게이트 형성영역에 리세스 타입으로 형성된 게이트 절연막의 상부를 따라 게이트 스택을 형성한 후, 상기 트랜지스터의 드레인 전극 또는 소스 전극이 형성될 활성영역의 하부에만 채널 스톱핑 영역을 형성함에 의해, 상기 게이트 절연막의 하부를 포함하여 일측부에만 비대칭적으로 리세스 채널이 형성되도록 함을 특징으로 하는 방법.
  31. 제30 항에 있어서,
    상기 채널 스톱핑 영역은 상기 리세스의 바닥 근방까지에 상응하는 깊이를 갖도록 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터 제조방법.
  32. 제30 항에 있어서,
    상기 채널 스토핑 영역과 상기 반도체 기판은 제2 도전성 불순물을 이온주입하여 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터 제조방법.
  33. 제32 항에 있어서,
    상기 채널 스토핑 영역에 이온주입되는 상기 제2 도전성 불순물은 적어도 약 1×1013atoms/cm2 이상의 농도를 갖는 것을 특징으로 하는 리세스 타입 모오스 트랜지스터 제조방법.
  34. 제32 항에 있어서,
    상기 반도체 기판에 이온주입되는 상기 제2 도전성 불순물은 적어도 약 1×1015atoms/cm2 이하의 농도를 갖는 것을 특징으로 하는 리세스 타입 모오스 트랜지스터 제조방법.
  35. 제32 항에 있어서,
    상기 채널 스토핑 영역이 형성되지 않는 드레인 영역 또는 소스 영역에 상기 제2 도전성 불순물에 반대되는 제1 도전형 불순물을 이온주입하여 상기 채널 스토핑 영역에 대응되는 제1 불순물 영역을 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터 제조방법.
  36. 제35 항에 있어서,
    상기 제1 불순물 영역에 이온주입되는 상기 제1 도전성 불순물은 적어도 약 1×1014atoms/cm2 이하의 농도를 갖는 것을 특징으로 하는 리세스 타입 모오스 트랜지스터 제조방법.
  37. 제35 항에 있어서,
    상기 제1 불순물 영역은 상기 리세스의 바닥 이하의 깊이를 갖도록 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터 제조방법.
  38. 제32 항에 있어서,
    상기 제2 도전성 불순물에 반대되는 제1 도전성 불순물을 상기 드레인 영역 및 소스 영역에 이온주입하여 제2 불순물 영역을 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터 제조방법.
  39. 제37 항 또는 제38 항에 있어서,
    상기 제2 불순물 영역은 상기 활성영역의 표면으로부터 상기 제1 불순물 영역보다 작은 깊이를 갖도록 형성함을 특징으로 하는 리세스 타입 모오스 트랜지스터를 제조 방법.
  40. 리세스 타입 모오스 트랜지스터의 구조에 있어서:
    기판의 활성영역에 정의된 게이트 형성영역에, 리세스 타입으로 형성된 게이트 절연막의 상부를 따라 형성된 게이트 스택과;
    상기 게이트 절연막의 하부를 포함하여 일측부에만 비대칭적으로 리세스 채널이 형성되도록 하기 위해, 상기 트랜지스터의 드레인 전극 또는 소스 전극이 형성될 활성영역에서 상기 리세스의 바닥 근방까지에 상응하는 깊이로 형성된 채널 스톱핑 영역을 가짐을 특징으로 하는 구조.
  41. 제40 항에 있어서,
    상기 리세스는 약 1000Å 내지 2000Å 정도의 깊이를 갖는 것을 특징으로 하는 리세스 타입 모오스 트랜지스터 구조.
  42. 제40 항에 있어서,
    상기 게이트 스택은 도전성 불순물을 포함하는 폴리 실리콘을 사용하여 형성된 게이트 전극과, 상기 게이트 전극 상에 금속 실리사이드를 이용하여 형성된 금속층과, 상기 금속층 상에 실리콘 질화막을 이용하여 형성된 게이트 상부 절연막을 포함함을 특징으로 하는 리세스 타입 모오스 트랜지스터.
  43. 제40 항에 있어서,
    상기 리세스 채널은 상기 소스 전극 또는 드레인 전극에 인가되는 전압을 제어하기 위해 상기 게이트 전극에 게이트 전압이 인가될 경우, 상기 리세스 내부에 형성된 상기 게이트 절연막 하부의 활성영역을 따라 형성되는 것을 특징으로 하는 리세스 타입 모오스 트랜지스터.
  44. 제40 항에 있어서,
    상기 드레인 전극은 메모리에서 데이터 전압을 저장하는 셀 캐패시터와 전기적으로 연결됨을 특징으로 하는 리세스 타입 모오스 트랜지스터.
  45. 제40 항에 있어서,
    상기 소스 전극은 메모리에서 데이터제어 신호가 인가되는 워드 라인에 수직하도록 구성되고, 데이터 신호가 입출력되는 비트 라인에 전기적으로 연결됨을 특징으로 하는 리세스 타입 모오스 트랜지스터.
  46. 제40 항에 있어서,
    상기 채널 스톱핑 영역에 제2 도전성 불순물이 이온주입된 경우, 상기 채널 스톱핑 영역이 형성되는 상기 드레인 전극 또는 소스 전극이 형성될 활성영역에 대응하여 상기 채널 스톱핑 영역이 형성되지 않는 상기 드레인 전극 또는 소스 전극이 형성될 활성영역에 상기 제2 도전성 불순물에 반대되는 제1 불순물이 이온주입된 제1 불순물 영역을 더 포함함을 특징으로 하는 리세스 타입 모오스 트랜지스터.
  47. 제46 항에 있어서,
    상기 제1 불순물 영역은 상기 리세스의 바닥보다 작은 깊이를 갖는 것을 특징으로 하는 리세스 타입 모오스 트랜지스터.
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