KR100668752B1 - 비대칭접합이온주입을 이용한 반도체 메모리소자의제조방법 - Google Patents

비대칭접합이온주입을 이용한 반도체 메모리소자의제조방법 Download PDF

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Abstract

본 발명의 비대칭 접합 이온주입을 이용한 반도체 메모리소자의 제조방법은, 반도체기판에 문턱전압 조절용 이온주입을 수행하는 단계와, 반도체기판 위에 게이트스택을 형성하여 스토리지노드접합영역 및 비트라인접합영역을 한정하는 단계와, 스토리지노드접합영역은 덮고 비트라인접합영역은 노출시키는 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계와, 게이트스택 측면에 게이트 스페이서막을 형성하는 단계와, 그리고 게이트스택 및 게이트 스페이서막을 이온주입마스크막으로 제1 도전형의 불순물이온을 주입하여 서로 다른 불순물농도 및 접합깊이를 갖는 스토리지노드접합영역 및 비트라인접합영역을 형성하는 단계를 포함한다.
비대칭 접합 이온주입, 리플래시

Description

비대칭접합이온주입을 이용한 반도체 메모리소자의 제조방법{Method of manufacturing the semiconductor memory device using asymmetric junction ion implantation}
도 1 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 8은 본 발명의 제2 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 9 내지 도 12는 본 발명의 제3 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 13은 본 발명에 따른 반도체 메모리소자의 제조방법에 의해 만들어진 경우의 리플래시 시간을 종래의 경우와 비교하기 위하여 나타내 보인 그래프이다.
도 14 및 도 15는 본 발명에 따른 반도체 메모리소자의 제조방법에 의해 만들어진 경우의 전계분포를 종래의 경우와 비교하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로서, 특히 비대칭접합이온주입을 이용한 반도체 메모리소자의 제조방법에 관한 것이다.
최근 반도체소자의 집적도가 급속도로 증가함에 따라, 소자를 구성하는 트랜지스터의 채널길이도 급격하게 짧아지고 있다. 채널길이가 짧아짐에 따라 숏채널효과(short channel effect)에 의한 여러 가지 문제점들이 소자의 동작특성을 열악하게 하고 있다. 일 예로서, 채널길이가 짧아짐에 따라 드레인영역 근처에서의 전계의 세기가 증대되고, 이 증대된 전계의 세기에 의해 핫캐리어(hot carrier)가 발생하여 소자의 동작특성과 안정성이 열악해진다. 또 다른 예로서, 디램(DRAM; Dynamic Random Access Memory)과 같은 반도체메모리소자의 경우, 셀영역에서의 전계의 세기가 증가함에 따라 누설전류가 발생하고, 이 누설전류는 소자의 리플래시(refresh) 특성을 열악하게 한다.
최근 이와 같은 숏채널효과를 억제하기 위하여, 소자의 집적도를 감소시키지 않고 유효채널길이를 증대시키는 기술들이 제안되고 있는데, 일 예로서 리세스 채널(recess cell) 구조와 스텝게이트 비대칭 리세스 구조가 있다. 리세스 채널 구조의 경우, 기판에 트랜치를 형성한 후, 이 트랜치를 게이트도전막으로 매립함으로써 게이트스택을 형성한다. 이 리세스 채널 구조에서, 채널은 트랜치 둘레를 따라 형성되며, 이에 따라 유효채널길이가 증대된다. 또한 스텝게이트 비대칭 리세스 구조의 경우, 기판에 계단형 프로파일을 형성하고, 이 계단형 프로파일에 게이트스택을 형성함으로써 게이트스택의 양쪽이 비대칭적으로 배치되도록 한다. 이 스텝게이트 비대칭 리세스 구조에서도, 채널은 계단형 프로파일을 따라 형성되며, 이에 따라 유효채널길이가 증대된다.
한편 이와 같은 입체적 셀 구조를 채택하는 것과 병행하여, 스토리지노드접합영역과 비트라인접합영역의 불순물농도를 다르게 하여 리플래시 특성을 개선하고자 하는 시도도 함께 이루어지고 있다. 즉 게이트스택을 형성한 후에, 비트라인컨택영역만을 노출시키는 마스크막패턴을 이용하여 비트라인컨택영역에 비대칭 문턱전압 이온주입을 수행하여 p형 불순물이온을 주입한다. 그리고 상기 마스크막패턴을 제거한 후, 게이트스페이서막을 형성하고, 이어서 통상의 방법을 사용하여 소스/드레인 접합 이온주입을 수행하면, 스토리지노드접합영역 근처의 채널영역에서의 불순물농도가 비트라인접합영역 근처의 채널영역에서의 불순물농도보다 낮게 되며, 이에 따라 누설전류를 감소시켜 소자의 리플래시 특성을 향상시킬 수 있다.
그러나 100nm 이하의 고집적화에 대한 시도가 이루어짐에 따라 리플래시 특성을 보다 더 확보하여야 하며, 이와 함께 데이터보유시간(data retention time)의 확보도 또한 더욱 더 요구되고 있다. 그러나 현재의 비대칭 문턱전압 이온주입만으로는 이와 같은 요구에 부응하는데 한계를 나타내고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 스토리지노드접합영역과 비트라인접합영역에서의 비대칭적 농도분포를 보다 더 유발하여 리플래시 특성이 개선되고 데이터보유시간이 연장되도록 할 수 있는 반도체 메모리소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리소자의 제조방법은, 반도체기판에 문턱전압 조절용 이온주입을 수행하는 단계; 상기 반도체기판 위에 게이트스택을 형성하여 스토리지노드접합영역 및 비트라인접합영역을 한정하는 단계; 상기 스토리지노드접합영역은 덮고 상기 비트라인접합영역은 노출시키는 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계; 상기 게이트스택 측면에 게이트스페이서막을 형성하는 단계; 및 상기 게이트스택 및 게이트스페이서막을 이온주입마스크막으로 제1 도전형의 불순물이온을 주입하여 서로 다른 불순물농도 및 접합깊이를 갖는 스토리지노드접합영역 및 비트라인접합영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 도전형의 n형이고, 상기 제2 도전형은 p형인 것이 바람직하다.
상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계는, 상기 제1 도전형의 불순물이온을 먼저 주입한 후에 상기 제2 도전형의 불순물이온을 주입하거나, 또는 반대 순서로 수행할 수 있다.
상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계는, 상기 게이트스페이서막을 형성한 후에 수행할 수도 있다.
상기 스토리지노드접합영역의 불순물농도는 상기 비트라인접합영역의 불순물농도의 70-90%가 되도록 하는 것이 바람직하다.
이 경우, 상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온을 주입하 는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 10-30% 농도로 상기 불순물이온이 주입되도록 수행할 수 있다.
그리고 상기 스토리지노드접합영역 및 비트라인접합영역 형성을 위한 제1 도전형의 불순물이온을 주입하는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 70-90%의 농도로 상기 불순물이온이 주입되도록 수행할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 메모리소자의 제조방법은, 반도체기판에 리세스채널용 트랜치를 형성하는 단계; 상기 리세스채널용 트랜치를 갖는 반도체기판에 문턱전압 조절용 이온주입을 수행하는 단계; 상기 반도체기판 위에 상기 리세스채널용 트랜치를 매립하면서 상부로 돌출되는 게이트스택을 형성하여 스토리지노드접합영역 및 비트라인접합영역을 한정하는 단계; 상기 스토리지노드접합영역은 덮고 상기 비트라인접합영역은 노출시키는 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계; 상기 게이트스택 측면에 게이트스페이서막을 형성하는 단계; 및 상기 게이트스택 및 게이트스페이서막을 이온주입마스크막으로 제1 도전형의 불순물이온을 주입하여 서로 다른 불순물농도 및 접합깊이를 갖는 스토리지노드접합영역 및 비트라인접합영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 도전형의 n형이고, 상기 제2 도전형은 p형인 것이 바람직하다.
상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계는, 상기 제1 도전형의 불순물이온을 먼저 주입한 후에 상기 제2 도전형의 불순물이온을 주입하거나, 또는 반대 순서로 수행할 수 있다.
상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계는, 상기 게이트스페이서막을 형성한 후에 수행할 수도 있다.
상기 스토리지노드접합영역의 불순물농도는 상기 비트라인접합영역의 불순물농도의 70-90%가 되도록 하는 것이 바람직하다.
이 경우, 상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온을 주입하는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 10-30% 농도로 상기 불순물이온이 주입되도록 수행할 수 있다.
그리고 상기 스토리지노드접합영역 및 비트라인접합영역 형성을 위한 제1 도전형의 불순물이온을 주입하는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 70-90%의 농도로 상기 불순물이온이 주입되도록 수행할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 반도체 메모리소자의 제조방법은, 반도체기판의 일부를 제거하여 계단형 프로파일을 형성하는 단계; 상기 계단형 프로파일을 갖는 반도체기판에 문턱전압 조절용 이온주입을 수행하는 단계; 상기 반도체기판 위에 상기 계단형 프로파일과 중첩되는 게이트스택을 형성하여 스토리지노드접합영역 및 비트라인접합영역을 한정하는 단계; 상기 스토리지노드접합영역은 덮고 상기 비트라인접합영역은 노출시키는 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계; 상기 게이트스택 측면에 게이트스페이서막을 형성하는 단계; 및 상기 게이트스택 및 게이트스페이서막을 이온주입마스크막으로 제1 도전형의 불순물이온을 주 입하여 서로 다른 불순물농도 및 접합깊이를 갖는 스토리지노드접합영역 및 비트라인접합영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 도전형의 n형이고, 상기 제2 도전형은 p형인 것이 바람직하다.
상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계는, 상기 제1 도전형의 불순물이온을 먼저 주입한 후에 상기 제2 도전형의 불순물이온을 주입하거나, 또는 반대 순서로 수행할 수 있다.
상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계는, 상기 게이트스페이서막을 형성한 후에 수행할 수도 있다.
상기 스토리지노드접합영역의 불순물농도는 상기 비트라인접합영역의 불순물농도의 70-90%가 되도록 하는 것이 바람직하다.
이 경우, 상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온을 주입하는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 10-30% 농도로 상기 불순물이온이 주입되도록 수행할 수 있다.
그리고 상기 스토리지노드접합영역 및 비트라인접합영역 형성을 위한 제1 도전형의 불순물이온을 주입하는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 70-90%의 농도로 상기 불순물이온이 주입되도록 수행할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되 어져서는 안된다.
도 1 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예에서는 플래너(planar) 구조를 갖는 경우에 적용할 수 있다.
먼저 도 1을 참조하면, 반도체기판(100)에 소자분리막(110)을 형성하여 활성영역(120)을 한정한다. 다음에 활성영역(120)이 한정된 반도체기판(100) 위에 버퍼절연막(130)을 산화막으로 형성한다. 이어서 도면에서 화살표로 나타낸 바와 같이, 전면에 채널 문턱전압 이온주입을 수행한다. 본 실시예에서는 n형 채널을 갖는 경우를 예를 들기로 하며, 따라서 채널 문턱전압 이온주입에 의해 반도체기판(100)의 상부에는 p형 불순물이온들이 주입된다. 주입되는 p형 불순물이온들의 농도는 전체 채널농도의 대략 70%가 되도록 한다.
다음에 도 2를 참조하면, 반도체기판(100) 위에 게이트절연막(140)을 개재하여 게이트스택(150)을 형성한다. 게이트스택(150)은, 통상적으로 폴리실리콘막, 텅스텐실리사이드막 및 질화막이 순차적으로 적층되는 구조로 형성하지만, 반드시 이에 한정되는 것은 아니다. 게이트절연막(140) 및 게이트스택(150)이 형성됨에 따라, 반도체기판(100)의 활성영역(120)은, 게이트절연막(140)과 중첩되는 채널영역(121)과, 스토리지노드접합영역(122)과, 그리고 비트라인접합영역(123)으로 구분할 수 있다.
다음에 전면에 라이너산화막(160)을 형성한 후에 비대칭 접합 이온주입을 위한 마스크막패턴(170)을 형성한다. 이 마스크막패턴(170)은 포토레지스트막으로 형 성할 수 있으며, 스토리지노드접합영역(122)은 덮고, 비트라인접합영역(123)만을 노출시키는 개구부(171)를 갖는다. 다음에 도면에서 화살표로 나타낸 바와 같이, 상기 마스크막패턴(170)을 이온주입마스크로 한 비대칭 접합 이온주입을 수행하여 비트라인접합영역(123)에 n형 불순물이온을 주입한다. 주입되는 n형 불순물이온의 농도는 비트라인접합영역(123)의 최종농도의 대략 10% 내지 30%가 되도록 한다.
다음에 도 3을 참조하면, 도면에서 화살표로 나타낸 바와 같이, 상기 마스크막패턴(170)을 이온주입마스크로 한 비대칭 문턱전압 이온주입을 수행하여 비트라인접합영역(123)에 p형 불순물이온을 주입한다. 주입되는 p형 불순물이온의 농도는 최종 채널농도의 대략 30%가 되도록 한다. 비대칭 문턱전압 이온주입과, 앞서 수행된 비대칭 접합 이온주입은 동일한 마스크막패턴(170)을 이온주입마스크로 사용하며, 따라서 스토리지노드접합영역(122)에는 비대칭 접합 이온주입에서의 n형 불순물이온 및 비대칭 문턱전압 이온주입에서의 p형 불순물이온이 주입되지 않는다.
다음에 도 4를 참조하면, 상기 마스크막패턴(170)을 제거한다. 그리고 게이트스택(140)의 측벽에 게이트스페이서막(180)을 형성한다. 게이트스페이서막(180)은 질화막으로 형성할 수 있다. 다음에 도면에서 화살표로 나타낸 바와 같이, 게이트스택(140) 및 게이트스페이서막(180)을 이온주입마스크로 한 접합형성 이온주입을 수행하여, 반도체기판(100)에 n형 불순물이온을 주입한다. n형 불순물이온으로는 포스포러스(P), 아스나이드(As), 안티몬(Sb), 비스무스(Bi) 등을 사용할 수 있다. 주입되는 n형 불순물이온의 농도는 비트라인접합영역(123)의 최종농도의 대략 70% 내지 90%가 되도록 한다. 이와 같은 접합형성 이온주입에 의해, 반도체기판 (100)에는 스토리지노드접합영역(191) 및 비트라인접합영역(192)이 형성된다. 여기서 스토리지노드접합영역(191)의 전체 채널 농도구배는 비트라인접합영역(192)의 대략 70%가 되며, 접합영역에서의 농도구배는 대략 70% 내지 90%가 된다.
한편 상기 게이트스페이서막(180)을 형성하기 전에 엘디디(LDD; Lightly doped drain) 구조를 형성하기 위하여 상대적으로 저농도의 n형 불순물이온을 주입시킬 수 있다. 그리고 비대칭 접합 이온주입과 비대칭 문턱전압 이온주입의 순서를 바꾸어서 수행할 수도 있다. 또한 비대칭 접합 이온주입을 게이트스페이서막(180) 형성후에 별도의 마스크막패턴을 사용하여 수행할 수도 있으며, 또는 비대칭 접합 이온주입과 비대칭 문턱전압 이온주입을 게이트스페이서막(180) 형성후에 수행할 수도 있다.
도 5 내지 도 8은 본 발명의 제2 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예는 리세스채널을 갖는 구조의 경우에 적용할 수 있다는 점에서 앞선 제1 실시예와 상이하다.
먼저 도 5를 참조하면, 반도체기판(200)에 소자분리막(210)을 형성하여 활성영역을 한정한다. 다음에 반도체기판(200)의 활성영역의 일부를 일정 깊이로 식각하여 리세스채널용 트랜치(201, 202)를 형성한다. 리세스채널용 트랜치(201, 202)가 형성됨에 따라, 반도체기판(200)의 활성영역은, 리세스채널용 트랜치(201, 201)를 따라 형성되는 채널영역과, 스토리지노드접합영역(122)과, 그리고 비트라인접합영역(123)으로 한정된다. 다음에 상기 리세스채널용 트랜치(201, 202)가 형성된 반도체기판(200) 위에 버퍼절연막(230)을 산화막으로 형성한다. 경우에 따라서 버퍼 절연막(230)으로는 자연산화막을 사용할 수도 있다. 이어서 도면에서 화살표로 나타낸 바와 같이, 전면에 채널 문턱전압 이온주입을 수행한다. 본 실시예에서도 n형 채널을 갖는 경우를 예를 들기로 하며, 따라서 채널 문턱전압 이온주입에 의해 반도체기판(200)의 상부에는 p형 불순물이온들이 주입된다. 주입되는 p형 불순물이온들의 농도는 전체 채널농도의 대략 70%가 되도록 한다.
다음에 도 6을 참조하면, 리세스채널용 트랜치(201, 202) 내의 반도체기판(200) 위에 게이트절연막(240)을 형성한다. 그리고 리세스채널용 트랜치(201, 202)를 매립하도록 전면에 게이트스택용 물질막(미도시)을 형성한다. 게이트스택용 물질막은, 통상적으로 폴리실리콘막, 텅스텐실리사이드막 및 질화막이 순차적으로 적층되는 구조로 형성하지만, 반드시 이에 한정되는 것은 아니다. 다음에 게이트스택용 물질막에 대한 패터닝을 수행하여, 리세스채널용 트랜치(201, 202)를 매립하면서 상부로 일정 높이로 돌출되는 게이트스택(250)을 형성한다.
다음에 전면에 라이너산화막(260)을 형성한 후에 비대칭접합이온주입을 위한 마스크막패턴(270)을 형성한다. 경우에 따라서 라이너산화막(260)의 형성은 생략될 수도 있다. 상기 마스크막패턴(270)은 포토레지스트막으로 형성할 수 있으며, 스토리지노드접합영역(222)은 덮고, 비트라인접합영역(223)만을 노출시키는 개구부(271)를 갖는다. 다음에 도면에서 화살표로 나타낸 바와 같이, 상기 마스크막패턴(270)을 이온주입마스크로 한 비대칭접합 이온주입을 수행하여 비트라인접합영역(223)에 n형 불순물이온을 주입한다. 주입되는 n형 불순물이온의 농도는 비트라인접합영역(223)의 최종농도의 대략 10% 내지 30%가 되도록 한다.
다음에 도 7을 참조하면, 도면에서 화살표로 나타낸 바와 같이, 상기 마스크막패턴(270)을 이온주입마스크로 한 비대칭 문턱전압 이온주입을 수행하여 비트라인접합영역(223)에 p형 불순물이온을 주입한다. 주입되는 p형 불순물이온의 농도는 최종 채널농도의 대략 30%가 되도록 한다. 본 실시예에 있어서도, 비대칭 문턱전압 이온주입과, 앞서 수행된 비대칭 접합 이온주입은 동일한 마스크막패턴(270)을 이온주입마스크로 사용하며, 따라서 스토리지노드접합영역(222)에는 비대칭 접합 이온주입에서의 n형 불순물이온 및 비대칭 문턱전압 이온주입에서의 p형 불순물이온이 주입되지 않는다.
다음에 도 8을 참조하면, 상기 마스크막패턴(270)을 제거한다. 그리고 게이트스택(240)의 측벽에 게이트스페이서막(280)을 형성한다. 게이트스페이서막(280)은 질화막으로 형성할 수 있다. 다음에 도면에서 화살표로 나타낸 바와 같이, 게이트스택(240) 및 게이트스페이서막(280)을 이온주입마스크로 한 접합형성 이온주입을 수행하여, 반도체기판(200)에 n형 불순물이온을 주입한다. n형 불순물이온으로는 포스포러스(P), 아스나이드(As), 안티몬(Sb), 비스무스(Bi) 등을 사용할 수 있다. 주입되는 n형 불순물이온의 농도는 비트라인접합영역(223)의 최종농도의 대략 70% 내지 90%가 되도록 한다. 이와 같은 접합형성 이온주입에 의해, 반도체기판(200)에는 스토리지노드접합영역(291) 및 비트라인접합영역(292)이 형성된다. 여기서 스토리지노드접합영역(291)의 전체 채널 농도구배는 비트라인접합영역(292)의 대략 70%가 된다. 특히 스토리지노드접합영역(291)에서의 농도구배는 비트라인접합영역(292)에서의 대략 70% 내지 90%가 되어, 비대칭성이 종래의 경우에 비하여 더 욱 더 커진다. 또한 스토리지노드접합영역(291)의 접합깊이도 비트라인접합영역(292)의 접합깊이보다 더 깊으며, 깊은 정도도 종래의 경우에 비하여 더욱 더 차이가 커진다.
한편 본 실시예에 있어서도, 상기 게이트스페이서막(280)을 형성하기 전에 엘디디(LDD) 구조를 형성하기 위하여 상대적으로 저농도의 n형 불순물이온을 주입시킬 수 있다. 그리고 비대칭 접합 이온주입과 비대칭 문턱전압 이온주입의 순서를 바꾸어서 수행할 수도 있다. 또한 비대칭 접합 이온주입을 게이트스페이서막(280) 형성후에 별도의 마스크막패턴을 사용하여 수행할 수도 있으며, 또는 비대칭 접합 이온주입과 비대칭 문턱전압 이온주입을 게이트스페이서막(280) 형성후에 수행할 수도 있다.
도 9 내지 도 12는 본 발명의 제3 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예는 계단형 프로파일의 게이트구조를 갖는 경우에 적용할 수 있다는 점에서 앞선 제1 및 제2 실시예와 상이하다.
먼저 도 9를 참조하면, 반도체기판(300)에 소자분리막(310)을 형성하여 활성영역을 한정한다. 다음에 반도체기판(300)의 활성영역의 일부를 일정 깊이로 식각하여 계단형 프로파일(step profile)이 만들어지도록 한다. 다음에 도면에서 화살표로 나타낸 바와 같이, 상기 계단형 프로파일이 만들어진 반도체기판(300) 전면에 채널 문턱전압 이온주입을 수행한다. 비록 도면에 나타내지는 않았지만, 반도체기판(300) 위에는 자연산화막이나, 또는 별도의 버퍼절연막이 배치될 수도 있다. 본 실시예에서도 n형 채널을 갖는 경우를 예를 들기로 하며, 따라서 채널 문턱전압 이온주입에 의해 반도체기판(300)의 상부에는 p형 불순물이온들이 주입된다. 주입되는 p형 불순물이온들의 농도는 전체 채널농도의 대략 70%가 되도록 한다.
다음에 도 10을 참조하면, 계단형 프로파일을 갖는 반도체기판(200) 위에 게이트절연막(340)을 형성한다. 그리고 전면에 게이트스택용 물질막(미도시)을 형성한다. 게이트스택용 물질막은, 통상적으로 폴리실리콘막, 텅스텐실리사이드막 및 질화막이 순차적으로 적층되는 구조로 형성하지만, 반드시 이에 한정되는 것은 아니다. 다음에 게이트스택용 물질막에 대한 패터닝을 수행하여, 계단형 프로파일에 중첩되도록 게이트스택(350)을 형성한다. 계단형 프로파일에 중첩되는 게이트스택(350)이 형성됨에 따라, 반도체기판(300)의 활성영역은, 계단형 프로파일을 따라 게이트스택(350)과 중첩되는 채널영역(321)과, 스토리지노드접합영역(322)과, 그리고 비트라인접합영역(323)으로 한정된다.
다음에 전면에 라이너산화막(360)을 형성한 후에 비대칭 접합 이온주입을 위한 마스크막패턴(370)을 형성한다. 경우에 따라서 라이너산화막(360)의 형성은 생략될 수도 있다. 상기 마스크막패턴(370)은 포토레지스트막으로 형성할 수 있으며, 스토리지노드접합영역(322)은 덮고, 비트라인접합영역(323)만을 노출시키는 개구부(371)를 갖는다. 다음에 도면에서 화살표로 나타낸 바와 같이, 상기 마스크막패턴(370)을 이온주입마스크로 한 비대칭접합 이온주입을 수행하여 비트라인접합영역(323)에 n형 불순물이온을 주입한다. 주입되는 n형 불순물이온의 농도는 비트라인접합영역(323)의 최종농도의 대략 10% 내지 30%가 되도록 한다.
다음에 도 11을 참조하면, 도면에서 화살표로 나타낸 바와 같이, 상기 마스크막패턴(370)을 이온주입마스크로 한 비대칭 문턱전압 이온주입을 수행하여 비트라인접합영역(323)에 p형 불순물이온을 주입한다. 주입되는 p형 불순물이온의 농도는 최종 채널농도의 대략 30%가 되도록 한다. 본 실시예에 있어서도, 비대칭 문턱전압 이온주입과, 앞서 수행된 비대칭 접합 이온주입은 동일한 마스크막패턴(370)을 이온주입마스크로 사용하며, 따라서 스토리지노드접합영역(322)에는 비대칭 접합 이온주입에서의 n형 불순물이온 및 비대칭 문턱전압 이온주입에서의 p형 불순물이온이 주입되지 않는다.
다음에 도 12를 참조하면, 상기 마스크막패턴(370)을 제거한다. 그리고 게이트스택(340)의 측벽에 게이트스페이서막(380)을 형성한다. 게이트스페이서막(380)은 질화막으로 형성할 수 있다. 다음에 도면에서 화살표로 나타낸 바와 같이, 게이트스택(340) 및 게이트스페이서막(380)을 이온주입마스크로 한 접합형성 이온주입을 수행하여, 반도체기판(300)에 n형 불순물이온을 주입한다. n형 불순물이온으로는 포스포러스(P), 아스나이드(As), 안티몬(Sb), 비스무스(Bi) 등을 사용할 수 있다. 주입되는 n형 불순물이온의 농도는 비트라인접합영역(323)의 최종농도의 대략 70% 내지 90%가 되도록 한다. 이와 같은 접합형성 이온주입에 의해, 반도체기판(300)에는 스토리지노드접합영역(391) 및 비트라인접합영역(392)이 형성된다. 여기서 스토리지노드접합영역(391)의 전체 채널 농도구배는 비트라인접합영역(392)의 대략 70%가 된다. 특히 스토리지노드접합영역(391)에서의 농도구배는 비트라인접합영역(392)에서의 대략 70% 내지 90%가 되어, 비대칭성이 종래의 경우에 비하여 더 욱 더 커진다. 또한 스토리지노드접합영역(391)의 접합깊이도 비트라인접합영역(392)의 접합깊이보다 더 깊으며, 깊은 정도도 종래의 경우에 비하여 더욱 더 차이가 커진다.
한편 본 실시예에 있어서도, 상기 게이트스페이서막(380)을 형성하기 전에 엘디디(LDD) 구조를 형성하기 위하여 상대적으로 저농도의 n형 불순물이온을 주입시킬 수 있다. 그리고 비대칭 접합 이온주입과 비대칭 문턱전압 이온주입의 순서를 바꾸어서 수행할 수도 있다. 또한 비대칭 접합 이온주입을 게이트스페이서막(380) 형성후에 별도의 마스크막패턴을 사용하여 수행할 수도 있으며, 또는 비대칭 접합 이온주입과 비대칭 문턱전압 이온주입을 게이트스페이서막(380) 형성후에 수행할 수도 있다.
도 13은 본 발명에 따른 반도체 메모리소자의 제조방법에 의해 만들어진 경우의 리플래시 시간을 종래의 경우와 비교하기 위하여 나타내 보인 그래프이다.
도 13에 나타낸 바와 같이, 참조부호 "410"으로 나타낸 종래의 경우, 즉 비대칭 접합 이온주입이 생략된 경우에서의 리플래시 타임보다, 참조부호 "420"으로 나타낸 본 발명의 경우 리플래시 타임이 같은 셀의 포화 문턱전압에서 더 높으며, 이는 본 발명에서 비대칭 접합 이온주입단계를 추가적으로 수행함으로써, 스토리지노드접합영역과 비트라인접합영역의 비대칭성이 더욱 더 커지고, 이에 따라 리플래시 특성도 향상되었다는 것을 알 수 있다.
도 14 및 도 15는 본 발명에 따른 반도체 메모리소자의 제조방법에 의해 만들어진 경우의 전계분포를 종래의 경우와 비교하기 위하여 나타내 보인 도면들이 다.
먼저 도 14는 비대칭 접합 이온주입이 수행되지 않은 경우로서, 계단형 프로파일의 게이트스택(350)을 갖는 구조이다. 이 경우 스토리지노드접합영역(391)에서의 전계 칸투어(contour)를 보면 전계가 밀집되며, 따라서 높은 전계가 인가된다는 것을 알 수 있다.
이에 반하여, 도 15의 경우에는 본 발명에서와 같이 비대칭 접합 이온주입이 수행된 경우로서, 역시 계단형 프로파일의 게이트스택(350)을 갖는 경우, 스토리지노드접합영역(391)에서의 전계 칸투어가 다소 덜 밀집되며, 특히 채널영역에 인접한 부분에서 인가되는 전계가 더 낮다는 것을 알 수 있다. 이와 같은 효과도, 비대칭 접합 이온주입에 의해 스토리지노드접합영역과 비트라인접합영역의 비대칭성이 증대되었기 때문이다.
지금까지 설명한 바와 같이, 본 발명에 따른 비대칭접합이온주입을 이용한 반도체 메모리소자의 제조방법에 의하면, 비대칭 접합 이온주입을 비대칭 문턱전압 이온주입용 마스크막패턴을 사용하여 수행함으로써, 스토리지노드접합영역의 농도를 종래의 경우와 비교하여 대략 80% 내외로 형성함으로써 인가되는 전계를 감소시킬 수 있으며, 또한 비트라인접합영역과의 비대칭성의 증대로 리플래시 특성을 향상시킬 수 있다. 더욱이 비트라인접합영역의 농도변화는 없으므로 판독(read)시 문턱전압의 조정을 동일하게 하면서 스토리지노드접합영역의 브레이크다운전압을 개선함으로써 리플래시 특성을 더욱 더 향상시킬 수 있다. 일 예로서 스토리지노드접 합영역의 브레이크다운전압을 대략 0.2V 개선하게 되면 리플래시가 대략 40-50mV 개선되어 대략 10%의 추가 리플래시 특성의 향상을 얻을 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (21)

  1. 반도체기판에 문턱전압 조절용 이온주입을 수행하는 단계;
    상기 반도체기판 위에 게이트스택을 형성하여 스토리지노드접합영역 및 비트라인접합영역을 한정하는 단계;
    상기 스토리지노드접합영역은 덮고 상기 비트라인접합영역은 노출시키는 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계;
    상기 게이트스택 측면에 게이트스페이서막을 형성하는 단계; 및
    상기 게이트스택 및 게이트스페이서막을 이온주입마스크막으로 제1 도전형의 불순물이온을 주입하여 서로 다른 불순물농도 및 접합깊이를 갖는 스토리지노드접합영역 및 비트라인접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1 도전형의 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  3. 제1항에 있어서,
    상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불 순물이온을 주입하는 단계는, 상기 제1 도전형의 불순물이온을 먼저 주입한 후에 상기 제2 도전형의 불순물이온을 주입하거나, 또는 반대 순서로 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  4. 제1항에 있어서,
    상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계는, 상기 게이트스페이서막을 형성한 후에 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  5. 제1항에 있어서,
    상기 스토리지노드접합영역의 불순물농도는 상기 비트라인접합영역의 불순물농도의 70-90%가 되도록 하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  6. 제5항에 있어서,
    상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온을 주입하는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 10-30% 농도로 상기 불순물이온이 주입되도록 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  7. 제6항에 있어서,
    상기 스토리지노드접합영역 및 비트라인접합영역 형성을 위한 제1 도전형의 불순물이온을 주입하는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 70-90%의 농도로 상기 불순물이온이 주입되도록 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  8. 반도체기판에 리세스채널용 트랜치를 형성하는 단계;
    상기 리세스채널용 트랜치를 갖는 반도체기판에 문턱전압 조절용 이온주입을 수행하는 단계;
    상기 반도체기판 위에 상기 리세스채널용 트랜치를 매립하면서 상부로 돌출되는 게이트스택을 형성하여 스토리지노드접합영역 및 비트라인접합영역을 한정하는 단계;
    상기 스토리지노드접합영역은 덮고 상기 비트라인접합영역은 노출시키는 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계;
    상기 게이트스택 측면에 게이트스페이서막을 형성하는 단계; 및
    상기 게이트스택 및 게이트스페이서막을 이온주입마스크막으로 제1 도전형의 불순물이온을 주입하여 서로 다른 불순물농도 및 접합깊이를 갖는 스토리지노드접합영역 및 비트라인접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  9. 제8항에 있어서,
    상기 제1 도전형의 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  10. 제8항에 있어서,
    상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계는, 상기 제1 도전형의 불순물이온을 먼저 주입한 후에 상기 제2 도전형의 불순물이온을 주입하거나, 또는 반대 순서로 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  11. 제8항에 있어서,
    상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계는, 상기 게이트스페이서막을 형성한 후에 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  12. 제8항에 있어서,
    상기 스토리지노드접합영역의 불순물농도는 상기 비트라인접합영역의 불순물농도의 70-90%가 되도록 하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  13. 제12항에 있어서,
    상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온을 주입하는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 10-30% 농도로 상기 불순물이온이 주입되도록 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  14. 제13항에 있어서,
    상기 스토리지노드접합영역 및 비트라인접합영역 형성을 위한 제1 도전형의 불순물이온을 주입하는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 70-90%의 농도로 상기 불순물이온이 주입되도록 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  15. 반도체기판의 일부를 제거하여 계단형 프로파일을 형성하는 단계;
    상기 계단형 프로파일을 갖는 반도체기판에 문턱전압 조절용 이온주입을 수행하는 단계;
    상기 반도체기판 위에 상기 계단형 프로파일과 중첩되는 게이트스택을 형성하여 스토리지노드접합영역 및 비트라인접합영역을 한정하는 단계;
    상기 스토리지노드접합영역은 덮고 상기 비트라인접합영역은 노출시키는 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계;
    상기 게이트스택 측면에 게이트스페이서막을 형성하는 단계; 및
    상기 게이트스택 및 게이트스페이서막을 이온주입마스크막으로 제1 도전형의 불순물이온을 주입하여 서로 다른 불순물농도 및 접합깊이를 갖는 스토리지노드접 합영역 및 비트라인접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  16. 제15항에 있어서,
    상기 제1 도전형의 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  17. 제15항에 있어서,
    상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계는, 상기 제1 도전형의 불순물이온을 먼저 주입한 후에 상기 제2 도전형의 불순물이온을 주입하거나, 또는 반대 순서로 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  18. 제15항에 있어서,
    상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온 및 제2 도전형의 불순물이온을 주입하는 단계는, 상기 게이트스페이서막을 형성한 후에 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  19. 제15항에 있어서,
    상기 스토리지노드접합영역의 불순물농도는 상기 비트라인접합영역의 불순물 농도의 70-90%가 되도록 하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  20. 제19항에 있어서,
    상기 마스크막패턴을 이용하여 제1 도전형의 불순물이온을 주입하는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 10-30% 농도로 상기 불순물이온이 주입되도록 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  21. 제20항에 있어서,
    상기 스토리지노드접합영역 및 비트라인접합영역 형성을 위한 제1 도전형의 불순물이온을 주입하는 단계는, 상기 비트라인접합영역의 최종 불순물농도의 70-90%의 농도로 상기 불순물이온이 주입되도록 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
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