JP2023178273A - リークおよび平面領域を低減させるための相補型プレーナｍｏｓｆｅｔ構造 - Google Patents

リークおよび平面領域を低減させるための相補型プレーナｍｏｓｆｅｔ構造 Download PDF

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Abstract

【課題】本発明は、ＤＲＡＭチップの周辺回路内におよびＤＲＡＭチップのアレイコア回路のセンスアンプ内に使用されるプレーナＣＭＯＳＦＥＴ構造をを提供する。【解決手段】プレーナＣＭＯＳＦＥＴ構造は、第１の導電領域を備えたプレーナＰ型ＭＯＳＦＥＴ、第２の導電領域を備えたプレーナＮ型ＭＯＳＦＥＴおよびプレーナＰ型ＭＯＳＦＥＴとプレーナＮ型ＭＯＳＦＥＴとの間の交差形状の局所的アイソレーション（ＬＩＳＳ）領域ＳＴＩ２１を備えており、交差形状の局所的アイソレーション領域は、第１の導電領域の底部側および第２の導電領域の底部側に対する、水平方向に延在しているアイソレーション領域７２、７３を含んでいる。【選択図】図１３Ｂ

Description

本発明は、新たなプレーナトランジスタ、および相補型プレーナＭＯＳＦＥＴ（ＣＭＯＳ）構造に、特には、電流リークを低減させ、短チャネル効果を低減させ、およびラッチアップを防止し得る、ＤＲＡＭの周辺回路またはセンスアンプ内に利用されるプレーナトランジスタ、および／または相補型プレーナＭＯＳＦＥＴ（ＣＭＯＳ）構造に関する。
（人工知能ＡＩ、ＣＰＵ、ＧＰＵ等などの）高性能コンピューティングアプリケーションにおいては、（３～７ｎｍなどの）高度テクノロジノードが使用されることが多いが、電力管理ＩＣ、ＭＣＵ、またはＤＲＡＭチップなどの多くのＩＣアプリケーションにおいては、（２０～３０ｎｍなどの）成熟したテクノロジノードがなお一般的である。ＤＲＡＭを一例として使用すれば、今日では、カスタマイズされたＤＲＡＭの大半はなお、（１２～３０ｎｍなどの）成熟したテクノロジノードにより、製造されており、（データ／アドレスＩ／Ｏ回路、アドレスデコーダ、コマンドロジック、リフレッシュ回路等を少なくとも含む）周辺回路１７１内のもの、および、（ストレージメモリアレイ、センスアンプ等を含む）アレイコア回路１７２内のものを含む、（図１Ａに示されるような）ＤＲＡＭチップ１７内のすべてのトランジスタはなお、プレーナトランジスタである。
図１Ｂは、ＤＲＡＭチップの周辺回路内で、および、ＤＲＡＭチップのアレイコア回路のセンスアンプ内で最も広範囲に使用されている、最先端のプレーナ相補型金属酸化物半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ）１０の断面図を示す。ＣＭＯＳＦＥＴ１０はプレーナＮＭＯＳトランジスタ１１およびプレーナＰＭＯＳトランジスタ１２を含んでおり、シャロートレンチアイソレーション（ＳＴＩ）領域１３がＮＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２との間に位置している。（酸化物、酸化物／窒化物、もしくは特定の高誘電率（ｈｉｇｈ－ｋ）誘電体等などの）絶縁体の上の、（金属、ポリシリコン、またはポリサイド等のような）特定の導電材料を使用したＮＭＯＳトランジスタ１１またはＰＭＯＳトランジスタ１２のゲート構造１４は、絶縁材料（たとえば、酸化物もしくは酸化物／窒化物、または他の誘電体）を使用することにより、他のトランジスタのものから側壁が分離されたＣＭＯＳの最上部上に形成される。プレーナＮＭＯＳトランジスタ１１の場合、ｎ型ドーパントをｐ型基板（またはｐ－ウェル）内に注入し、それが、よって、離間している２つのｎ＋／ｐ接合領域をもたらすためのイオン注入および熱アニーリング手法により形成されたソースおよびドレイン領域が存在している。プレーナＰＭＯＳトランジスタ１２の場合、ソースおよびドレイン領域はいずれも、ｐ型ドーパントをｎ－ウェル内にイオン注入し、それが、よって、２つのｐ＋／ｎ接合領域をもたらすことにより、形成される。さらに、高濃度にドーピングされたｎ＋／ｐまたはｐ＋／ｎ接合前のインパクトイオン化およびホットキャリア注入を減らすために、低濃度にドーピングされたドレイン（ＬＤＤ）領域１５をゲート構造の下に形成することが一般的である。
一方で、前述された熱アニーリングプロセス中に、ＣＭＯＳＦＥＴ１０内の、注入されたｎ型またはｐ型ドーパントは、不可避的に、異なる方向に拡散し、ソースおよびドレイン領域の面積を拡大する。さらに、別の熱アニーリングプロセスがＤＲＡＭチップのアレイコア回路内のアクセストランジスタの上のキャパシタの形成中に起きて、キャパシタとアクセストランジスタとの間の接続抵抗を低減させる。そうした第２の熱アニーリングプロセスはこの場合もまた、ｎ型またはｐ型ドーパントの拡散をもたらし、ソースおよびドレイン領域の面積を増加させる。熱アニーリングプロセスにより、ソースおよびドレイン領域の面積が大きくなるほど、ソースおよびドレイン領域間の有効チャネル長（図１Ｂに示されるＬｅｆｆ）は短くなり、そうした低減させられた有効チャネル長Ｌｅｆｆは、短チャネル効果（ＳＣＥ）を招く。したがって、ＳＣＥの影響を低減させるために、熱アニーリングによる、ｎ型またはｐ型ドーパントの拡散を収容するために、より長いゲート長を確保することが一般的である。一例として２５ｎｍのテクノロジノード（λ）を使用すれば、確保されるゲート長は、テクノロジノードλの約４倍である約１００ｎｍになる。
他方で、ＮＭＯＳトランジスタ１１およびＰＭＯＳトランジスタ１２はそれぞれ、近傍において互いに隣接して形成されているｐ－基板およびｎ－ウェルの一部の隣接領域内に位置しているので、ｎ＋／ｐ／ｎ／ｐ＋（図１Ｂ中、破線が付されたパスはｎ＋／ｐ／ｎ／ｐ＋ラッチアップパスと呼ばれる）寄生バイポーラデバイスと呼ばれる寄生接合構造は、ＮＭＯＳトランジスタ１１のｎ＋領域から始まって、ｐ－ウェルへの、近傍のｎ－ウェルへの、そしてさらにＰＭＯＳトランジスタ１２のｐ＋領域までのその輪郭で形成される。
大きなノイズがｎ＋／ｐ接合またはｐ＋／ｎ接合上に一旦、発生すると、非常に大きな電流がこのｎ＋／ｐ／ｎ／ｐ＋接合を異常に流れる場合があり、それは、場合によっては、ＣＭＯＳ回路の一部の動作を停止させ、チップ全体の誤動作を引き起こし得る。ラッチアップと呼ばれるそうした異常現象は、ＣＭＯＳ動作にとって有害であり、避けられなければならない。確かにＣＭＯＳの弱点である、ラッチアップに対する耐性を向上させる１つのやり方は、（図１Ｂ中、ラッチアップ距離と付された、）ｎ＋領域からｐ＋領域までの距離を増加させることであり、ｎ＋およびｐ＋領域いずれも、通常、ＳＴＩ（シャロートレンチアイソレーション）領域１３であるアイソレーション領域としての特定の縦に向けられた酸化物（または他の好適な絶縁体材料）により、分離されるように設計されなければならない。一例として２５ｎｍのテクノロジノード（λ）を使用すれば、確保されるラッチアップ距離は、テクノロジノードλの約２０倍である約５００ｎｍになる。ラッチアップを回避するための、より真剣な取り組みでは、ｎ＋領域およびｐ＋領域間の距離をさらに増加させるガードバンド構造を設計しなければならず、および／または、ノイズ源からの異常電荷を収集するために余分なｎ＋領域またはｐ＋領域を追加しなければならない。これらのアイソレーション手法は常に、ＣＭＯＳ回路のダイサイズを犠牲にして、余分な平面領域を増加させる。
プレーナトランジスタまたはＣＭＯＳＦＥＴを備えた現行のＤＲＡＭ設計においては、他の問題がもたらされ、または悪化している：
（１）基板／ウェル領域内へのＬＤＤ（低濃度にドーピングされたドレイン）構造、ｐ－基板内へのｎ＋ソース／ドレイン構造、およびｎ－ウェル内へのｐ＋ソース／ドレイン構造の形成などの接合形成プロセスにより生じる接合リークはすべて、制御することが、より難しくなっているが、それは、イオン注入により生じた格子欠陥のために、正孔および電子の空トラップなどの余分な損傷を修復することがより困難な周辺および底部領域いずれをも介してリーク電流が発生するからである。
（２）さらに、ＬＤＤ構造（またはｎ＋／ｐ接合もしくはｐ＋／ｎ接合）を形成するためのイオン注入が、シリコン表面の最上部から基板へ下方にまっすぐイオンを挿入するためにボンバードメントのような働きをするので、ソースおよびドレイン領域からチャネルおよび基板－ボディ領域への、欠陥がより少ない一様な材料界面を形成することは困難である。というのは、ドーパント濃度は、ドーピング濃度がより高い最上面から下方にドーピング濃度がより低い接合領域まで縦方向に非一様に分布しているからである。
（３）ゲート、スペーサ、およびイオン注入の形成を使用する従来のセルフアラインメント方法を使用することのみにより、完璧な位置においてトランジスタのゲート構造のエッジにＬＤＤ接合のエッジを揃えることが、より困難になっている。さらに、イオン注入による損傷を除去するための熱アニーリングプロセスは、種々のエネルギ源または他の熱プロセスを使用することによる、高速熱アニーリング方法などの高温処理手法に頼らなければならない。よって生じている１つの問題は、ゲート誘起ドレインリーク（ＧＩＤＬ）電流である。（A. SenおよびJ. Das,「MOSFET GIDL Current Variation with Impurity Doping Concentration - A Novel Theoretical Approach」 IEEE ELECTRON DEVICE LETTERS, VOL. 38, NO. 5, MAY 2017から引用された）図１Ｃに示されるように、ゲートおよびドレイン／ソース領域に近い、薄い酸化物を備えたＭＯＳＦＥＴ構造には、寄生メタルゲートダイオードが存在しており、問題のＧＩＤＬは、ゲートツーソース／ドレイン領域内に形成された寄生メタルゲートダイオードにより誘起され、リーク電流を低減させるために最小にされるべきであることにかかわらず制御することが困難である。生じているもう１つの問題は、有効チャネル長を制御することが困難であり、よってＳＣＥを最小にすることが困難であるということである。
（４）ＳＴＩ構造の縦方向の長さは、より深くすることがより困難である一方、デバイスアイソレーションの平面幅は小さくされなければならない（さもなければ、エッチング、充填、および平坦化を行う統合プロセスのために、より悪い深さ対開口アスペクト比がもたらされる）ので、縮小されるλに対する、ラッチアップを防止するために確保される近傍トランジスタのｎ＋およびｐ＋領域間の平面分離距離の比例する比率は、低減され得ることなく、ＣＭＯＳデバイスを小さくする場合にダイ面積低減を損なうように増加され得る。
本発明は、特に、ＤＲＡＭチップの周辺回路内に、およびＤＲＡＭチップのアレイコア回路のセンスアンプ内に使用される新たなプレーナトランジスタおよびプレーナＣＭＯＳＦＥＴ構造を実現するいくつかの新たな概念を開示しており、それは、電流リークを最小にすること、チャネル伝導性能および制御を向上させること、金属相互接続に対するそれらのコンダクタンス、およびチャネル領域に対するそれらの最も密接な物理的接触をシームレスな規則正しい結晶格子整合で向上させることのようなソースおよびドレイン領域の機能を最適化すること、ラッチアップに対するＣＭＯＳ回路のより高い耐性を増加させること、ならびに、ラッチアップを回避するためにＮＭＯＳおよびＰＭＯＳ間のレイアウトアイソレーションに使用される平面領域を最小にすることなどの、上述されたような問題の大半を大幅に改善し、または解決さえする。
本発明の一対象物によれば、ＤＲＡＭチップまたは回路は、半導体表面を備えた半導体基板、センスアンプ回路と当該センスアンプ回路に電気的に結合された複数のＤＲＡＭセルとを備えたアレイコア回路、および当該アレイコア回路に電気的に結合された周辺回路を備えている。上記センスアンプ回路または上記周辺回路は相補型ＭＯＳＦＥＴ構造を有しており、上記相補型ＭＯＳＦＥＴ構造が、第１の導電領域を備えたプレーナＰ型ＭＯＳＦＥＴ、第２の導電領域を備えたプレーナＮ型ＭＯＳＦＥＴ、上記プレーナＰ型ＭＯＳＦＥＴと上記プレーナＮ型ＭＯＳＦＥＴとの間の交差形状の局所的アイソレーション領域を備えている。上記交差形状の局所的アイソレーション領域は、上記半導体表面の下にある、水平方向に延在しているアイソレーション領域を含んでおり、上記水平方向に延在しているアイソレーション領域は、上記第１の導電領域の底部側および上記第２の導電領域の底部側に接触している。
本発明の一態様によれば、上記相補型ＭＯＳＦＥＴ構造は上記半導体表面の下に形成された第１の凹部をさらに備えており、上記第１の凹部は上記第１の導電領域を収容する。
本発明の一態様によれば、上記第１の導電領域は、ドーピングされていない半導体領域および／または低濃度にドーピングされた半導体領域を備えており、上記半導体基板から独立している。
本発明の一態様によれば、上記ドーピングされていない半導体領域または上記低濃度にドーピングされた半導体領域は、上記プレーナＰ型ＭＯＳＦＥＴのチャネル領域に当接している。
本発明の一態様によれば、上記第１の導電領域は高濃度にドーピングされた半導体領域をさらに備えており、上記高濃度にドーピングされた半導体領域は第１のトレンチ内に位置しており、上記低濃度にドーピングされた半導体領域および上記高濃度にドーピングされた半導体領域は同じ格子構造で形成されている。
本発明の一態様によれば、上記第１の導電領域は金属領域をさらに備えており、上記金属領域は上記第１の凹部内に位置していて、上記高濃度にドーピングされた半導体領域に当接している。
本発明の一態様によれば、上記相補型ＭＯＳＦＥＴ構造は上記半導体表面の下に形成された第１の凹部をさらに備えており、上記第１の凹部は、上記水平方向に延在しているアイソレーション領域の第１の部分を収容している。
本発明の一態様によれば、上記プレーナＰ型ＭＯＳＦＥＴは上記半導体表面の上にあるゲート領域をさらに備えており、上記ゲート領域のエッジは、上記第１の導電領域のエッジと揃っている、または実質的に揃っている。
本発明の一態様によれば、上記プレーナＰ型ＭＯＳＦＥＴはゲート領域をさらに備えており、上記水平方向に延在しているアイソレーション領域の上記第１の部分すべてが、上記ゲート構造の直下にはない。
本発明の一態様によれば、上記プレーナＰ型ＭＯＳＦＥＴはゲート領域をさらに備えており、上記水平方向に延在しているアイソレーション領域の上記第１の部分の５％未満が、上記ゲート構造の直下にある。
本発明の一態様によれば、上記水平方向に延在しているアイソレーション領域は複合アイソレーション領域である。
本発明の一態様によれば、上記複合アイソレーション領域は、酸化物層と、上記酸化物層の上にある窒化物層とを含んでいる。
本発明の一態様によれば、上記酸化物層の縦方向の深さは、上記窒化物層のものよりも小さい。
本発明の一態様によれば、上記水平方向に延在しているアイソレーション領域は、水平方向に延在している第１のアイソレーション領域と、水平方向に延在している第２のアイソレーション領域とを含んでおり、上記第１の導電領域の上記底部側は、上記水平方向に延在している第１のアイソレーション領域により、上記半導体基板から遮蔽されており、上記第２の導電領域の上記底部側は、上記水平方向に延在している第２のアイソレーション領域により、上記半導体基板から遮蔽されている。
本発明の一態様によれば、上記交差形状の局所的アイソレーション領域は、上記水平方向に延在している第１のアイソレーション領域と、上記水平方向に延在している第２のアイソレーション領域との間に、縦方向に延在しているアイソレーション領域を含んでおり、上記縦方向に延在しているアイソレーション領域の縦方向の深さは、上記水平方向に延在している第１のアイソレーション領域の縦方向の深さと、上記第１の導電領域の縦方向の深さとの和よりも高い。
本発明の別の対象物によれば、本発明によるテクノロジノードλにより形成されたＤＲＡＭ回路は、半導体表面を備えた半導体基板、センスアンプ回路と当該センスアンプ回路に結合された複数のＤＲＡＭセルとを備えたアレイコア回路、および当該アレイコア回路に電気的に結合された周辺回路を備えている。上記センスアンプ回路または上記周辺回路は相補型ＭＯＳＦＥＴ構造を有しており、上記相補型ＭＯＳＦＥＴ構造は、第１のソース領域、第１のドレイン領域、および第１のゲート領域を上記半導体表面の上に備えているプレーナＰ型ＭＯＳＦＥＴ、ならびに第２のソース領域、第２のドレイン領域、および第２のゲート領域を上記半導体表面の上に備えているプレーナＮ型ＭＯＳＦＥＴを備えている。上記第１のソース領域または上記第１のドレイン領域が、低濃度にドーピングされた半導体領域と、上記低濃度にドーピングされた半導体領域に横方向に当接している高濃度にドーピングされた半導体領域とを含んでおり、１つのＤＲＡＭセルはアクセストランジスタおよびストレージキャパシタを含んでおり、上記アクセストランジスタは第３のソース領域、第３のドレイン領域、および第３のゲート領域を備えており、上記第３のソース領域または上記第３のドレイン領域は、低濃度にドーピングされた半導体領域と、上記低濃度にドーピングされた半導体領域に縦方向に当接している高濃度にドーピングされた半導体領域と、を含んでいる。
本発明の一態様によれば、上記第１のゲート領域の１つのエッジは上記第１のソース領域のエッジと揃っている、または実質的に揃っており、上記第１のゲート領域の別のエッジは上記第１のドレイン領域のエッジと揃っている、または実質的に揃っている。
本発明の一目的によれば、上記相補型ＭＯＳＦＥＴ構造は、局所的アイソレーション領域を上記プレーナＰ型ＭＯＳＦＥＴと上記プレーナＮ型ＭＯＳＦＥＴとの間にさらに備えており、上記第１のソース領域または上記第１のドレイン領域内の、高濃度にドーピングされたＰ＋領域は、上記局所的アイソレーション領域により、上記半導体基板から遮蔽されている。
本発明の一態様によれば、上記局所的アイソレーション領域は、縦方向に延在しているアイソレーション領域と、水平方向に延在しているアイソレーション領域とを含んでおり、上記プレーナＰ型ＭＯＳＦＥＴと上記プレーナＮ型ＭＯＳＦＥＴとの間のラッチアップパスは、少なくとも、上記水平方向に延在しているアイソレーション領域の底部の長さに依存している。
本発明の別の対象物によれば、本発明によるＤＲＡＭ回路は、半導体表面を備えた半導体基板、センスアンプ回路と、上記センスアンプ回路に電気的に結合された複数のＤＲＡＭセルとを備えたアレイコア回路、および上記アレイコア回路に電気的に結合された周辺回路を備えている。各ＤＲＡＭセルはアクセストランジスタとストレージキャパシタとを含んでいる。上記センスアンプ回路または上記周辺回路は相補型ＭＯＳＦＥＴ構造を有しており、上記相補型ＭＯＳＦＥＴ構造が、第１のソース領域、第１のドレイン領域、および第１のゲート領域を上記半導体表面の上に備えたプレーナＰ型ＭＯＳＦＥＴ、ならびに、第２のソース領域、第２のドレイン領域、および第２のゲート領域を上記半導体表面の上に備えたプレーナＮ型ＭＯＳＦＥＴ、を備えている。上記アクセストランジスタは第３のソース領域、第３のドレイン領域、および第３のゲート領域を備えており、上記第３のゲート領域の少なくとも一部分は上記半導体表面の下にあり、上記第１のソース領域、および上記第１のドレイン領域は第１の格子構造を有しており、上記第３のソース領域、および上記第３のドレイン領域は第２の格子構造を有しており、上記第１の格子構造は上記第２の格子構造と異なる。さらに、上記第１のソース領域または上記第１のドレイン領域は上記第１のゲート領域の底部表面よりも低い底部表面を含んでおり、上記第３のソース領域または上記第３のドレイン領域は上記第３のゲート領域の底部表面よりも高い底部表面を含んでいる。
本発明の一態様によれば、上記第３のソース領域または上記第３のドレイン領域は、上記第３のゲート領域の上部表面と揃っている、または実質的に揃っている上記底部表面を含んでいる。
本発明の一態様によれば、上記第１のソース領域および上記第１のドレイン領域は上記半導体基板から独立しており、上記第３のソース領域および上記第３のドレイン領域は上記半導体基板から独立している。
本発明の一態様によれば、上記半導体基板はシリコン基板であり、上記第１のソース領域および上記第１のドレイン領域は、上記シリコン基板の（１１０）配向面から選択的に成長して横方向に延在しており、上記第３のソース領域および上記第３のドレイン領域は、上記シリコン基板の（１００）配向面から選択的に成長して縦方向に延在している。
本発明のこれらおよび他の目的は無論、種々の図および図面に示された好ましい実施形態の以下の詳細な説明を読んだ後、当業者に明らかになるであろう。
ＤＲＡＭチップの回路図を示す図である。 従来のＣＭＯＳ構造の断面を示す図である。 ＭＯＳＦＥＴのゲートツーソース／ドレイン領域内に形成される寄生メタルゲートダイオード、およびＭＯＳＦＥＴ内のＧＩＤＬ問題を示す図である。 パッド窒化物層が堆積させられ、およびＳＴＩが形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 パッド窒化物層が堆積させられ、およびＳＴＩが形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 ゲート長が画定された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 ゲート長が画定された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 チャネル領域のシャロートレンチが形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す別の実施形態の図である。 チャネル領域のシャロートレンチが形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す別の実施形態の図である。 チャネル領域が選択的に形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す別の実施形態の図である。 チャネル領域が選択的に形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す別の実施形態の図である。 チャネル領域の、丸い形状のシャロートレンチが形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す別の実施形態の図である。 チャネル領域の、丸い形状のシャロートレンチが形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す別の実施形態の図である。 丸い形状のシャロートレンチ内にチャネル領域が選択的に形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す別の実施形態の図である。 丸い形状のシャロートレンチ内にチャネル領域が選択的に形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す別の実施形態の図である。 ゲート導電領域が形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 ゲート導電領域が形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 ゲートキャップ領域が形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 ゲートキャップ領域が形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 ゲート領域外側のパッド窒化物およびパッド酸化物が除去された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 ゲート領域外側のパッド窒化物およびパッド酸化物が除去された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 ゲート領域の側壁の上のスペーサが形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 ゲート領域の側壁の上のスペーサが形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 ゲート領域外側の凹部が形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 ゲート領域外側の凹部が形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 凹部内の局所的絶縁層が形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 凹部内の局所的絶縁層が形成された後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 凹部内の、露出するシリコン側壁から横方向に半導体領域が成長させられた後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 凹部内の、露出するシリコン側壁から横方向に半導体領域が成長させられた後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 凹部内の、露出するシリコン側壁から横方向に半導体領域が成長させられた後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す別の実施形態の図である。 別の実施形態による、凹部内の、露出するシリコン側壁から横方向に半導体領域が成長させられた後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 別の実施形態による、凹部内の、露出するシリコン側壁から横方向に半導体領域が成長させられた後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。 本発明による、ＤＲＡＭチップの周辺回路／センスアンプ内のプレーナＣＭＯＳ構造の一実施形態における、上面図と、縦方向の破線の切断線に沿った断面図とを示す図である。 本発明による、ＤＲＡＭチップの周辺回路／センスアンプ内のプレーナＣＭＯＳ構造の一実施形態における、上面図と、縦方向の破線の切断線に沿った断面図とを示す図である。 絶縁体により、完全には分離されていないｎ＋およびｐ＋領域を備えた従来のＣＭＯＳ構造を示す図である。 本発明による、ＤＲＡＭチップの周辺回路／センスアンプ内のプレーナＣＭＯＳ構造の別の実施形態における、上面図と、水平方向の破線の切断線に沿った断面図とを示す図である。 本発明による、ＤＲＡＭチップの周辺回路／センスアンプ内のプレーナＣＭＯＳ構造の別の実施形態における、上面図と、水平方向の破線の切断線に沿った断面図とを示す図である。 従来のＣＭＯＳ構造のｎ＋／ｐ接合からｐ－ウェル／ｎ－ウェル接合を介してｎ／ｐ＋接合構造への考えられるラッチアップパスを示す図である。 本発明による、ＤＲＡＭチップのアレイコア回路内の提案されているアクセストランジスタの断面図である。 ソース／ドレイン領域を収容するための凹部が形成された後の、ＤＲＡＭチップのアレイコア回路内の提案されているアクセストランジスタの断面図である。
本発明は、特に、ＤＲＡＭチップの周辺回路内で、およびＤＲＡＭチップのアレイコア回路のセンスアンプ内で使用されるプレーナトランジスタおよびプレーナＣＭＯＳＦＥＴ構造を開示している。提案されたプレーナＮＭＯＳおよびＰＭＯＳトランジスタの製造方法は以下のように例示的に示される。
工程１０： 開始する。
工程２０： 半導体基板に基づいて、ＮＭＯＳおよびＰＭＯＳトランジスタの活性領域を画定し、および、深いシャロートレンチアイソレーション（ＳＴＩ）構造を形成する。
工程３０： 半導体基板の初期半導体表面の上にゲート構造を形成する。
工程４０： ゲート構造を覆うスペーサを形成し、半導体基板内に凹部を形成する。
工程５０： 複数の局所的絶縁層を凹部内に形成する。
工程６０： 凹部内のシリコンの側壁を露出させ、凹部内の露出するシリコン側壁から横方向に半導体領域を成長させてプレーナＮＭＯＳおよびＰＭＯＳトランジスタのソース領域およびドレイン領域を形成する。
図２Ａおよび図２Ｂを参照されたく、工程２０は以下を含み得る。
工程２０２： パッド酸化物層２２が形成され、およびパッド窒化物層２３が堆積させられる。
工程２０４： パターン化されたフォトレジスタンス（ＰＲ）を使用してプレーナＮＭＯＳおよびプレーナＰＭＯＳトランジスタの活性領域を画定し、ならびに、それらの活性領域パターン外側の半導体基板内のシリコン材料の一部を除去して、一時的なトレンチを作り出す。
工程２０６： 作り出された一時的なトレンチ内に酸化物層を堆積させ、次いで、酸化物層をエッチバックし、および平坦化して、シャロートレンチアイソレーション（ＳＴＩ）２１を形成し、図２Ａ中のｘ軸切断線に沿った断面図である図２Ｂに示されるように、ＳＴＩ２１の上面が、パッド窒化物層２３の上面と揃えられる。
図３～５を参照されたく、ゲート構造を形成する工程３０は以下を含み得る。
工程３０２： 図３Ａ、および図３Ａ中のｘ軸切断線に沿った断面図である図３Ｂに示されるように、パターン化された別のフォトレジスタンス（ＰＲ）を使用してプレーナＮＭＯＳおよびＰＭＯＳトランジスタのゲート領域のゲート長（Ｌｇａｔｅ）を画定し、次いで、ＰＲにより覆われていないパッド酸化物層３０２およびパッド窒化物層３０４の部分が除去されて、ゲート収容トレンチ３２を形成する。
工程３０４： 図４Ａ、および図４Ａ中のｘ軸切断線に沿った断面図である図４Ｂに示されるように、その後、ゲート収容トレンチ３２内に、（熱酸化物または高誘電率（Ｈｉ－Ｋ）材料などの）ゲート誘電体層３３１、高濃度にドーピングされたポリシリコン３３２（ＭＯＳ用Ｎ＋ポリシリコンおよびＭＯＳ用Ｐ＋ポリシリコン）、Ｔｉ／ＴｉＮ層３３３、ならびにタングステン層３３４を形成する。
工程３０６： 図５Ａ、および図５Ａ中のＸ軸切断線に沿った断面図である図５Ｂに示されるように、タングステン層３３４の上に窒化物キャップ層３３５および酸化物キャップ３３６を形成して、ＮＭＯＳおよびＰＭＯＳトランジスタのゲート領域またはゲート構造を完成させる。
次いで、図６～８を参照されたく、工程４０は以下を含み得る。
工程４０２： 図６Ａ、および図６Ａ中のｘ軸切断線に沿った断面図である図６Ｂに示されるように、ＳＴＩ層２１と上記ゲート領域との間のパッド酸化物層２２およびパッド窒化物層２３を除去して、基板のＯＳＳを露わにする。
工程４０４： 図７Ａ、および図７Ａ中のｘ軸切断線に沿った断面図である図７Ｂに示されるように、上記ゲート領域の両側にスペーサ層を形成し、スペーサ層は、基板のＯＳＳ上で熱成長させられた薄い酸化物サブ層３４３、薄い酸化物サブ層３４３の上にある薄い窒化物サブ層３４１および薄い酸化物サブ層３４２を含み得る。
工程４０６： 図８Ａ、および図８Ａ中のｘ軸切断線に沿った断面図である図８Ｂに示されるように、半導体基板の一部分をエッチングして、半導体基板内に複数の凹部を形成する。各凹部は、半導体基板がシリコン基板である場合に、工程４０４中のスペーサ層の直下の（１００）配向を備えた、露出する縦方向の側面３６を含んでいる。
図９Ａおよび図９Ｂを参照されたく、工程５０は以下を含み得る。工程４０６中の、前述の凹部の側壁を覆う縦方向の酸化物－３Ｖ層４１１と、前述の凹部の底部を覆う水平方向の酸化物－３Ｂ層４１２とを含む酸化物－３層４１を熱成長させることを含み得る。その後、図９Ａ、および図９Ａ中のｘ軸切断線に沿った断面図である図９Ｂに示されるように、前述の凹部を完全に埋めるのに十分な厚さで窒化物－３材料を堆積させ、次いで、エッチバックプロセスを使用して窒化物－３材料の不必要な部分を除去して、前述の凹部内側に、好適な窒化物－３層４２のみを残す。なお、窒化物－３層４２は、任意の好適な絶縁材料により、置き換えられ得る。
なお、図９Ｂおよび後続の図中に描かれた酸化物－３Ｖ層４１１および酸化物－３Ｂ層４１２の厚さは例証目的のみで示されているが、酸化物－３Ｖ層４１１の厚さが、正確に制御された熱酸化温度、タイミングおよび成長速度いずれもの下で非常に正確に制御されるようにこの熱成長させられる酸化物－３層４１を設計することが、非常に重要である。明確に画定されたシリコン表面上の熱酸化により、酸化物－３Ｖ層４１１の厚さの４０％が、前述の露出する（１１０）縦方向側面３６からシリコン基板の一部分を取り去り、および、酸化物－３Ｖ層４１１の厚さの残りの６０％が、前述の露出する（１１０）縦方向側面３６外側の追加とみなされる（そうした、酸化物－３Ｖ層４１１の４０％および６０％の分布は、図９Ｂ中に特に明確に描かれている）ことになるはずである。酸化物－３Ｖ層４１１の厚さは熱酸化プロセスに基づいて非常に正確に制御されるので、酸化物－３Ｖ層４１１のエッジは、ゲート領域のエッジと揃えられ得る。当然、エッチング条件、および熱酸化物の成長の条件に応じて、別の実施形態では、（５～１０％未満などの）酸化物－３Ｖ層４１１の一部はゲート構造の下にあり得る。
図１０Ａおよび図１０Ｂを参照されたく、工程６０は以下を含み得る。
工程６０２： 窒化物－３層４２の上にある、酸化物－３Ｖ層４１１の一部分が除去されて、別の縦方向の半導体側壁５０１および５０２を露出させ、この場合もまた、それらの縦方向の半導体側壁５０１および５０２は、半導体基板がシリコン基板である場合、（１１０）結晶配向を有している。残りの酸化物－３層４１および窒化物－３層４２は、シリコン基板内への局所的アイソレーション（「ＬＩＳＳ」）という名で呼ばれ得る。
工程６０４： 第１の半導体領域４３０を、露出された縦方向の半導体側壁５０１および５０２それぞれから横方向に成長させる。第１の半導体領域４３０それぞれは、低濃度にドーピングされた領域（または低濃度にドーピングされたドレイン、「ＬＤＤ」）を含み、または、ドーピングされていない領域および低濃度にドーピングされた領域を含み得る。第１の半導体領域４３０は、選択エピタキシャル成長（ＳＥＧ）手法または原子層堆積（ＡＬＤ）法などの、選択的に成長させられる方法により、形成され得る。
工程６０６： 第２の半導体領域を、それらの第１の半導体領域４３０から横方向に成長させる。第２の半導体領域それぞれは、選択的に成長させられる方法によっても形成され得る、高濃度にドーピングされた領域を含む。よって、プレーナＮＭＯＳトランジスタのドレイン領域は、Ｎ－ＬＤＤ領域、およびＮ＋ドーピングされた領域４３１を含んでおり、プレーナＮＭＯＳトランジスタのソース領域は、別のＮ－ＬＤＤ領域、およびＮ＋ドーピングされた領域４３２を含んでいる。同様に、プレーナＰＭＯＳトランジスタのドレイン領域は、Ｐ－ＬＤＤ領域、およびＰ＋ドーピングされた領域４４１を含んでおり、ＰＭＯＳトランジスタのソース領域は、別のＰ－ＬＤＤ領域、およびＰ＋ドーピングされた領域４４２を含んでいる。
なお、露出された縦方向の半導体側壁５０１および５０２それぞれは、図１０Ｂに示されるように、ゲート領域のエッジと揃えられた（または実質的に揃えられた）、その縦方向の境界を有している。すなわち、プレーナトランジスタ内のソースまたはドレイン領域のエッジはゲート領域のエッジと揃えられており（または実質的に揃えられており）、本発明は、深遠なＳＡＰＣ（ゲートツーソース／ドレインからのアライメント、およびソース／ドレインを形成するために正確に作り出される結晶構造）手法を提供する。従って、ソース／ドレインのエッジからゲート領域のエッジへのアライメントは、よって、熱酸化および結晶構造を使用することにより正確に定められ、または制御されることが可能で、ＧＩＤＬ効果は、ＬＤＤ注入を使用してゲート－エッジのＬＤＤへのアライメントとしての役目を務める従来のやり方に対して低減させられるはずである。
さらに、新たなソース／ドレイン領域は、全（１１０）結晶シリコンにより形成される。説明されたように、２つの異なるシーディング領域からソース／ドレイン領域を成長させる従来のやり方を改善すると、シリコン基板内に、（１００）配向および（１１０）配向の格子混合物が生じる。よって、本発明は、より良好なソース／ドレインツーチャネル伝導機構を作り出すことができ、サブしきい値リークも低減させることができる。さらに、ソース領域とドレイン領域との間の有効チャネル長（Ｌｅｆｆ）は、イオン注入および熱アニーリングが必要でないので、プレーナトランジスタの形成中にはゲート長（図１０Ｂ中に示される「Ｌｇａｔｅ」）にほぼ等しくなり得る。ＬＤＤ領域またはソース／ドレイン領域を形成するためにイオン注入を使用する必要はないので、熱アニーリングプロセスを使用して欠陥を低減させる必要はない。したがって、誘起され、および、アニーリングプロセスによっても完全に除去することが困難な余分な欠陥は一度も引き起こされないので、予期せぬリーク電流源は大幅に、最小にされるはずである。
さらに、キャパシタとアクセストランジスタとの間の接続抵抗を低減させるための別の熱アニーリングプロセスが存在していても、本発明の第１の半導体領域４３０は、ドーピングされていない領域、および低濃度にドーピングされた領域を含み得るので、別の熱アニーリングプロセスによるドーパントの再分布は、有効チャネル長（Ｌｅｆｆ）を大幅に低減させず、したがって、本発明による、ゲート領域の確保されるゲート長（「Ｌｇａｔｅ」）の設計ルールは、従来のＣＭＯＳ構造のものと比較して低減される。一例としてプレーナトランジスタについてテクノロジノード（ラムダまたはλ）２０～３０ｎｍを使用すれば、本発明において確保されるゲート長は、１．５λ～３λの間、たとえば２λまたは２．５λになる。
一方、本発明によるプレーナトランジスタのソースおよびドレイン領域それぞれは、底部構造上の絶縁材料（窒化物－３層４２、および残りの酸化物－３層４１）により分離されており、３つの側壁に沿ってＳＴＩ層２１により分離されており、接合リークの可能性は、第１の半導体領域４３０における、（プレーナトランジスタのゲート領域直下の）チャネル領域への非常に小さな領域にのみ生じ、よって大幅に低減されることがある。
前述の実施形態では、チャネル領域は、ゲート構造の形成前にイオン注入（図示せず）によって、初期シリコン表面（ＯＳＳ）の下に、および近くに形成され得る。しかし、イオン注入により形成されるチャネル領域に加えて、本発明によるチャネル領域は選択成長により形成されてもよい。たとえば、図４Ｂ中のゲート誘電体層３３１を形成する前に、図３－１Ａおよび図３－１Ｂに示されるように、露呈されているシリコン表面が、１．５ｎｍ～３ｎｍの深さを有するシャロートレンチを形成するようにエッチングされてもよい。次いで、図３－２Ａおよび図３－２Ｂに示されるように、チャネル領域２４がシャロートレンチ内に、選択的に成長させられる。その後、図４／図４Ｂ～図１０Ａ／図１０Ｂ中に示されるゲート領域、ソース領域、およびドレイン領域を形成するためのプロセスが同様に適用されて、図１０Ｃに示される別のプレーナトランジスタ構造が形成され得る。
なお別の実施形態では、図４Ｂ中のゲート誘電体層３３１を形成する前に、露呈されているシリコン表面は、図３－３Ａおよび図３－３Ｂに示されるように、丸いまたは湾曲した形状を有するシャロートレンチを形成するようにエッチングされてもよい。次いで、半導体チャネル領域２４は、図３－４Ａおよび図３－４Ｂに示されるように、シャロートレンチの側壁に沿って選択的に成長させられる。半導体チャネル領域２４が、湾曲した、または丸い形状であるシャロートレンチの側壁に沿って選択的に成長させられるので、本実施形態におけるチャネル長はより長くなり得る。その後、図４Ａ／図４Ｂ～図１０Ａ／図１０Ｂ中に示されるゲート領域、ソース領域、およびドレイン領域を形成するためのプロセスが同様に適用されて別のプレーナトランジスタが形成され得る。
図１０－１Ａおよび図１０－１Ｂは、別の実施形態による、凹部内の、露出されたシリコン側壁から横方向に半導体領域が成長させられた後の、上面図と、切断線（Ｘ軸）に沿った断面図とを示す図である。図１０－１Ａ／図１０－１Ｂと、図１０Ｃとの違いは、ＮＭＯＳ用ＬＤＤ領域４３０２の成長前に、縦方向のＰ型層４３０１がまず、選択成長により形成され、次いで、ＬＤＤ領域４３０２、および高濃度にドーピングされた領域４３１／４３２が、選択成長により、順次形成されるという点である。そうした縦方向のＰ型層４３０１は、ＮＭＯＳトランジスタのＯＦＦ状態におけるリーク電流を低減させ得る。
別の実施形態では、ソース（またはドレイン）領域は、凹部内にあり、選択的に成長させられたソース（またはドレイン）領域の高濃度にドーピングされた領域に接触している、いくらかのタングステンまたは他の好適な金属材料（図示せず）をさらに備え得る。よって、ソース（またはドレイン）領域は複合ソース（またはドレイン）領域である。よって、外部の金属コンタクトは複合ソース（またはドレイン）領域の金属領域に接続され、そうした金属間コンタクトは、従来のシリコンと金属との間のコンタクトよりもはるかに低い抵抗を有する。
さらに、図１１Ａ～１１Ｂに示されるように、図１１Ａは本発明による新たなプレーナＣＭＯＳ構造の上面図であり、図１１Ｂは、図１１Ａ中の切断線（Ｙ軸）に沿った、新たなプレーナＣＭＯＳ構造の断面を示す図である。図１１Ａ～１１Ｂ中のプレーナＰＭＯＳおよびプレーナＮＭＯＳトランジスタは、縦方向に並んで位置している。図１１Ａでは、新たなプレーナＣＭＯＳ構造の４つの側はＳＴＩ２１により取り囲まれている。さらに、図１１Ｂに示されるように、（酸化物－３層４１２および窒化物－３層４２を含む）局所的複合アイソレーションがＰＭＯＳのＰ＋ソース領域４４２（またはＰ＋ドレイン領域４４１）とｎ型Ｎ－ウェルとの間に存在しており、（酸化物－３Ｂ層４１２および窒化物－３層４２を含む）別の局所的複合アイソレーションもＮＭＯＳのＮ＋ソース領域４３２（またはＮ＋ドレイン領域４３１）とｐ型Ｐ－ウェルまたは基板との間に存在している。すなわち、新たなプレーナＣＭＯＳ構造のドレイン領域およびソース領域それぞれは、３つの側壁上のＳＴＩ２１により、および、底壁上の、局所的複合アイソレーションにより、取り囲まれている。よって、ＰＭＯＳのＰ＋領域の底部からＮＭＯＳのＮ＋領域の底部への、考えられるラッチアップパスが、局所的アイソレーションにより、完全にブロックされる。したがって、（プレーナ表面上で測定される）ラッチアップ距離Ｘｐ＋Ｘｎを、重大なラッチアップ問題を引き起こすことなく、できる限り小さくすることができる。他方で、従来のＣＭＯＳ構造では、ｎ＋およびｐ＋領域は、図１Ｂまたは図１２に示されるように絶縁体により完全に分離されず、ｎ＋／ｐ接合からｐ－ウェル／ｎ－ウェル接合を通ってｎ／ｐ＋接合まで存在している、考えられるラッチアップパスは、長さａ、長さｂ、および長さｃを含んでいる。
さらに、本発明の別の実施形態による図１３Ａ～１３Ｂを参照されたい。図１３ＡはプレーナＮＭＯＳトランジスタおよびプレーナＰＭＯＳトランジスタを備えた新たなプレーナＣＭＯＳ構造の上面図であり、図１３Ｂは、図１３Ａ中の水平方向の破線の切断線に沿った新たなＣＭＯＳ構造の断面を示す図である。図１３Ａ～１３Ｂ中のプレーナＰＭＯＳおよびプレーナＮＭＯＳトランジスタは、横方向に並んで位置している。図１３Ｂに示されるように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に交差形状のＬＩＳＳ７０が存在していると単純化することができる。交差形状のＬＩＳＳ７０は、縦方向に延在しているアイソレーション領域７１（たとえば、ＳＴＩ２１、図１３Ｂに示されるように、ＯＳＳの下の縦方向の深さは、約１５０～３００ｎｍ、たとえば２００ｎｍになる）、縦方向に延在しているアイソレーション領域７１の右側にある、水平方向に延在している第１のアイソレーション領域７２（縦方向の深さは、約５０～１２０ｎｍ、たとえば１００ｎｍになる）、および縦方向に延在しているアイソレーション領域７１の左側にある、水平方向に延在している第２のアイソレーション領域７３（縦方向の深さは、約５０～１２０ｎｍ、たとえば１００ｎｍになる）を含んでいる。水平方向に延在しているアイソレーション領域それぞれは、酸化物－３層４１および窒化物－３層４２を含み得る。ＰＭＯＳ／ＮＭＯＳトランジスタのソース／ドレイン領域の縦方向の深さは約３０～５０ｎｍ、たとえば４０ｎｍである。ＰＭＯＳ／ＮＭＯＳトランジスタのゲート領域の縦方向の深さは約４０～６０ｎｍ、たとえば、図１３Ｂに示される５０ｎｍである。
本実施形態では、水平方向に延在している第１および第２のアイソレーション領域７２／７３は、トランジスタのゲート構造またはチャネルの直下にはない。水平方向に延在している第１のアイソレーション領域７２（縦方向に延在しているアイソレーション領域７１の右側）はＰＭＯＳトランジスタのソース／ドレイン領域の底部側に接触しており、水平方向に延在している第２のアイソレーション領域７３（縦方向に延在しているアイソレーション領域７１の左側）はＮＭＯＳトランジスタのソース／ドレイン領域の底部側に接触している。したがって、ＰＭＯＳおよびＮＭＯＳトランジスタ内のソース／ドレイン領域の底部側は、半導体基板から遮蔽されている。さらに、水平方向に延在している第１または第２のアイソレーション領域７２／７３は、異なる２つ以上の絶縁材料（たとえば、酸化物－３ ４１および窒化物－３ ４２）を含む、または、同じ２つ以上の絶縁材料であるが別個のプロセスにより形成される絶縁材料を含む複合アイソレーションであり得る。
本文および図１Ｂ中で前述されたように、純ＮＭＯＳ技術と対照的に、従来のＣＭＯＳ構成／技術の欠点は、ｎ＋／ｐ－サブ／ｎ－ウェル／ｐ＋接合などの寄生バイポーラ構造が一度存在し、残念ながら、一部の劣悪な設計は、ノイズによる大電流サージに耐えることができず、ラッチアップを引き起こして、チップ動作全体の停止、または、チップ機能への恒久的な損傷をもたらすということである。従来のＣＭＯＳのレイアウトおよびプロセスルールは、ラッチアップ距離（図１Ｂ）と呼ばれる、ＰＭＯＳのｐ＋ソース／ドレイン領域からＮＭＯＳのｎ＋ソース／ドレイン領域を隔てるための非常に大きなスペースを常に必要としており、これはラッチアップのいかなる可能性をも防ぐために多くのプレーナ表面を使い尽くす。さらに、ソース／ドレインｎ＋／ｐおよびｐ＋／ｎ半導体接合領域が大きすぎる場合、順方向バイアス事故が一旦誘発されると、大きなサージ電流が誘起されてラッチアップを発生させる場合がある。
Figure 2023178273000002
他方で、従来のＣＭＯＳ構造では、ｎ＋／ｐ接合からｐ－ウェル／ｎ－ウェル接合を介してｎ／ｐ＋接合への、考えられるラッチアップパスは、（図１４に示されるように）長さｄ、長さｅ、長さｆ、および長さｇを含んでいるに過ぎない。図１３Ｂのそうした考えられるラッチアップパスは図１４中のものよりも長い。したがって、デバイスレイアウトの観点からは、本発明による、図１３Ｂ中のＮＭＯＳおよびＣＭＯＳ間の確保されたエッジ距離（Ｘn＋Ｘp）は、図１４中のものよりも小さい場合がある。さらに、図１３Ｂでは、潜在的なラッチアップパスは、図１４中のｎ＋／ｐ接合からｎ／ｐ＋接合へでなく、ｎ／ＬＤＤ－ｐ接合へと、ＬＤＤ－ｎ／ｐ接合から始まる。図１３Ｂ中のＬＤＤ－ｎまたはＬＤＤ－ｐ領域内のドーピング濃度は、図１４のｎ＋またはｐ＋領域内のドーピング濃度よりも低いので、図１３Ｂ中のＬＤＤ－ｎまたはＬＤＤ－ｐ領域から放出される電子または正孔の量は、図１４中のｎ＋またはｐ＋領域から放出されるものよりもはるかに低くなる。そうした、キャリアのより低い放出は、誘起されるラッチアップ現象の可能性を効果的に減少させるだけでなく、さらに、ラッチアップ現象が誘起された場合にも、電流を劇的に低減させる。ｎ＋／ｐおよびｐ＋／ｎ接合領域はいずれも、大幅に低減されるので、これらの接合の、ある急激な順方向バイアスさえ、異常電流の大きさを低減させることができ、図１３Ｂにおいてラッチアップを形成する機会を減らし得る。
再び図１３Ｂを参照すれば、本発明によれば、プレーナＰＭＯＳのソースまたはドレイン領域は、水平方向に延在している第１のアイソレーション領域７２および縦方向に延在しているアイソレーション領域７１により取り囲まれており、プレーナＰＭＯＳのソースまたはドレイン領域のＬＤＤ領域（縦方向の長さは、約１０～５０ｎｍになる）のみが、半導体基板に接触して、ｐ＋／ｎ接合でなく、ＬＤＤ－ｐ／ｎ接合を形成する。同様に、プレーナＮＭＯＳのソースまたはドレイン領域は、水平方向に延在している第２のアイソレーション領域７３および縦方向に延在しているアイソレーション領域７１により、取り囲まれており、プレーナＮＭＯＳのソースまたはドレイン領域のＬＤＤ領域（縦方向の長さは、約４０ｎｍになる）のみが、基板に接触して、ｐ＋／ｎ接合でなく、ＬＤＤ－ｎ／ｐ接合を形成する。したがって、プレーナＮＭＯＳのｎ＋領域およびプレーナＰＭＯＳのｐ＋領域は基板またはウェル領域から遮蔽される。さらに、水平方向に延在している第１または第２のアイソレーション領域７２／７３は、複合アイソレーションであり、且つ十分厚いので、ソース（またはドレイン）領域とシリコン基板との間に誘起される寄生メタルゲートダイオードは最小にされ得る。さらに、ゲート誘起ドレインリーク（ＧＩＤＬ）効果も改善され得る。隣接するＮＭＯＳおよびＰＭＯＳトランジスタに確保された平面ラッチアップ距離が、新たなプレーナＣＭＯＳの平面面積を大幅に低減させ得るように大幅に短縮されることが期待される。
さらに、半導体基板の特定の結晶面から直接、成長させられたそうしたソース／ドレイン領域は、ＤＲＡＭチップのアレイコア回路内の、各ＤＲＡＭセルがアクセストランジスタおよびストレージキャパシタを含む、複数のＤＲＡＭセルのアクセストランジスタに適用され得る。図１５Ａに示されるように、アクセストランジスタＱ１は、ストレージキャパシタ（Ｃ１）に接続されたソース領域２１３Ａと、ＤＲＡＭチップのビットラインに接続されたドレイン領域２１３Ｂと、ゲート誘電体層２０９（たとえば、酸化物）と、（金属またはポリシリコンを含む）ゲート導電領域２１０Ａと、誘電体ゲートキャップ２１４Ａ（たとえば、酸化物／窒化物）と、ゲート導電領域２１０Ａを取り囲むＵ字状のチャネル領域２０８Ａとを含んでいる。別のアクセストランジスタＱ２は、ストレージキャパシタ（Ｃ２）に接続されたソース領域２１３Ｃと、ＤＲＡＭチップのビットラインに接続されたドレイン領域２１３Ｂと、ゲート誘電体層２０９（たとえば、酸化物）と、（金属またはポリシリコンを含む）ゲート導電領域２１０Ｂと、誘電体ゲートキャップ２１４Ｂ（たとえば、酸化物／窒化物）と、ゲート導電領域２１０Ｂを取り囲むＵ字状のチャネル領域２０８Ｂとを含んでいる。アクセストランジスタＱ１およびアクセストランジスタＱ２は、Ｕ溝トランジスタまたは埋め込みゲートトランジスタであり、基板２０１のウェル領域２０４内に形成され、そしてＳＴＩ領域２０２により囲まれ得る。
なお、ソース領域２１３Ａ、ドレイン領域２１３Ｂ、およびソース領域２１３Ｃは、図１５Ｂに示されるように、第１のリセス２１６Ａ、第２のリセス２１６Ｂ、および第３のリセス２１６Ｃ内に（１００）配向を備えた、露呈されたシリコン表面から選択的に成長させられ、且つ縦方向に成長させられ得る。図１５Ａに示されるように、ソース領域２１３ＡはＬＤＤ領域２１７Ａ、および高濃度にドーピングされた領域２１８Ａを含んでいる場合があり、ドレイン領域２１３ＢはＬＤＤ領域２１７Ｂ、および高濃度にドーピングされた領域２１８Ｂを含んでいる場合があり、ソース領域２１３ＣはＬＤＤ領域２１７Ｃ、および高濃度にドーピングされた領域２１８Ｃを含んでいる場合がある。本発明のＤＲＡＭセル内のアクセストランジスタのソース／ドレイン領域は、（たとえば、選択エピタキシャル成長法または原子層堆積法により）縦方向に、（１００）結晶面から直接成長させられ、それらの界面はチャネル領域とシームレスに形成される。さらに、ソース／ドレイン領域の形成中にイオン注入プロセスは存在せず、接合境界が画定および制御されるのを困難にし得る熱アニーリングプロセスは存在しない。
要約すれば、ＤＲＡＭチップの周辺回路／センスアンプ内のＣＭＯＳ構造のプレーナトランジスタのソース／ドレイン領域は、横方向に、（１１０）結晶面から直接、成長させられるので、それらの界面は、ゲート長（Ｌｇａｔｅ）が正確に制御されるようにチャネル領域とシームレスに形成される。さらに、ＬＤＤ（低濃度にドーピングされたドレイン）の面は、選択成長中のインサイチュドーピング手法（in-situ doping technique）により、トランジスタチャネルおよび基板本体いずれからも水平方向に成長させられ、上部シリコンから下方にソース／ドレイン領域内へのみ形成され得るイオン注入プロセス、ならびに、接合境界が画定および制御されるのを困難にし得る熱アニーリングプロセスは存在しない。イオン注入プロセスにより形成される従来のドーピングされた領域と違って、そうした選択的に成長させられる半導体領域（たとえば、ドーピングされていない領域、ＬＤＤ領域、および高濃度にドーピングされた領域）は、半導体基板から独立している。
本発明は、ゲート領域のエッジに対する、ソース／ドレインの境界エッジをより正確に画定することができ、および有効チャネル長（Ｌｅｆｆ）は、ＳＣＥ、ＧＩＤＬ、および接合リーク電流を最小にするために良好に制御され得る。
さらに、ｎ＋およびｐ＋領域は、この新たに発明されたプレーナＣＭＯＳ構造内の絶縁体により完全に分離されており、提案されたＬＩＳＳは、ＮＭＯＳおよびＰＭＯＳトランジスタ内の接合を隔てるためにシリコン基板内への絶縁距離を増加させ、接合間の表面距離が減少され得る。
さらに、本発明では、ゲルマニウムまたは炭素原子などの種々の非シリコンドーパントをも含む高濃度にドーピングされた領域へのＬＤＤのＳＥＧ形成は、応力を増加させてチャネル移動性を向上させる。ドーピング濃度プロファイルは、本発明による、ソース／ドレイン領域のＳＥＧ／ＡＬＤ形成において制御可能であり、または調整可能である。
装置および方法の数多くの修正および改変を、本発明の教示を維持しながら行い得ることを当業者は容易に気付くであろう。よって、上記開示は、添付された請求項の境界によってのみ限定されるものと解されるべきである。

Claims (27)

  1. 半導体表面を備えた半導体基板、
    センスアンプ回路と、前記センスアンプ回路に電気的に結合された複数のＤＲＡＭセルとを備えたアレイコア回路、および
    前記アレイコア回路に電気的に結合された周辺回路
    を備えるＤＲＡＭ回路であって、
    前記センスアンプ回路または前記周辺回路は相補型ＭＯＳＦＥＴ構造を有しており、前記相補型ＭＯＳＦＥＴ構造は、
    第１の導電領域を備えたプレーナＰ型ＭＯＳＦＥＴ、
    第２の導電領域を備えたプレーナＮ型ＭＯＳＦＥＴ、
    前記プレーナＰ型ＭＯＳＦＥＴと前記プレーナＮ型ＭＯＳＦＥＴとの間の交差形状の局所的アイソレーション領域を備え、
    前記交差形状の局所的アイソレーション領域が、前記半導体表面の下にある、水平方向に延在しているアイソレーション領域を含んでおり、
    前記水平方向に延在しているアイソレーション領域が、前記第１の導電領域の底部側および前記第２の導電領域の底部側に接触している、
    ＤＲＡＭ回路。
  2. 前記相補型ＭＯＳＦＥＴ構造は前記半導体表面の下に形成された第１の凹部をさらに備えており、前記第１の凹部は前記第１の導電領域を収容している、請求項１に記載のＤＲＡＭ回路。
  3. 前記第１の導電領域は、ドーピングされていない半導体領域および／または低濃度にドーピングされた半導体領域を備えており、前記第１の導電領域は前記半導体基板から独立している、請求項２に記載のＤＲＡＭ回路。
  4. 前記ドーピングされていない半導体領域または前記低濃度にドーピングされた半導体領域は、前記プレーナＰ型ＭＯＳＦＥＴのチャネル領域に当接している、請求項３に記載のＤＲＡＭ回路。
  5. 前記第１の導電領域は高濃度にドーピングされた半導体領域をさらに備えており、前記高濃度にドーピングされた半導体領域は前記第１の凹部内に位置しており、前記低濃度にドーピングされた半導体領域および前記高濃度にドーピングされた半導体領域は同じ格子構造で形成されている、請求項３に記載のＤＲＡＭ回路。
  6. 前記第１の導電領域は金属領域をさらに備えており、前記金属領域は前記第１の凹部内に位置していて、前記高濃度にドーピングされた半導体領域に当接している、請求項５に記載のＤＲＡＭ回路。
  7. 前記相補型ＭＯＳＦＥＴ構造は前記半導体表面の下に形成された第１の凹部をさらに備えており、前記第１の凹部は、前記水平方向に延在しているアイソレーション領域の第１の部分を収容している、請求項１に記載のＤＲＡＭ回路。
  8. 前記プレーナＰ型ＭＯＳＦＥＴは前記半導体表面の上にあるゲート領域をさらに備えており、前記ゲート領域のエッジは、前記第１の導電領域のエッジと揃っている、または実質的に揃っている、請求項７に記載のＤＲＡＭ回路。
  9. 前記プレーナＰ型ＭＯＳＦＥＴはゲート領域をさらに備えており、前記水平方向に延在しているアイソレーション領域の前記第１の部分すべてが、前記ゲート構造の直下にはない、請求項７に記載のＤＲＡＭ回路。
  10. 前記プレーナＰ型ＭＯＳＦＥＴはゲート領域をさらに備えており、前記水平方向に延在しているアイソレーション領域の前記第１の部分の５％未満が、前記ゲート構造の直下にある、請求項７に記載のＤＲＡＭ回路。
  11. 前記水平方向に延在しているアイソレーション領域は複合アイソレーション領域である、請求項１に記載のＤＲＡＭ回路。
  12. 前記複合アイソレーション領域は、酸化物層と、前記酸化物層の上にある窒化物層とを含んでいる、請求項１１に記載のＤＲＡＭ回路。
  13. 前記水平方向に延在しているアイソレーション領域は、水平方向に延在している第１のアイソレーション領域と、水平方向に延在している第２のアイソレーション領域とを含んでおり、前記第１の導電領域の前記底部側は、前記水平方向に延在している第１のアイソレーション領域により前記半導体基板から遮蔽されており、前記第２の導電領域の前記底部側は、前記水平方向に延在している第２のアイソレーション領域により前記半導体基板から遮蔽されている、請求項１に記載のＤＲＡＭ回路。
  14. 半導体表面を備えた半導体基板、
    センスアンプ回路と、前記センスアンプ回路に結合された複数のＤＲＡＭセルとを備えたアレイコア回路、および
    前記アレイコア回路に電気的に結合された周辺回路
    を備えるＤＲＡＭ回路であって、
    前記センスアンプ回路または前記周辺回路は相補型ＭＯＳＦＥＴ構造を有しており、前記相補型ＭＯＳＦＥＴ構造は、
    第１のソース領域、第１のドレイン領域、および第１のゲート領域を前記半導体表面の上に備えているプレーナＰ型ＭＯＳＦＥＴ、
    第２のソース領域、第２のドレイン領域、および第２のゲート領域を前記半導体表面の上に備えているプレーナＮ型ＭＯＳＦＥＴ、
    を備えており、
    前記第１のソース領域または前記第１のドレイン領域が、低濃度にドーピングされた半導体領域と、前記低濃度にドーピングされた半導体領域に横方向に当接している高濃度にドーピングされた半導体領域とを含んでおり、
    １つのＤＲＡＭセルはアクセストランジスタおよびストレージキャパシタを含んでおり、前記アクセストランジスタは第３のソース領域、第３のドレイン領域、および第３のゲート領域を備えており、前記第３のソース領域または前記第３のドレイン領域は、低濃度にドーピングされた半導体領域と、前記低濃度にドーピングされた半導体領域に縦方向に当接している高濃度にドーピングされた半導体領域と、を含んでいる、
    ＤＲＡＭ回路。
  15. 前記ＤＲＡＭ回路はテクノロジノードλにより形成され、前記第１のゲート領域のゲート長さは１．５λ～３λであり、λは１２ｎｍ～３０ｎｍである、請求項１４に記載のＤＲＡＭ回路。
  16. 前記第１のゲート領域の１つのエッジは前記第１のソース領域のエッジと揃っている、または実質的に揃っており、前記第１のゲート領域の別のエッジは前記第１のドレイン領域のエッジと揃っている、または実質的に揃っている、請求項１４に記載のＤＲＡＭ回路。
  17. 前記相補型ＭＯＳＦＥＴ構造は、局所的アイソレーション領域を前記プレーナＰ型ＭＯＳＦＥＴと前記プレーナＮ型ＭＯＳＦＥＴとの間にさらに備えており、前記第１のソース領域または前記第１のドレイン領域内の高濃度にドーピングされたＰ＋領域は、前記局所的アイソレーション領域により前記半導体基板から遮蔽されている、請求項１４に記載のＤＲＡＭ回路。
  18. 前記局所的アイソレーション領域は、縦方向に延在しているアイソレーション領域と、水平方向に延在しているアイソレーション領域とを含んでおり、前記プレーナＰ型ＭＯＳＦＥＴと前記プレーナＮ型ＭＯＳＦＥＴとの間のラッチアップパスは、少なくとも、前記水平方向に延在しているアイソレーション領域の底部の長さに依存している、請求項１７に記載のＤＲＡＭ回路。
  19. 半導体表面を備えた半導体基板、
    センスアンプ回路と、前記センスアンプ回路に電気的に結合されていて各ＤＲＡＭセルがアクセストランジスタおよびストレージキャパシタを含んでいる複数のＤＲＡＭセルとを備えたアレイコア回路、および、
    前記アレイコア回路に電気的に結合された周辺回路
    を備えるＤＲＡＭ回路であって、
    前記センスアンプ回路または前記周辺回路は相補型ＭＯＳＦＥＴ構造を有しており、前記相補型ＭＯＳＦＥＴ構造は、
    第１の選択的成長のソース領域、第１の選択的成長のドレイン領域、および第１のゲート領域を前記半導体表面の上に備えたプレーナＰ型ＭＯＳＦＥＴ、および、
    第２の選択的成長のソース領域、第２の選択的成長のドレイン領域、および第２のゲート領域を前記半導体表面の上に備えたプレーナＮ型ＭＯＳＦＥＴ、
    を備えており、
    前記アクセストランジスタは、第３のソース領域、第３のドレイン領域、および第３のゲート領域を備えており、前記第３のゲート領域の少なくとも一部分は前記半導体表面の下にあり、
    前記第１の選択的成長のソース領域または前記第１の選択的成長のドレイン領域は、前記第１のゲート領域の底部表面よりも低い底部表面を含んでおり、前記第３のソース領域または前記第３のドレイン領域は、前記第３のゲート領域の底部表面よりも高い底部表面を含んでいる、ＤＲＡＭ回路。
  20. 前記第３のソース領域または前記第３のドレイン領域は、前記第３のゲート領域の上部表面と揃っている、または実質的に揃っている前記底部表面を含んでいる、請求項１９に記載のＤＲＡＭ回路。
  21. 前記半導体基板はシリコン基板であり、前記第１の選択的成長のソース領域および前記第１の選択的成長のドレイン領域は、前記シリコン基板の（１１０）配向面から選択的に成長して横方向に延在しており、前記第３のソース領域および前記第３のドレイン領域は、前記シリコン基板の（１００）配向面から選択的に成長して縦方向に延在している、請求項１９に記載のＤＲＡＭ回路。
  22. 初期表面を備えた半導体基板、
    第１のゲート領域および第１の導電領域を備えていて前記第１の導電領域の少なくとも一部分が前記半導体基板内に配置されているプレーナＰ型ＭＯＳＦＥＴ、
    第２のゲート領域および第２の導電領域を備えていて前記第２の導電領域の少なくとも一部分が前記半導体基板内に配置されているプレーナＮ型ＭＯＳＦＥＴ、
    前記プレーナＰ型ＭＯＳＦＥＴを前記プレーナＮ型ＭＯＳＦＥＴから隔てるシャロートレンチアイソレーション領域、ならびに
    前記第１の導電領域の下で水平方向に延在している第１のアイソレーション領域、および前記第２の導電領域の下で水平方向に延在している第２のアイソレーション領域、
    を備える相補型ＭＯＳＦＥＴ構造であって、
    前記第１の導電領域は第１の接触領域のみを介して前記半導体基板に接触しており、前記第１の接触領域は、前記水平方向に延在している第１のアイソレーション領域および前記シャロートレンチアイソレーション領域により画定されている、
    相補型ＭＯＳＦＥＴ構造。
  23. 前記第１の導電領域の３つの側壁は、前記シャロートレンチアイソレーション領域により前記半導体基板から分離されており、前記第１の導電領域の底壁は、前記水平方向に延在している第１のアイソレーション領域により前記半導体基板から分離されている、請求項２２に記載の相補型ＭＯＳＦＥＴ構造。
  24. 前記相補型ＭＯＳＦＥＴ構造はテクノロジノードλにより形成され、前記プレーナＰ型ＭＯＳＦＥＴの前記第１の導電領域は、所定の幅だけ、前記プレーナＮ型ＭＯＳＦＥＴの前記第２の導電領域から隔てられ、前記所定の幅は、λが１２ｎｍ～３０ｎｍである場合、１０λ～１５λである、請求項２２に記載の相補型ＭＯＳＦＥＴ構造。
  25. 前記プレーナＮ型ＭＯＳＦＥＴは、選択的に成長した第１のチャネル領域をさらに備える、請求項２２に記載の相補型ＭＯＳＦＥＴ構造。
  26. 前記第１のチャネル領域は硬化後の形状である、請求項２５に記載の相補型ＭＯＳＦＥＴ構造。
  27. 前記プレーナＮ型ＭＯＳＦＥＴは、前記第１のチャネル領域と前記第１の導電領域との間の縦方向のＰ型半導体層をさらに備える、請求項２５に記載の相補型ＭＯＳＦＥＴ構造。
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