CN102956639B - 沟槽型金属氧化物半导体元件及其制造方法 - Google Patents

Abstract

本发明公开一种沟槽式金属氧化物半导体(trench‑gate metal oxide semiconductor，TMOS)元件及其制造方法，该沟槽式金属氧化物半导体包括：基底、栅介电层、栅电极以及源极/漏极。基底具有第一掺杂区、第二掺杂区、和至少一个沟槽；且第一掺杂区与第二掺杂区形成P/N结面；沟槽由基底表面延伸穿过第二掺杂区及P/N结面，进入第一掺杂区之中。栅介电层位于沟槽的侧壁上。栅电极位于栅沟槽之中，且栅电极的上表面与基底表面之间的高度差实质上小于源极/漏极位基底之中，并邻接栅介电层。

Description

沟槽型金属氧化物半导体元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，且特别是涉及一种沟槽型金属-氧化物-半导体元件及其制造方法。

背景技术

沟槽式栅极金属氧化物半导体(trench-gate metal oxide semiconductor，TMOS)场效应晶体管的特色，是把栅极结构嵌设于半导体外延层(epitaxial layer)中的蚀刻沟槽。由于，此种场效应晶体管的载流子漂移路径(drift path)沿着沟槽侧壁形成，使得场效应晶体管的沟道长度(channel length)可大幅增加，进而大幅降低特征沟道的阻值(约降低30％左右)。因此，在相同操作电流下，不仅有助于减少静态功率损失，提高元件电流密度，并可改善传统的平面沟道(plane channel)场效应晶体管无法同时提高元件密度与低导通阻抗要求的缺点。对于改善特征尺寸以及布线空间日益限制的问题而言，显得相当重要。

然而随着集成电路的日益复杂，沟槽式栅极金属氧化物半导体场效应晶体管的发展仍有其极限，因此有需要进一步与具有平面沟道的晶体管进行结构及制程的整合，以因对集成电路集成度的不断提升以及功能多元化的发展需求，并降低制造成本。

发明内容

有鉴于此，本发明的目的之一，在于提供一种沟槽式金属氧化物半导体(trench-gate metal oxide semiconductor，TMOS)元件，其包括：基底、第一栅介电层、第一栅电极以及第一源极/漏极。基底具有第一掺杂区、第二掺杂区、和至少一个沟槽；且第一掺杂区与第二掺杂区形成P/N结面；沟槽由基底表面延伸穿过第二掺杂区及P/N结面，进入第一掺杂区之中。第一栅介电层位于沟槽的侧壁上。第一栅电极位于栅沟槽之中，且第一栅电极的上表面与基底表面之间的高度差实质上小于第一源极/漏极位基底之中，并邻接第一栅介电层。

在本发明的实施例中，此沟槽式金属氧化物半导体元件，还包括一个覆盖于第一栅电极上表面的介电覆盖层(dielectric capping layer)。

在本发明的实施例中，第一掺杂区为由基底表面延伸入基底的N型阱区，第二掺杂区为P型阱区；且此P型阱区由基底表面延伸入N型阱区之中。在本发明的实施例中，基底包括N型埋藏层(buried layer)以及位于埋藏层上的P型外延层，其中P型外延层容许N型阱区由基底表面延伸进入其中。

在本发明的实施例中，第一源极/漏极为一种由基底表面，沿着沟槽侧壁延伸进入P型阱区中的N型掺杂结构。

在本发明的实施例中，沟槽式金属氧化物半导体元件，还包括第三掺杂区、第二栅介电层、第二栅介电层以及第二源极/漏极结构。其中，第三掺杂区位于基底内，并与第一掺杂区分离，且具有与第一掺杂区相同的电性。第二栅介电层位于第三掺杂区的基底表面上。第二栅电极位于第二栅介电层上。第二源极/漏极结构位于第三掺杂区中，邻接第二栅介电层，并且具有与第二掺杂区相同的电性。

本发明的另一目的，是提供一种沟槽式金属氧化物半导体元件的制造方法，包括下述步骤：首先于基底上定义第一区以及第二区。之后，在第二区中形成至少一个第一沟槽；再于第一区以及第二区上形成介电层，并填充第一沟槽。使用介电层为蚀刻掩模层，在第一区中形成至少一个第二沟槽；接着，在第二沟槽的侧壁上形成第一栅介电层；再以导体材料填充第二沟槽，以形成一个第一栅电极层。

在本发明的实施例中，在形成第二沟槽之前或之后，还包括于第一区中，形成第一源极/漏极结构。

在本发明的实施例中，介电层为一种化学气相沉积层；导体材料为多晶硅。

在本发明的实施例中，在填充导体材料之后，还包括下述步骤：先形成平坦层覆盖于导体材料上。之后，进行化学机械抛光移除平坦层，以及一部分导体材料；再进行全面蚀刻(blanket etching)工艺，以移除位于第一区以及第二区二者表面上的导体材料以及介电层。

在本发明的实施例中，在移除导体材料以及介电层之后，还包括下述步骤：于第二区上方形成第二栅介电层；于第二栅介电层上形成第二栅电极；以及于第二区中形成第二源极/漏极结构。

在本发明的实施例中，在形成第二源极/漏极结构之前，还包括于第一栅电极上覆盖一个介电覆盖层。

本发明的又一目的，在于提供一种沟槽式金属氧化物半导体元件的制造方法，包括下述步骤：首先于基底上定义出第一区以及第二区。再于第一区以及第二区上形成一个图案化硬掩模层。接着以图案化硬掩模层为掩模进行蚀刻，在第一区中形成至少一个沟槽。然后，在沟槽的侧壁上形成第一栅介电层；并以导体材料填充此沟槽，以形成一个第一栅电极层。

在本发明的实施例中，在形成图案化硬掩模层的步骤之前，还包括：于第二区中形成至少一个隔离结构。在本发明的实施例中，此隔离结构为浅沟隔离层(shallow trenchisolator)，而导体材料为多晶硅。

在本发明的实施例中，图案化硬掩模层包括一个氧化硅薄膜层和一个氮化硅厚膜层，或一个氧化硅厚膜层和一个氮化硅薄膜层。

在本发明的实施例中，在填充导体材料之后，还包括下述步骤：先形成平坦层覆盖导体材料。再进行化学机械抛光移除平坦层，以及一部分导体材料。接着进行全面蚀刻工艺，以移除位于第一区以及第二区二者表面上的导体材料以及图案化硬掩模层。

在本发明的实施例中，在移除导体材料以及图案化硬掩模层之后，还包括：于第二区上方，形成第二栅介电层；于第二栅介电层上形成第二栅电极；以及于于第二区中，形成第二源极/漏极结构。

在本发明的实施例中，在形成第二源极/漏极结构之前，还包括于栅电极上覆盖介电覆盖层。

根据上述实施例，本发明将制造沟槽式金属氧化物半导体元件，与制造具有平面沟道的金属氧化物半导体元件的两种工艺加以整合，由此制造出同时具有沟槽式金属氧化物半导体结构及平面沟道金属氧化物半导体结构的(互补式)金属氧化物半导体元件。

在本发明的一些实施例中，可将平面沟道金属氧化物半导体工艺中的浅沟隔离工艺，与沟槽式金属氧化物半导体工艺的沟槽蚀刻步骤加以整合。将用来形成浅沟隔离结构的介电层，转用为形成沟槽的蚀刻掩模层，具有降低制造成本的优势，达成半导体工艺及结构整合，降低工艺成本的目的。

附图说明

图1A到图1I是根据本发明的优选实施例，所绘示的互补式金属氧化物半导体元件的工艺剖面示意图。

图2A到图2H是根据本发明的另一优选实施例，所绘示的互补式金属氧化物半导体元件的工艺剖面示意图。

附图标记说明

10：沟槽式金属氧化物半导体场效应晶体管元件

12：平面沟道金属氧化物半导体场效应晶体管元件

100：互补式金属氧化物半导体元件

101：基底 101a：第一区

101b：第二区 101c：基底表面

102：第一掺杂区 103：第二掺杂区

104：第三掺杂区 105：第四掺杂区

106：埋藏层 107：P型外延层

108：第一沟槽 109：介电层

110：第二沟槽 110a：第二沟槽的侧壁

111：第一栅介电层 111a：垂直栅氧化层

112：导体材料 112a：垂直栅电极

113：平坦层 114：P/N结面

115：P/N结面 116：第二源极/漏极结构

117：第二栅介电层 118：第二栅电极

119：介电覆盖层 S：高度差

20：沟槽式金属氧化物半导体场效应晶体管元件

22：平面沟道金属氧化物半导体场效应晶体管元件

200：互补式金属氧化物半导体元件

201：基底 201a：第一区

201b：第二区 201c：基底表面

202：第一掺杂区 203：第二掺杂区

204：第三掺杂区 205：第四掺杂区

206：埋藏层 207：P型外延层

208：隔离结构 210：沟槽

210a：第二沟槽的侧壁 211：第一栅介电层

211a：垂直栅氧化层 212：导体材料

212a：垂直栅电极 213：平坦层

214：P/N结面 215：P/N结面

216：第二源极/漏极结构 217：第二栅介电层

218：第二栅电极 219：介电覆盖层

220：硬掩模层 220a：氮化硅薄膜层

220b：氧化硅厚膜层

具体实施方式

本发明的目的之一在于提供一种先进的沟槽式金属氧化物半导体元件及其制造方法，可成功地整合具有平面沟道以及具有垂直沟道的两种金属氧化物半导体结构及其制造流程，并降低制造成本。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举数个互补式金属氧化物半导体元件及其制作方法，做优选实施例，并配合附图，作详细说明如下。

请参照图1A到图1I，图1A到图1I是根据本发明的优选实施例所绘示的互补式金属氧化物半导体元件100的工艺剖面示意图。其中，制造互补式金属氧化物半导体元件100的制造方法，包括下述步骤：

首先，在基底101上定义出第一区101a以及第二区101b。在本发明的一些实施例之中，第一区101a以及第二区101b的定义方式，优选通过一系列的离子注入(ion implant)工艺，根据晶体管元件的功能需求，在基底101中形成两个彼此分离的离子掺杂区域。其中，第一区101a包括一个第一掺杂区102。第二区101b则包括有一个与第一掺杂区102彼此分离的第三掺杂区104(如图1A所绘示)。

第三掺杂区104的电性则根据欲形成的元件的导电类型来决定。若两掺杂区欲形成的元件导电类型相同则两掺杂区的电性相同，反之则相异。在本发明的实施例之中，第三掺杂区104的电性可以与第一掺杂区102相同或相异。在本实施例之中，第三掺杂区104的电性与第一掺杂区102相同。

本发明所谓的电性，可分成P型(P type)及N型(N type)两种，其是由注入的掺质(例如硼离子(B+)和磷离子(P+)，砷离子(As+)及锑离子(Sb+))的半导体区域的呈现正电(传输载流子为空穴)或负电(传输载流子为电子)来决定。但值得注意的是，下述实施例中，各种元件所采用的电性，仅示例说明，并非特定。

例如，在本实施例之中，基底101包括有一个N型埋藏层106，以及位于埋藏层106上的P型外延层107。第一掺杂区102为一种由基底表面101c延伸入P型外延层107的N型阱区。第三掺杂区104则为由基底表面101c延伸入P型外延层107的另一个N型阱区。且第三掺杂区104与第一掺杂区102两者，通过基底101的P型外延层107彼此隔离。

之后，在第二区101b中形成至少一个第一沟槽108。在本发明的实施例中，第一沟槽108的形成包括：先在基底表面101c上生长垫氧化硅层与氮化硅层(未绘示)；再以光刻蚀刻工艺，进行浅沟槽蚀刻，依序在垫氧化硅层、氮化硅层与基底101之中形成至少一个浅沟。再形成介电层109，覆盖于基底101的第一区101a以及第二区101b上，并填充此第一沟槽108(如图1B所绘示)。在本发明的实施例中，介电层109是由化学气相沉积工艺所形成的一种沉积氧化层。

接着，使用介电层109作为硬掩模层(hard mask)进行蚀刻，在第一区101a中形成至少一个实质垂直基底表面101c的第二沟槽110。然后，在第二沟槽110的侧壁110a上形成第一栅介电层111(如图1C所绘示)。在本发明的一些实施例之中，形成第一栅介电层111之前，优选先在第二沟槽110的侧壁110a上形成氧化牺牲层(未绘示)，修补蚀刻对侧壁110a所造成的损害。在移除该氧化牺牲层之后，通过化学气相沉积、热氧化法或其他合适的方法，在第二沟槽110的侧壁110a及底部面上，形成第一栅介电层111。第一栅介电层111的材料优选为二氧化硅。

随后，以导体材料112填充第二沟槽110(如图1D所绘示)。在本发明的一些实施例之中，导体材料112为多晶硅材料，其通过沉积工艺，覆盖于第一栅介电层111上，并填满第二沟槽110。

在填充导体材料112之后，优选是对导体材料112进行平坦化。首先于导体材料112上，选择性地形成平坦层113，例如二氧化硅层，覆盖于导体材料112上(如图1E所绘示)。之后，进行化学机械抛光工艺，以移除平坦层113，以及一部分的介电层109和导体材料112，并暴露出基底表面101c(如图1F所绘示)。

接着，再选择性地进行蚀刻工艺，以移除位于第二沟槽110之中的少部分导体材料112，并将位于第二沟槽110之中的一部分导体材料112以及一部分第一栅介电层111余留下来，作为后续所形成的沟槽式金属氧化物半导体场效应晶体管元件10的垂直栅氧化层111a以及垂直栅电极112a(如图1G所绘示)。

值得注意得的是，平坦层113的功能，仅用以平坦化导体材料112填沟工艺知所形成的表面凹陷，以作为后续化学机械抛光工艺的研磨缓冲层。因此，在本发明的一些实施例之中，在填充导体材料112之后，并未形成平坦层113，而是直接进行化学机械抛光工艺。亦或者是，在形成平坦层113之后，直接进行选择性蚀刻，以移除上述的介电层109以及导体材料112。

不过，由于蚀刻工艺对导体材料112的移除能够精准地控制，因此可更精准的将垂直栅电极112a与基底表面101c之间的高度差S，控制在实质小于的范围内。

移除导体材料112以及第一栅介电层111之后，再进行一连串的离子注入工艺，在第一区101a的基底101之中，形成一个第二掺杂区103。在本发明的一些优选实施例中，第二掺杂区103为一种由基底表面101c延伸入第一掺杂区102(N型阱区)之中的P型阱区。

接着，在第二区101b的基底表面101c上方，形成第二栅介电层117，并且于第二栅介电层117上形成第二栅电极118(如图1H所绘示)。再通过另一离子注入工艺，在第二掺杂区103形成多个(至少一个)第四掺杂区105。其中第四掺杂区105是一种由第一有源区101a的基底表面101c，沿着沟槽侧壁110a延伸进入第一掺杂区102，且具有较高浓度N型掺质的N型掺杂结构。其中，第四掺杂区105邻接垂直栅氧化层111a，并被第二掺杂区103(P型阱区)包围。

然后，再以第二栅介电层117和第二栅电极118为掩模，进行另一系列的离子注入工艺，在第二区101b中定义出平面沟道金属氧化物半导体场效应晶体管元件12的第二源极/漏极结构116，以邻接第二栅介电层117和第二栅电极118。完成平面沟道金属氧化物半导体场效应晶体管元件12的制备(如图1I所绘示)。在本实施例中，第二源极/漏极结构116，为由两个彼此分离，且分别自基底表面101c延伸入第三掺杂区104(N型阱区)之中的P型掺杂结构。

由于第二掺杂区103与第一掺杂区102二者形成一个P/N结面115；且第四掺杂区105具有与第一掺杂区102相同的电性，且又与第二掺杂区103形成另一个P/N结面114。因此第四掺杂区105与第一掺杂区102，可分别作为沟槽式金属氧化物半导体场效应晶体管元件10的源极或漏极(以下简称第一源极/漏极)；位于第四掺杂区105与第一掺杂区102之间的第二掺杂区103，则构成沟槽式金属氧化物半导体场效应晶体管元件10的沟道。故而，第二掺杂区103的掺杂深度，恰可决定沟槽式金属氧化物半导体场效应晶体管元件10的沟道长度。

但值得注意的是，虽然在本实施例之中，形成第二掺杂区103与第四掺杂区105的离子掺杂工艺，是在第二沟槽形成之后进行。但在本发明的其他实施例之中，形成第二掺杂区103与第四掺杂区105的离子掺杂工艺，也可以紧接于形成第一栅介电层111的工艺步骤之后实施；待形成上述的第一源极/漏极之后，再于第一区101a中进行沟槽蚀刻工艺，而形成第二沟槽110。由于上述两种实施例，采用类似的工艺步骤，差异仅在于实施顺序有所不同，因此详细工艺不在此赘述。

另外，在本发明的优选实施例中，在形成平面沟道金属氧化物半导体场效应晶体管元件12的第二源极/漏极结构116之前，还包括于平面沟道金属氧化物半导体场效应晶体管元件12以及沟槽式金属氧化物半导体场效应晶体管元件10的垂直栅电极112a上方，选择性地覆盖一个介电覆盖层119(如图1I所绘示)，介电覆盖层119的材料，优选可包括氮化硅、氧化硅或其他类似材料。此举，可确保第二沟槽110中所填充的导体材料112(多晶硅)，不会受到后续制备平面沟道金属氧化物半导体场效应晶体管元件12的工艺损害。故而，可使第一栅电极111的沟道长度受到较精准的控制。

后续，再通过半导体后段工艺(未绘示)，将平面沟道金属氧化物半导体场效应晶体管元件12和沟槽式金属氧化物半导体场效应晶体管元件10整合成一个互补式金属氧化物半导体元件100。

请参照图2A到图2H，图2A到图2H是根据本发明的另一优选实施例，所绘示的互补式金属氧化物半导体元件200的工艺剖面示意图。其中，制造互补式金属氧化物半导体元件200的制造方法，包括下述步骤：

首先，在基底201上定义出第一区201a以及第二区201b。在本发明的一些实施例之中，第一区201a以及第二区201b的定义方式，优选通过一系列的离子注入(ion implant)工艺，根据晶体管元件的功能需求，在基底201中形成两个彼此分离的离子掺杂区域。其中，第一区201a包括一个第一掺杂区202。第二区201b则包括有一个第三掺杂区204(如图2A所绘示)，并且第三掺杂区204的电性与第一掺杂区202相同。

在本实施例之中，基底201包括有一个N型埋藏层206，以及位于埋藏层206上的P型外延层207。第一掺杂区202为一种由基底表面201c延伸入P型外延层207的N型阱区。第三掺杂区204则由基底表面201c延伸入P型外延层207的另一个N型阱区。并且第一掺杂区202与第三掺杂区204，两者通过基底201的P型外延层207彼此隔离。

之后，在第二区201b中形成至少一个隔离结构208。在本发明的实施例中，隔离结构208为浅沟隔离层。至于其制备方式，则是先在基底表面201c上生长垫氧化硅层与氮化硅层(未绘示)；再以光刻蚀刻工艺，进行浅沟槽蚀刻，依序在垫氧化硅层、氮化硅层与基底201之中形成至少一个浅沟(未绘示)。再以介电材料填充浅沟，并且对介电材料进行一个平坦化工艺，进而形成如图2B所绘示的隔离结构208。

接着，进行离子注入工艺，以于第一有源区201a的基底201之中，形成一个第二掺杂区203。在本发明的一些优选实施例中，第二掺杂区203为一种由基底表面201c延伸入第一掺杂区202(N型阱区)之中的P型阱区(如图2C所绘示)。

之后，在基底201上形成一个图案化的硬掩模层220，覆盖第一区201a以及第二区201b，并将第一区201a的一部分基底表面201c暴露出来。在本发明的实施例中，图案化的硬掩模层220包括一个氧化硅薄膜层和一个氮化硅厚膜层。不过在另一个实施例之中，硬掩模层220则包括一个氧化硅厚膜层和一个氮化硅薄膜层。在本实施例之中，硬掩模层220的制备方式，是先利用沉积工艺，在基底201上形成一个氮化硅薄膜层220a；再以四乙氧基硅烷作为前驱物进行沉积，在氮化硅薄膜层220a上，形成一个氧化硅厚膜层220b；之后再进行图案化，将位于第一区201a的一部分基底表面201c暴露出来(如图2D所绘示)。

接着，使用图案化的硬掩模层220为掩模进行蚀刻，在第一有源区201a中形成至少一个沟槽210。然后，在沟槽210的侧壁210a上，形成第一栅介电层211(如图2E所绘示)。在本发明的一些实施例之中，形成第一栅介电层211之前，优选先在沟槽210的侧壁210a上形成氧化牺牲层(未绘示)，修补蚀刻对侧壁210a所造成的损害。在移除该氧化牺牲层之后，再通过化学气相沉积、热氧化法或其他合适的方法，在沟槽侧壁210a及底部上形成第一栅介电层211。第一栅介电层211的材料优选为二氧化硅。

随后，以导体材料212填充沟槽210。在本发明的一些实施例之中，导体材料212为多晶硅材料，其通过沉积工艺，覆盖于第一栅介电层211上，并填满沟槽210。

在填充导体材料212之后，优选是对导体材料212进行平坦化。首先于导体材料212上，选择性地形成平坦层213，例如二氧化硅层，覆盖于导体材料212上(如图2F所绘示)。之后，进行化学机械抛光工艺，以移除平坦层213，硬掩模层220以及一部分导体材料212，并将基底表面201c暴露出来。

接着，再进行全面蚀刻工艺，以移除位于第二沟槽210之中的少部分导体材料212，并将位于第二沟槽210之中的一部分导体材料212以及一部分第一栅介电层211余留下来，以形成沟槽式金属氧化物半导体场效应晶体管元件20(如图2G所绘示)。

值得注意得的是，平坦层213的功能，仅用以平坦化导体材料212填沟工艺所形成的表面凹陷，作为后续化学机械抛光工艺的研磨缓冲层。因此，在本发明的一些实施例之中，在填充导体材料212之后，并未形成平坦层213，而是直接进行化学机械抛光工艺。亦或者是，在形成平坦层213之后，直接进行选择性蚀刻，以移除上述的介电层209以及导体材料212。

其中，余留于沟槽210之中的一部分导体材料212，为沟槽式金属氧化物半导体场效应晶体管元件20的垂直栅电极212a；位于沟槽侧壁210a的第一栅介电层211，则为沟槽式金属氧化物半导体场效应晶体管元件20的垂直栅氧化层211a。

另外，由于第二掺杂区203与第一掺杂区202二者形成一个P/N结面215；且第四掺杂区205具有与第一掺杂区202相同的电性，并和第二掺杂区203形成另一个P/N结面214。因此第四掺杂区205与第一掺杂区202，可分别作为沟槽式金属氧化物半导体场效应晶体管元件20的源极或漏极(以下简称第一源极/漏极)；位于第四掺杂区205与第一掺杂区202之间的第二掺杂区203，则构成沟槽式金属氧化物半导体场效应晶体管元件20的沟道。故而，第二掺杂区203的掺杂深度，恰可决定沟槽式金属氧化物半导体场效应晶体管元件20的沟道长度。

接着，在第一区201a、第二区201b以及沟槽式金属氧化物半导体场效应晶体管元件20的垂直栅电极212a上，覆盖一个介电覆盖层219。再于第二区201b的基底表面201c上方，形成第二栅介电层217，并且于第二栅介电层217上形成第二栅电极218。然后，再通过另一个离子注入工艺，形成多个(至少一个)第四掺杂区205，邻接于第一栅介电层211和垂直栅氧化层211a；并以第二栅介电层217和第二栅电极218为掩模，同步在第三掺杂区204中，定义出平面沟道金属氧化物半导体场效应晶体管元件22的第二源极/漏极结构216邻接第二栅介电层217和第二栅电极218，完成平面沟道金属氧化物半导体场效应晶体管元件22的制备(如图2H所绘示)。如图2H所绘示，其中第四掺杂区205，为一种由第一有源区201a的基底表面201c，延伸进入第一掺杂区202，且具有较高浓度N型掺质的N型掺杂结构。使第四掺杂区205被第二掺杂区203(P型阱区)所包围。

后续，再通过半导体后段工艺(未绘示)，将平面沟道金属氧化物半导体场效应晶体管元件22和沟槽式金属氧化物半导体场效应晶体管元件20整合成一个互补式金属氧化物半导体元件200。

根据上述实施例，本发明将制备沟槽式金属氧化物半导体元件与制备平面沟道金属氧化物半导体元件的工艺加以整合，由此制造出同时具有沟槽式金属氧化物半导体结构及平面沟道金属氧化物半导体结构的(互补式)金属氧化物半导体元件。

在本发明的一些实施例中，可将平面沟道金属氧化物半导体工艺中的浅沟隔离工艺，与沟槽式金属氧化物半导体工艺的沟槽蚀刻步骤加以整合。将用来形成浅沟隔离结构的介电层，转用为形成沟槽的蚀刻掩模层，具有降低制造成本的优势，达成上述整合半导体工艺和结构及降低工艺成本的目的。

虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。

Claims (6)

1.一种沟槽式金属氧化物半导体元件的制造方法，包括：

于基底上定义第一区以及第二区，其中该第一区及该第二区为二个彼此分离的离子掺杂区域；

于该第二区中，以光刻蚀刻工艺，进行浅沟槽蚀刻而形成至少一第一沟槽；

在该第一区以及该第二区上形成介电层，并填充该第一沟槽而形成一浅沟槽隔离层；

使用该介电层为蚀刻掩模层，在该第一区中形成至少一第二沟槽；

形成第一栅介电层于该第二沟槽的侧壁上；以及

以导体材料填充该第二沟槽，以形成第一栅电极，其中该第一栅电极的上表面为实质平坦的。

2.如权利要求1所述的沟槽式金属氧化物半导体元件的制造方法，在形成该第二沟槽之前或之后，还包括：

于该第一区中，形成第一源极/漏极结构。

3.如权利要求1所述的沟槽式金属氧化物半导体元件的制造方法，其中该介电层为化学气相沉积层；该导体材料为多晶硅。

4.如权利要求1所述的沟槽式金属氧化物半导体元件的制造方法，其中在填充该导体材料之后，还包括：

形成平坦层，覆盖于该导体材料上；

进行化学机械抛光移除该平坦层以及一部分该导体材料；以及

进行全面蚀刻工艺，移除位于该第一区以及该第二区二者表面上的该导体材料以及该介电层。

5.如权利要求4所述的沟槽式金属氧化物半导体元件的制造方法，在移除该导体材料以及该介电层之后，还包括：

于该第二区上方，形成第二栅介电层；

于该第二栅介电层上形成第二栅电极；以及

于该第二区中，形成第二源极/漏极结构。

6.如权利要求5所述的沟槽式金属氧化物半导体元件的制造方法，在形成该第二源极/漏极结构之前，还包括：

于该第一栅电极上覆盖介电覆盖层。