TWI550864B - 溝槽型金屬－氧化物－半導體元件及其製造方法 - Google Patents

Description

溝槽型金屬-氧化物-半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種有關於溝槽型金屬-氧化物-半導體元件及其製造方法。

溝槽式閘極金屬氧化物半導體(trench-gate metal oxide semiconductor，TMOS)場效應電晶體的特色，是把閘極結構嵌設於半導體磊晶層(epitaxial layer)中的蝕刻溝槽。由於，此種場效應電晶體的載子漂移路徑(drift path)係沿著溝槽側壁形成，使得場效應電晶體的通道長度(channel length)可大幅增加，進而大幅降低特徵通道的阻值(約降低30%左右)。因此，在相同操作電流下，不僅有助於減少靜態功率損失，提高元件電流密度，並可改善了傳統的平面通道(plane channel)場效應電晶體無法同時提高元件密度與低導通阻抗要求的缺點。對於改善特徵尺寸以及佈線空間日益限縮的問題而言，顯得相當重要。

然而隨著積體電路的日益複雜，溝槽式閘極金屬氧化物半導體場效應電晶體的發展仍有其極限，因此有需要進一步與具有平面通道的電晶體進行結構及製的整合，以因應積體電路積集度不斷提升，以及功能多元化的發展需求，並降低製造成本。

有鑑於此，本發明的目的之一，是在提供一種溝槽式金屬氧化物半導體(trench-gate metal oxide semiconductor，TMOS) 元件，包括：基材、第一閘介電層、第一閘電極以及第一源極/汲極。基材具有第一摻雜區、第二摻雜區、和至少一個溝槽；且第一摻雜區與第二摻雜區形成P/N接面；溝槽由基材表面延伸穿過第二摻雜區及P/N接面，進入第一摻雜區之中。第一閘介電層位於溝槽之側壁上。第一閘電極位於閘溝槽之中，且第一閘電極的上表面與基材表面之間的高度差係實質上小於1500Å。第一源極/汲極位基材之中，並鄰接第一閘介電層。

在本發明之一實施例中，此溝槽式金屬氧化物半導體元件，更包括一個覆蓋於第一閘電極上表面的介電覆蓋層(dielectric capping layer)。

在本發明之一實施例中，第一摻雜區為由基材表面延伸入基材的N型阱區，第二摻雜區為P型阱區；且此P型阱區由基材表面延伸入N型阱區之中。在本發明之一實施例中，基材包括N型埋藏層(buried layer)以及位於埋藏層上的P型磊晶層，其中P型磊晶層容許N型阱區由基材表面延伸進入其中。

在本發明之一實施例中，第一源極/汲極係一種由基材表面，沿著溝槽側壁延伸進入P型阱區中的N型摻雜結構。

在本發明之一實施例中，溝槽式金屬氧化物半導體元件，更包括第三摻雜區、第二閘介電層、第二閘介電層以及第二源極/汲極結構。其中，第三摻雜區位於基材內，並與第一摻雜區分離，且具有與第一摻雜區相同的電性。第二閘介電層位於第三摻雜區的基材表面上。第二閘電極位於第二閘介電層上。第二源極/汲極結構位於第三摻雜區中，鄰接第二閘介電層，並且具有與第二摻雜區相同的電性。

本發明的另一目的，是在提供一種溝槽式金屬氧化物半導體元件的製造方法，包括下述步驟：首先於基材上定義第一區 以及第二區。之後，於第二區中形成至少一個第一溝槽；再於第一區以及第二區上形成介電層，並填充第一溝槽。使用介電層為蝕刻罩幕層，於第一區中形成至少一個第二溝槽；接著，於第二溝槽的側壁上形成第一閘介電層；再以導體材料填充第二溝槽，以形成一個第一閘電極層。

在本發明之一實施例中，在形成第二溝槽之前或之後，更包括於第一區中，形成第一源極/汲極結構。

在本發明之一實施例中，介電層係一種化學氣相沉積層；導體材料為多晶矽。

在本發明之一實施例中，在填充導體材料之後，更包括下述步驟：先形成平坦層覆蓋於導體材料上。之後，進行化學機械研磨移除平坦層，以及一部分導體材料；再進行全面蝕刻(blanket etching)製程，以移除位於第一區以及第二區二者表面上的導體材料以及介電層。

在本發明之一實施例中，在移除導體材料以及介電層之後，更包括下述步驟：於第二區上方形成第二閘介電層；於第二閘介電層上形成第二閘電極；以及於第二區中形成第二源極/汲極結構。

在本發明之一實施例中，在形成第二源極/汲極結構之前，更包括於第一閘電極上覆蓋一個介電覆蓋層。

本發明的又一目的，是在提供一種溝槽式金屬氧化物半導體元件的製造方法，包括下述步驟：首先於基材上定義出第一區以及第二區。再於第一區以及第二區上形成一個圖案化硬罩幕層。接著以圖案化硬罩幕層為罩幕進行蝕刻，於第一區中形成至少一個溝槽。然後，於溝槽的側壁上形成第一閘介電層；並以導體材料填充此溝槽，以形成一個第一閘電極層。

在本發明之一實施例中，在形成圖案化硬罩幕層的步驟之前，更包括：於第二區中形成至少一個隔離結構。在本發明之一實施例中，此隔離結構為淺溝隔離層(shallow trench isolator)，而導體材料為多晶矽。

在本發明之一實施例中，圖案化硬罩幕層包含一個氧化矽薄膜層和一個氮化矽厚膜層，或一個氧化矽厚膜層和一氮化矽薄膜層。

在本發明之一實施例中，在填充導體材料之後，更包括下述步驟：先形成平坦層覆蓋導體材料。再進行化學機械研磨移除平坦層，以及一部分導體材料。接著進行全面蝕刻製程，以移除位於第一區以及第二區二者表面上的導體材料以及圖案化硬罩幕層。

在本發明之一實施例中，在移除導體材料以及圖案化硬罩幕層之後，更包括：於第二區上方，形成第二閘介電層；於第二閘介電層上形成第二閘電極；以及於於第二區中，形成第二源極/汲極結構。

在本發明之一實施例中，在形成第二源極/汲極結構之前，更包括於閘電極上覆蓋介電覆蓋層。

根據上述實施例，本發明係將製造溝槽式金屬氧化物半導體元件，與製造具有平面通道的金屬氧化物半導體元件的兩種製程加以整合，藉以製造出同時具有溝槽式金屬氧化物半導體結構及平面通道金屬氧化物半導體結構的(互補式)金屬氧化物半導體元件。

在本發明的一些實施例中，可將平面通道金屬氧化物半導體製程中的淺溝隔離製程，與溝槽式金屬氧化物半導體製程的溝槽蝕刻步驟加以整合。將用來形成淺溝隔離結構的介電層， 轉用為形成溝槽的蝕刻罩幕層，具有降低製造成本的優勢，達成半導體製程及結構整合，降低製程成本的發明目的。

本發明的目的就是在提供一種先進的溝槽式金屬氧化物半導體元件及其製造方法，可成功地整合具有平面通道以及具有垂直通道的兩種金屬氧化物半導體結構及其製造流程，並降低製造成本。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉數個互補式金屬氧化物半導體元件及其製作方法，做較佳實施例，並配合所附圖式，作詳細說明如下。

請參照圖1A到圖1I，圖1A到圖1I係根據本發明的一較佳實施例所繪示之互補式金屬氧化物半導體元件100的製程剖面示意圖。其中，製造互補式金屬氧化物半導體元件100的製造方法，包括下述步驟：

首先在基材101上定義出第一區101a以及第二區101b。在本發明的一些實施例之中，第一區101a以及第二區101b的定義方式，較佳是藉由一系列的離子植入(ion implant)製程，根據電晶體元件的功能需求，在基材101中形成兩個彼此分離的離子摻雜區域。其中，第一區101a包含一個第一摻雜區102。第二區101b則包含有一個與第一摻雜區102彼此分離的第三摻雜區104(如圖1A所繪示)。

第三摻雜區104的電性則係根據欲形成之元件的導電類型來決定。若兩摻雜區欲形成的元件導電類型相同則兩摻雜區的電性相同，反之相異。在本發明的實施例之中，第三摻雜區104的電性可以與第一摻雜區102相同或相異。在本實施例之中，第三摻雜區104的電性與第一摻雜區102相同。

本發明所謂的電性，可分成P型(P type)及N型(N type)兩種，其係由植入的掺質，例如硼離子(B+)和磷離子(P+)，砷離子(As+)及銻離子(Sb+)，的半導體區域之呈現正電(傳輸載子為電洞)或負電(傳輸載子為電子)來決定。但值得注意的是，下述實施例中，各種元件所採用的電性，僅係例示說明，並非特定。

例如，在本實施例之中，基材101包含有一個N型埋藏層106，以及位於埋藏層106上的P型磊晶層107。第一摻雜區102為一種由基材表面101c延伸入P型磊晶層107的N型阱區。第三摻雜區104則係由基材表面101c延伸入P型磊晶層107的另一個N型阱區。且第三摻雜區104與第一摻雜區102兩者，係藉由基材101的P型磊晶層107彼此隔離。

之後，於第二區101b中形成至少一個第一溝槽108。在本發明之一實施例中，第一溝槽108的形成包含：先在基材表面101c上成長墊氧化矽層與氮化矽層(未繪示)；再以微影蝕刻製程，進行淺溝槽蝕刻，依序在墊氧化矽層、氮化矽層與基材101之中形成至少一個淺溝。再形成介電層109，覆蓋於基材101的第一區101a以及第二區101b上，並填充此第一溝槽108(如圖1B所繪示)。在本發明之一實施例中，介電層109是由化學氣相沉積製程所形成的一種沉積氧化層。

接著，使用介電層109作為硬罩幕層(hard mask)進行蝕刻，於第一區101a中形成至少一個實質垂直基材表面101c的第二溝槽110。然後，於第二溝槽110的側壁110a上形成第一閘介電層111(如圖1C所繪示)。在本發明的一些實施例之中，形成第一閘介電層111之前，較佳先在第二溝槽110的側壁110a上形成氧化犧牲層(未繪示)，修補蝕刻對側壁110a所造成的損害。在移除此一氧化犧牲層之後，藉由化學氣相沉 積、熱氧化法或其他合適的方法，在第二溝槽110的側壁110a及底部面上，形成第一閘介電層111。第一閘介電層111的材質較佳為二氧化矽。

隨後，以導體材料112填充第二溝槽110(如圖1D所繪示)。在本發明的一些實施例之中，導體材料112為多晶矽材質，其係藉由沉積製程，覆蓋於第一閘介電層111上，並填滿第二溝槽110。

在填充導體材料112之後，較佳是對導體材料112進行平坦化。首先於導體材料112上，選擇性地形成一平坦層113，例如二氧化矽層，覆蓋於導體材料112上(如圖1E所繪示)。 之後，進行化學機械研磨製程，以移除平坦層113，以及一部分的介電層109和導體材料112，並暴露出基材表面101c(如圖1F所繪示)。

接著，再選擇性地進行蝕刻製程，以移除位於第二溝槽110之中的少部份導體材料112，並將位於第二溝槽110之中的一部份導體材料112以及一部份第一閘介電層111餘留下來，作為後續所形成之溝槽式金屬氧化物半導體場效應電晶體元件10的垂直閘氧化層111a以及垂直閘電極112a(如圖1G所繪示)。

值得注意得的是，平坦層113的功能，僅係用以平坦化導體材料112填溝製程知所形成的表面凹陷，以作為後續化學機械研磨製程的研磨緩衝層。因此，在本發明的一些實施例之中，在填充導體材料112之後，並未形成平坦層113，而是直接進行化學機械研磨製程。亦或者是，在形成平坦層113之後，直接進行選擇性蝕刻，以移除上述的的介電層109以及導體材料112。

不過，由於蝕刻製程對導體材料112的移除能夠精準地控制，因此可更精準的將垂直閘電極112a與基材表面101c之間的高度差S，控制在實質小於1500Å的範圍內。

移除導體材料112以及第一閘介電層111之後，再進行一連串的離子植入製程，於第一區101a的基材101之中，形成一個第二摻雜區103。在本發明的一些較佳實施例中，第二摻雜區103係一種由基材表面101c延伸入第一摻雜區102(N型阱區)之中的P型阱區。

接著，於第二區101b的基材表面101c上方，形成第二閘介電層117，並且於第二閘介電層117上形成第二閘電極118(如圖1H所繪示)。再藉由另一離子植入製程，在第二摻雜區103形成複數個(至少一個)第四摻雜區105。其中第四摻雜區105，是一種由第一主動區101a的基材表面101c，沿著溝槽側壁110a延伸進入第一摻雜區102，且具有較高濃度N型摻質的N型摻雜結構。其中，第四摻雜區105鄰接垂直閘氧化層111a，並被第二摻雜區103(P型阱區)包圍。

然後，再以第二閘介電層117和第二閘電極118為罩幕，進行另一系列的離子植入製程，於第二區101b中定義出平面通道金屬氧化物半導體場效應電晶體元件12的第二源極/汲極結構116，以鄰接第二閘介電層117和第二閘電極118。完成平面通道金屬氧化物半導體場效應電晶體元件12的製備(如圖1I所繪示)。在本實施例中，第二源極/汲極結構116，係由兩個彼此分離，且分別自基材表面101c延伸入第三摻雜區104(N型阱區)之中的P型摻雜結構。

由於第二摻雜區103與第一摻雜區102二者形成一個P/N接面115；且第四摻雜區105具有與第一摻雜區102相同的電 性，且又與第二摻雜區103形成另一個P/N接面114。因此第四摻雜區105與第一摻雜區102，可分別作為溝槽式金屬氧化物半導體場效應電晶體元件10的源極或汲極(以下簡稱第一源極/汲極)；位於第四摻雜區105與第一摻雜區102之間的第二摻雜區103，則構成溝槽式金屬氧化物半導體場效應電晶體元件10的通道。故而，第二摻雜區103的摻雜深度，恰可決定溝槽式金屬氧化物半導體場效應電晶體元件10的通道長度。

但值得注意的是，雖然在本實施例之中，形成第二摻雜區103與第四摻雜區105的離子摻雜製程，是在第二溝槽形成之後進行。但在本發明的其他實施例之中，形成第二摻雜區103與第四摻雜區105的離子摻雜製程，也可以緊接於形成第一閘介電層111的製程步驟之後實施；待形成上述的第一源極/汲極之後，再於第一區101a中進行溝槽蝕刻製程，而形成第二溝槽110。由於上述兩種實施例，係採用類似的製程步驟，差異僅在於實施順序有所不同，因此詳細製程不在此贅述。

另外，在本發明的較佳實施例中，在形成平面通道金屬氧化物半導體場效應電晶體元件12的第二源極/汲極結構116之前，更包括於平面通道金屬氧化物半導體場效應電晶體元件12以及溝槽式金屬氧化物半導體場效應電晶體元件10的垂直閘電極112a上方，選擇性地覆蓋一個介電覆蓋層119(如圖1I所繪示)，介電覆蓋層119的材質，較佳可包含氮化矽、氧化矽或其他類似材質。此舉，可確保第二溝槽110中所填充的導體材料112(多晶矽)，不會受到後續製備平面通道金屬氧化物半導體場效應電晶體元件12的製程損害。故而，可使第一閘電極111的通道長度受到較精準的控制。

後續，再藉由半導體後段製程(未繪示)，將平面通道金屬 氧化物半導體場效應電晶體元件12和溝槽式金屬氧化物半導體場效應電晶體元件10整合成一個互補式金屬氧化物半導體元件100。

請參照圖2A到圖2H，圖2A到圖2H係根據本發明的另一較佳實施例，所繪示之互補式金屬氧化物半導體元件200的製程剖面示意圖。其中，製造互補式金屬氧化物半導體元件200的製造方法，包括下述步驟： 首先在基材201上定義出第一區201a以及第二區201b。在本發明的一些實施例之中，第一區201a以及第二區201b的定義方式，較佳是藉由一系列的離子植入(ion implant)製程，根據電晶體元件的功能需求，在基材201中形成兩個彼此分離的離子摻雜區域。其中，第一區201a包含一個第一摻雜區202。第二區201b則包含有一個第三摻雜區204(如圖2A所繪示)，並且第三摻雜區204的電性與第一摻雜區202相同。

在本實施例之中，基材201包含有一個N型埋藏層206，以及位於埋藏層206上的P型磊晶層207。第一摻雜區202為一種由基材表面201c延伸入P型磊晶層207的N型阱區。第三摻雜區204則係由基材表面201c延伸入P型磊晶層207的另一個N型阱區。並且第一摻雜區202與第三摻雜區204，兩者係藉由基材201的P型磊晶層207彼此隔離。

之後，於第二區201b中形成至少一個隔離結構208。在本發明之一實施例中，隔離結構208係一淺溝隔離層。至於其製備方式，則是先在基材表面201c上成長一墊氧化矽層與氮化矽層(未繪示)；再以微影蝕刻製程，進行淺溝槽蝕刻，依序在墊氧化矽層、氮化矽層與基材201之中形成至少一個淺溝(未繪示)。再以介電材質填充淺溝，並且對介電材質進行一個平 坦化製程，進而形成如圖2B所繪示的隔離結構208。

接著，進行離子植入製程，以於第一主動區201a的基材201之中，形成一個第二摻雜區203。在本發明的一些較佳實施例中，第二摻雜區203係一種由基材表面201c延伸入第一摻雜區202(N型阱區)之中的P型阱區(如圖2C所繪示)。

之後，在基材201上形成一個圖案化的硬罩幕層220，覆蓋第一區201a以及第二區201b，並將第一區201a的一部分基材表面201c暴露出來。在本發明的一實施例中，圖案化的硬罩幕層220包含一個氧化矽薄膜層和一個氮化矽厚膜層。不過在另一個實施例之中，硬罩幕層220則包含一個氧化矽厚膜層和一氮化矽薄膜層。在本實施例之中，硬罩幕層220的製備方式，是先利用沉積製程，在基材201上形成一個氮化矽薄膜層220a；再以四乙氧基矽烷作為前驅物進行沉積，於氮化矽薄膜層220a上，形成一個氧化矽厚膜層220b；之後再進行圖案化，將位於第一區201a的一部分基材表面201c暴露出來(如圖2D所繪示)。

接著，使用圖案化的硬罩幕層220為罩幕進行蝕刻，於第一主動區201a中形成至少一個溝槽210。然後，於溝槽210的側壁210a上，形成第一閘介電層211(如圖2E所繪示)。在本發明的一些實施例之中，形成第一閘介電層211之前，較佳先在溝槽210的側壁210a上形成氧化犧牲層(未繪示)，修補蝕刻對側壁210a所造成的損害。在移除此一氧化犧牲層之後，再藉由化學氣相沉積、熱氧化法或其他合適的方法，在溝槽側壁210a及底部上形成第一閘介電層211。第一閘介電層211的材質較佳為二氧化矽。

隨後，以導體材料212填充溝槽210。在本發明的一些實 施例之中，導體材料212為多晶矽材質，其係藉由沉積製程，覆蓋於第一閘介電層211上，並填滿溝槽210。

在填充導體材料212之後，較佳是對導體材料212進行平坦化。首先於導體材料212上，選擇性地形成一平坦層213，例如二氧化矽層，覆蓋於導體材料212上(如圖2F所繪示)。 之後，進行化學機械研磨製程，以移除平坦層213，硬罩幕層220以及一部分導體材料212，並將基材表面201c暴露出來。

接著，再進行全面蝕刻製程，以移除位於第二溝槽210之中的少部份導體材料212，並將位於第二溝槽210之中的一部份導體材料212以及一部份第一閘介電層211餘留下來，以形成溝槽式金屬氧化物半導體場效應電晶體元件20(如圖2G所繪示)。

值得注意得的是，平坦層213的功能，僅係用以平坦化導體材料212填溝製程所形成的表面凹陷，係作為後續化學機械研磨製程的研磨緩衝層。因此，在本發明的一些實施例之中，在填充導體材料212之後，並未形成平坦層213，而是直接進行化學機械研磨製程。亦或者是，在形成平坦層213之後，直接進行選擇性蝕刻，以移除上述的的介電層209以及導體材料212。

其中，餘留於溝槽210之中的一部份導體材料212，係溝槽式金屬氧化物半導體場效應電晶體元件20的垂直閘電極212a；位於溝槽側壁210a的第一閘介電層211，則為溝槽式金屬氧化物半導體場效應電晶體元件20的垂直閘氧化層211a。

另外，由於第二摻雜區203與第一摻雜區202二者形成一個P/N接面215；且第四摻雜區205具有與第一摻雜區202相同的電性，並和第二摻雜區203形成另一個P/N接面214。因 此第四摻雜區205與第一摻雜區202，可分別作為溝槽式金屬氧化物半導體場效應電晶體元件20的源極或汲極(以下簡稱第一源極/汲極)；位於第四摻雜區205與第一摻雜區202之間的第二摻雜區203，則構成溝槽式金屬氧化物半導體場效應電晶體元件20的通道。故而，第二摻雜區203的摻雜深度，恰可決定溝槽式金屬氧化物半導體場效應電晶體元件20的通道長度。

接著，於第一區201a、第二區201b以及溝槽式金屬氧化物半導體場效應電晶體元件20的垂直閘電極212a上，覆蓋一個介電覆蓋層219。再於第二區201b的基材表面201c上方，形成第二閘介電層217，並且於第二閘介電層217上形成第二閘電極218。然後，再藉由另一個離子植入製程，形成複數個(至少一個)第四摻雜區205，鄰接於第一閘介電層211和垂直閘氧化層211a；並以第二閘介電層217和第二閘電極218為罩幕，同步在第三摻雜區204中，定義出平面通道金屬氧化物半導體場效應電晶體元件22的第二源極/汲極結構216鄰接第二閘介電層217和第二閘電極218，完成平面通道金屬氧化物半導體場效應電晶體元件22的製備(如圖2H所繪示)。如圖2H所繪示，其中第四摻雜區205，係一種由第一主動區201a的基材表面201c，延伸進入第一摻雜區202，且具有較高濃度N型摻質的N型摻雜結構。使第四摻雜區205被第二摻雜區203(P型阱區)所包圍。

後續，再藉由半導體後段製程(未繪示)，將平面通道金屬氧化物半導體場效應電晶體元件22和溝槽式金屬氧化物半導體場效應電晶體元件20整合成一個互補式金屬氧化物半導體元件200。

根據上述實施例，本發明係將製備溝槽式金屬氧化物半導體元件與製備平面通道金屬氧化物半導體元件的製程加以整合，藉以製造出同時具有溝槽式金屬氧化物半導體結構及平面通道金屬氧化物半導體結構的(互補式)金屬氧化物半導體元件。

在本發明的一些實施例中，可將平面通道金屬氧化物半導體製程中的淺溝隔離製程，與溝槽式金屬氧化物半導體製程的溝槽蝕刻步驟加以整合。將用來形成淺溝隔離結構的介電層，轉用為形成溝槽的蝕刻罩幕層，具有降低製造成本的優勢，達成上述整合半導體製程和結構及降低製程成本的發明目的。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧溝槽式金屬氧化物半導體場效應電晶體元件

12‧‧‧平面通道金屬氧化物半導體場效應電晶體元件

100‧‧‧互補式金屬氧化物半導體元件

101‧‧‧基材

101a‧‧‧第一區

101b‧‧‧第二區

101c‧‧‧基材表面

102‧‧‧第一摻雜區

103‧‧‧第二摻雜區

104‧‧‧第三摻雜區

105‧‧‧第四摻雜區

106‧‧‧埋藏層

107‧‧‧P型磊晶層

108‧‧‧第一溝槽

109‧‧‧介電層

110‧‧‧第二溝槽

110a‧‧‧第二溝槽的側壁

111‧‧‧第一閘介電層

111a‧‧‧垂直閘氧化層

112‧‧‧導體材料

112a‧‧‧垂直閘電極

113‧‧‧平坦層

114‧‧‧P/N接面

115‧‧‧P/N接面

116‧‧‧第二源極/汲極結構

117‧‧‧第二閘介電層

118‧‧‧第二閘電極

119‧‧‧介電覆蓋層

S‧‧‧高度差

20‧‧‧溝槽式金屬氧化物半導體場效應電晶體元件

22‧‧‧平面通道金屬氧化物半導體場效應電晶體元件

200‧‧‧互補式金屬氧化物半導體元件

201‧‧‧基材

201a‧‧‧第一區

201b‧‧‧第二區

201c‧‧‧基材表面

202‧‧‧第一摻雜區

203‧‧‧第二摻雜區

204‧‧‧第三摻雜區

205‧‧‧第四摻雜區

206‧‧‧埋藏層

207‧‧‧P型磊晶層

208‧‧‧隔離結構

210‧‧‧溝槽

210a‧‧‧第二溝槽的側壁

211‧‧‧第一閘介電層

211a‧‧‧垂直閘氧化層

212‧‧‧導體材料

212a‧‧‧垂直閘電極

213‧‧‧平坦層

214‧‧‧P/N接面

215‧‧‧P/N接面

216‧‧‧第二源極/汲極結構

217‧‧‧第二閘介電層

218‧‧‧第二閘電極

219‧‧‧介電覆蓋層

220‧‧‧硬罩幕層

220a‧‧‧氮化矽薄膜層

220b‧‧‧氧化矽厚膜層

圖1A到圖1I係根據本發明的一較佳實施例，所繪示之互補式金屬氧化物半導體元件的製程剖面示意圖。

圖2A到圖2H係根據本發明的另一較佳實施例，所繪示之互補式金屬氧化物半導體元件的製程剖面示意圖。

10‧‧‧溝槽式金屬氧化物半導體場效應電晶體元件

12‧‧‧平面通道金屬氧化物半導體場效應電晶體元件

100‧‧‧互補式金屬氧化物半導體元件

101‧‧‧基材

101a‧‧‧第一主動區

101b‧‧‧第二主動區

102‧‧‧第一摻雜區

103‧‧‧第二摻雜區

104‧‧‧第三摻雜區

105‧‧‧第四摻雜區

106‧‧‧埋藏層

107‧‧‧P型磊晶層

109‧‧‧介電層

111a‧‧‧垂直閘氧化層

112a‧‧‧垂直閘電極

114‧‧‧P/N接面

115‧‧‧P/N接面

116‧‧‧第二源極/汲極結構

117‧‧‧第二閘介電層

118‧‧‧第二閘電極

119‧‧‧介電覆蓋層

Claims (12)

1. 一種溝槽式金屬氧化物半導體(trench-gate metal oxide semiconductor，TMOS)元件，包括：一基材，具有一第一摻雜區、一第二摻雜區、和至少一溝槽，其中該第一摻雜區與該第二摻雜區形成一P/N接面，該溝槽由一基材表面延伸穿過該第二摻雜區及該P/N接面，並進入該第一摻雜區之中；一第一閘介電層，位於該溝槽之側壁上；一第一閘電極，位於該溝槽之中，且該第一閘電極的一上表面與該基材表面之間具有實質上小於1500Å的一高度差；以及一第一源極/汲極，位於該基材中，並鄰接該第一閘介電層。
2. 如申請專利範圍第1項所述之溝槽式金屬氧化物半導體元件，更包括一介電覆蓋層(dielectric capping layer)，覆蓋於該第一閘電極的該上表面。
3. 如申請專利範圍第1項所述之溝槽式金屬氧化物半導體元件，其中該第一摻雜區為一N型阱區，由該基材表面延伸入該基材；該第二摻雜區為一P型阱區，且由該基材表面延伸入該N型阱區之中。
4. 如申請專利範圍第3項所述之溝槽式金屬氧化物半導體元件，其中該基材包括：一N型埋藏層(buried layer)； 一P型磊晶層，位於該埋藏層之上，並使該N型阱區由該基材表面延伸入其中。
5. 如申請專利範圍第3項所述之溝槽式金屬氧化物半導體元件，其中該第一源極/汲極，為一N型摻雜結構；其係由該基材表面，沿著該溝槽側壁延伸進入該P型阱區中。
6. 如申請專利範圍第1項所述之溝槽式金屬氧化物半導體元件，更包括：一第三摻雜區，位於該基材內，並與該第一摻雜區分離，且具有與該第一摻雜區相同的一電性；一第二閘介電層，位於該第三摻雜區的該基材表面上；一第二閘電極，位於該第二閘介電層上；以及一第二源極/汲極結構，位於該第三摻雜區中，鄰接該第二閘介電層，且具有與該第二摻雜區相同的一電性。
7. 一種溝槽式金屬氧化物半導體元件的製造方法，包括：於一基材上定義一第一區以及一第二區；於該第二區中，形成至少一第一溝槽；形成一介電層，於該第一區以及該第二區上，並填充該第一溝槽；使用該介電層為一蝕刻罩幕層，於該第一區中形成至少一第二溝槽；形成一第一閘介電層於該第二溝槽的側壁上；以及以一導體材料填充該第二溝槽，以形成一第一閘電極。
8. 如申請專利範圍第7項所述之溝槽式金屬氧化物半導體元件的製造方法，在形成該第二溝槽之前或之後，更包括於該第一區中，形成一第一源極/汲極結構。
9. 如申請專利範圍第7項所述之溝槽式金屬氧化物半導體元件的製造方法，其中該介電層係一化學氣相沉積層；該導體材料為多晶矽。
10. 如申請專利範圍第7項所述之溝槽式金屬氧化物半導體元件的製造方法，其中在填充該導體材料之後，更包括：形成一平坦層，覆蓋於該導體材料上；進行一化學機械研磨移除該平坦層，以及一部分該導體材料；以及進行一全面蝕刻(blanket etching)製程，移除位於該第一區以及該第二區二者表面上的該導體材料以及該介電層。
11. 如申請專利範圍第10項所述之溝槽式金屬氧化物半導體元件的製造方法，在移除該導體材料以及該介電層之後，更包括：於該第二區上方，形成一第二閘介電層；於該第二閘介電層上形成一第二閘電極；以及於該第二區中，形成一第二源極/汲極結構。
12. 如申請專利範圍第11項所述之溝槽式金屬氧化物半導體元件的製造方法，在形成該第二源極/汲極結構之前，更包括：於該第一閘電極上覆蓋一介電覆蓋層。