CN103715129B - 注入隔离器件及其形成方法 - Google Patents

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Abstract

本发明公开了一种器件，包括半导体衬底和从半导体衬底的顶面延伸至半导体衬底内且围绕有源区的注入隔离区。栅极介电层沉积在半导体衬底的有源区上方，其中所述栅极介电层在注入隔离区上方延伸。栅电极沉积在栅极介电层上方并且端盖介电层在注入隔离区上方的栅极介电层和栅电极之间。本发明还公开了注入隔离器件及其形成方法。

Description

注入隔离器件及其形成方法
技术领域
本发明总体上涉及半导体器件和制造工艺。更具体地，它涉及具有注入隔离的半导体器件和用于形成这些器件的工艺。
背景技术
在集成电路的制造中，集成器件的尺寸日益缩减。例如，互补金属氧化物半导体(CMOS)图像传感器(CIS)芯片具有越来越小的像素尺寸。因此，CIS芯片的DC和噪声性能的要求变得愈加严格。通过阱注入形成的注入隔离区因此替代传统的浅沟槽隔离(STI)区以隔离器件。由于使用注入形成注入隔离区而不是STI区，消除了由形成STI区造成的对硅表面的损坏。
注入隔离区通过注入杂质到部分衬底中而形成，其中，这些部分围绕被隔离的集成电路器件的有源区。集成电路器件的部件与注入隔离区的覆盖精度较难控制。如果栅电极与注入隔离区失准，栅电极可能不能完全分离器件的源极区和漏极区之间的沟道，从而形成泄露通道。在对注入隔离区上方的栅电极施加高电压的情况下，可能产生寄生晶体管。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括：
具有有源区的半导体衬底；
注入隔离区，围绕所述有源区并且从所述半导体衬底的顶面延伸至所述半导体衬底内；
栅极介电层，位于所述有源区上方并且至少部分位于所述注入隔离区上方；
栅电极，位于部分所述栅极介电层上方；以及
端盖介电层，位于所述注入隔离区上方的所述栅极介电层上。
在可选实施例中，所述栅电极的一部分至少部分地位于所述注入隔离区上方。
在可选实施例中，位于所述注入隔离区上方的所述栅电极的所述一部分的厚度约为所述端盖介电层的厚度。
在可选实施例中，所述端盖介电层的宽度等于或者小于沿栅电极长度的所述注入隔离区的宽度。
在可选实施例中，所述栅电极包括多晶硅。
在可选实施例中，所述有源区在金属氧化物半导体(MOS)器件中，所述注入隔离区与所述MOS器件的有源区具有相反的导电类型。
在可选实施例中，所述有源区包括光电二极管的一部分，并且所述注入隔离区具有p型导电性。
在可选实施例中，所述有源区进一步包括三个以上的晶体管。
在可选实施例中，所述端盖介电层包括氧化硅。
根据本发明的另一方面，还提供了一种方法，包括：
在半导体衬底上方形成栅极介电层；
在所述栅极介电层上方形成第一栅电极层；
在所述第一栅电极层上方形成硬掩模层；
在所述硬掩模层中形成开口以暴露所述第一栅电极层；
注入杂质，所述杂质穿透所述栅极介电层以在所述半导体衬底中形成围绕所述半导体衬底的有源区的注入隔离区；
在所述开口中蚀刻所述第一栅电极层以暴露所述栅极介电层；
用介电材料填充所述开口；以及
去除所述硬掩模层和所述第一栅电极层上面的介电材料。
在可选实施例中，所述方法进一步包括：在所述第一栅电极层上方形成第二栅电极层并且图案化栅电极。
在可选实施例中，在所述硬掩模层中形成开口包括：去除所述第一栅电极层位于所述硬掩模层中的所述开口的底部的部分。
在可选实施例中，去除所述硬掩模层和介电材料包括平坦化和湿蚀刻。
在可选实施例中，所述方法进一步包括在注入所述杂质之前在所述开口中沉积共形介电层。
在可选实施例中，所述硬掩模层和所述介电材料为相同材料。
在可选实施例中，所述第一栅电极层为多晶硅。
在可选实施例中，所述的方法进一步包括：在所述有源区中形成源极区和漏极区；以及，分别形成覆盖所述源极区和所述漏极区的源极接触件和漏极接触件。
在可选实施例中，所述方法进一步包括：在所述有源区中形成光电二极管。
在可选实施例中，将每个都被注入隔离区围绕的多个有源区连接以形成图像传感器。
在可选实施例中，注入所述杂质包括以大于大约50keV的注入能量注入。
附图说明
为更完整地理解实施例及其优点，现将结合附图所进行的以下描述作为参考，其中：
图1是根据本发明各方面的用于制造具有注入隔离区的半导体结构的各种方法实施例的流程图。
图2A和图2B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图3A和图3B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图4A和图4B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图5A和图5B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图6A和图6B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图7A和图7B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图8A和图8B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图9A和图9B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图10A和图10B是根据一些实施例的制造器件的中间阶段的俯视图和截面图；
图11A、11B、11C和11D是根据一些实施例的制造器件的中间阶段的俯视图和截面图；以及
图12A和图12B是根据一些实施例的器件的俯视图和电路图。
具体实施方式
下面，详细讨论本发明实施例的制造和使用。然而，应该理解，所述实施方法提供了许多可以在各种具体环境中实现的可应用的发明构思。所讨论的具体实施例仅是例证，而不用于限制本公开文本的范围。
根据各种示例性实施例提供了一种形成注入隔离区以及在与注入隔离区相邻的有源区形成半导体器件的方法。示例说明了形成注入隔离区和器件的中间阶段。讨论了各实施例的变形。在本申请各种视图和示例性实施例中，相同的数字用于指代相同元件。
注入隔离区用于将形成在半导体中的电子部件相互隔离。这些电子部件包括二极管(例如，光电二极管和肖特基二极管)、晶体管(例如，场效应晶体管、双极结型晶体管以及绝缘栅极双极晶体管)，以及其他电子部件(例如，整流器、晶闸管和电容器)。这些电子部件(一起或者它们自己)为在各种应用中使用的半导体器件。例如，图像传感器中的像素包括一个或者多个光电二极管以及连接至一个或者多个光电二极管的三个或者更多的晶体管。在另一实例中，一些晶体管(通常六个或者八个)用于形成1位静态随机存储器。
通过用导电类型与晶体管的有源区的导电类型相反的掺杂剂注入半导体衬底形成围绕晶体管的注入隔离区。形成横穿有源区的栅极结构以控制晶体管。在正常操作期间，注入隔离区阻止电流通过栅极结构的端部泄露并且消除来自其他电子部件的噪声影响。为了确保没有电流桥接晶体管的沟道区，栅极结构形成为在两侧的端盖，所述端盖覆盖围绕晶体管的隔离区。没有端盖的话，小失准会暴露沟道区的部分，其可能被桥接作为泄露通路。然而，注入隔离区上的端盖的使用可能在高电压施加到栅极时造成寄生晶体管的形成。具体地，寄生晶体管会包括端盖作为栅极以及端盖下面的注入隔离区作为沟道区，并且从它的主晶体管转移能量。寄生晶体管通过减小有效沟道的宽度和产生干扰电场可能影响主晶体管的性能。如果寄生晶体管形成，用于主晶体管的阀值电压将提高并且功耗会提高。
根据本发明的各种实施例公开了使用降低或者消除形成寄生晶体管可能性的注入隔离区域的半导体器件。还公开了用于制造半导体器件的方法。端盖介电层使用在注入隔离区和注入隔离区上方的部分栅电极之间以降低形成寄生晶体管的沟道区的可能性。首先在掩模堆叠件中形成开口以在开口底部将掺杂剂注入到注入隔离区内。掺杂剂可经过掩模堆叠件的一层或者多层，掩模堆叠件包括栅电极层。然后，在开口中沉积介电材料，并且去除栅电极层上面的所有材料。如形成的，硬掩模和注入隔离区自对准。在一些实施例中，第二栅电极层被包括在部分端盖介电层上方。在一些实施例中，在两个硬掩模沉积之间进行注入以减小注入隔离区的关键尺寸。
图1是根据本发明各方面的用于制造具有注入隔离区的半导体结构的各种方法实施例的流程图。图2A/2B至图11A/11B是根据图1的流程图中示出的各种方法实施例的一些操作的制造器件的中间阶段的俯视图和截面图。具有“A”标号的图是显示切线A-A’的俯视图。切线A-A’是具有“B”标号的图的截面图的切面。所有后续具有“A”和“B”标号的图具有相同的切线，A”和“B”标号，不再对每个图进行重复描述。注意用于示例说明各实施例的各附图不必按比例绘制。在本公开文本中，晶圆指包括衬底以及衬底中或者上方的各层的部分制造的工件。
参照图1，流程图100包括操作102，在半导体衬底上方形成栅极介电层。图2A和2B是根据图1的操作102的晶圆200的俯视图和截面图。提供了衬底202。在一些实施例中，衬底202是块状硅衬底。在一些实施例中，衬底202是绝缘体上硅衬底。在可选实施例中，衬底202由其他半导体材料形成，例如，碳化硅、硅锗、III-V化合物半导体材料等等。栅极介电层204沉积在衬底202上方。栅极介电层204可包括氧化物、氮化物、氧氮化物、碳化物或者它们的组合。栅极介电层204可以为热生长氧化硅并且厚度可以在大约20埃和200埃之间。在一些实施例中，介电层204为大约70埃。在一些实施例中，栅极电介质204是高k电介质，例如，硅酸铪，硅酸锆，二氧化铪和二氧化锆。
参照图1，在操作104中，在栅极介电层上方形成第一栅电极层。图3A和图3B包括栅极介电层204上方的栅电极层206。栅电极层206可以由氧化硅的栅极介电层上方的多晶硅形成。可选地，栅电极层206可以由诸如高k介电层上方的钽、钨、氮化钽以及氮化钛之类的金属形成。
参照图1，在操作106中，在第一栅电极层上方形成硬掩模层。图3A和图3B包括栅电极层206上方的硬掩模层208。在一些实施例中，一层或者多层被包括在硬掩模层208和栅电极层206之间。例如，这些层的一层或者多层包括底部抗反射涂(BARC)层。硬掩模层208足够厚以保护下面的栅电极层206免受后续的离子注入操作。对于高能量(例如，大于大约50keV)离子注入，硬掩模层可以大于1000埃。在一些实施例中，硬掩模208包括氮化硅。在可选实施例中，硬掩模208由其他介电材料(例如，氧氮化硅(SiON)、碳化硅或者氧化硅)形成。
参照图1，在操作108中，在硬掩模层中形成开口以暴露第一栅电极层或者栅极介电层。如图4A和图4B所示，图案化硬掩模208以形成开口209和211。图4B示出了两种类型的开口。在一些实施例中，开口表示为暴露栅极介电层204的209。在其他实施例中，开口表示为暴露第一栅电极层206的211。可去除栅电极层206的一部分。开口209和211，虽然图4B中看上去是分离的开口，可以为围绕有源区212的连续开口的部分，如图4A所示。换句话说，在实际的器件中，整个开口(如截面中示出的开口)可能向下延伸至介电层204(换句话说，两者可能看似孔209)或者整个开口可能仅延伸至第一栅电极层206(换句话说，两者可能看似孔211)。图4B中示出的两种类型的孔仅用于说明目的。在一些实施例中，如图4A所示，开口209或者211是矩形。在可选实施例中，根据将被隔离的器件的形状，开口209和开口211具有其他的布局和形状。首先在硬掩模层208上方沉积光刻胶并且对其图案化。在显影和去除部分光刻胶层之后，进一步对硬掩模层208进行蚀刻步骤，使得可去除部分或者所有栅电极层206。例如，可使用基于氟的化学物质或者基于氯的化学物质(例如，四氟化碳或者氯气)作为蚀刻剂进行开口209/211的蚀刻。在如图4A和图4B示出的一些实施例中，开口暴露栅极介电层204。
返回参照图1，在操作112中，杂质穿过栅极介电层注入半导体衬底中。如图5B中所示，注入到半导体衬底内的杂质形成注入隔离区214。结果，注入隔离区214围绕可用于形成场效应晶体管(FET)器件的有源区212(图5A中示出的)。以以下方式进行注入(由箭头代表)：对注入的杂质使用足够高以穿透部分栅电极层206(如果在图1的操作108中没有完全被去除)和栅极介电层204的能量水平，但是没有足够高到穿透部分栅电极层206上方的硬掩模层208。在一些实施例中，注入的杂质是诸如包括硼、铟和/或类似物的p型杂质。在可选的实施例中，注入的杂质是诸如包括磷、砷、锑和/或类似物的n型杂质。注入隔离区214的导电类型与器件的有源区的导电类型相反。
在一些实施例中，在注入杂质之前(图1的操作110)，进行在硬掩模层中的开口中沉积共形介电层的可选操作。如图6A和图6B所示，共形介电层216减小了硬掩模层中开口的尺寸以便产生较小的开口218。穿过较小开口218的后续离子注入形成相应较小尺寸的注入隔离区220。由于共形电介质还沉积在开口218的底部，调节后续离子注入参数以便期望量的掺杂剂会穿过共形介电层216和栅极介电层204(或者在一些实施例中栅电极层206)注入至下面的衬底202。在一些实施例中，共形电介质216和硬掩模层208为相同的材料。在其他实施例中，共形电介质216和硬掩模层208为不同的材料。图6A的注入隔离区220的尺寸相对于图5A的注入隔离区214减小，使得更大的有源区与相同的硅区一起使用，这提高了有源区的阱容量。
返回参照图1，在操作114中，蚀刻在开口中的第一栅电极层以暴露栅极介电层。在由操作108得到的硬掩模中的开口没有完全去除开口中的第一栅电极时进行这种操作。为了确保完全去除第一栅电极层，也可去除部分或者所有栅极介电层。如图7A和图7B所示，开口210形成在硬掩模层208中并且穿过第一栅电极层206向下至栅极介电层204，如图7B的右开口210中所示。在图7A中，在环形的沟槽210中暴露介电层204。然而，在一些实施例中，如图7B的左开口210所示，介电层204完全去除。换句话说，在实际的器件中，整个开口(如截面图中所示的两个开口)可能向下延伸至介电层204(换句话说，两者可能看似左开口210)或者整个开口可能仅延伸至第一栅电极层206(换句话说，两者可能看似右开口210)。图7B中示出的孔的两种类型仅用于说明目的。
返回参照图1，在操作116中，用介电材料填充开口。如图8A和图8B中所示，用介电材料填充图7B的开口210以在有源区212上面以及周围形成介电环222。在一些实施例中，介电材料与硬掩模层208是相同的材料。在其他实施例中，介电材料不相同。介电材料可以为提供隔离的氧化硅、氮化硅、氧氮化硅、掺碳氧化硅或者金属氧化物或者金属氮化物。尽管图8A没有示出在填充开口210之后硬掩模层208上面的任何介电材料，期望介电材料还会沉积在围绕开口的场中。
返回参照图1，在操作118中，去除硬掩模层和第一栅电极层上面的介电材料。根据用于将被去除的各层中的材料，多种工艺可以以不同的组合在一起使用以得到图9B的截面图。在一些实施例中，可使用化学机械抛光(CMP)操作以平坦化晶圆向下至第一栅电极层。CMP工艺可包括分解硬掩模层208的化学蚀刻剂以及机械抛光所述表面。湿蚀刻工艺还可使用诸如磷酸基蚀刻剂，尤其是如果BARC层使用在第一栅电极层和硬掩模层之间。可通过使用氢氟酸基蚀刻剂的另一种湿蚀刻去除附加的氧化物。图9A和图9B是操作118之后晶圆的俯视图和截面图。在俯视图中，介电环222围绕第一栅电极层206的有源区212。注入隔离环214嵌入半导体衬底202中，与介电环222对应。栅极介电层204设置在第一栅电极层206/介电环222和衬底202/嵌入的注入隔离214之间。栅极介电层204可在不同的区域具有不同的厚度。
返回参照图1，在操作120中，在第一栅电极层上方沉积第二栅电极层。如图10A和图10B所示，第二栅电极层224覆盖晶圆。第二栅电极层224通常与第一栅电极层206的材料相同。例如，如果第一栅电极层206是一种类型的多晶硅，那么第二栅电极层224是相同类型的多晶硅。在一些实施例中，第二栅电极层224是不同材料，例如，具有不同掺杂量的多晶硅。
返回参照图1，在操作122中，将一个或者多个栅电极层图案化以形成栅电极。所述操作包括在晶圆上方沉积光刻胶，将晶圆曝光成光图案，以及显影光刻胶以去除不想要的部分。然后，蚀刻晶圆以去除一个或者多个蚀刻工艺中不被光刻胶材料保护的材料。如图11A、图11B和图11C所示，图案化的栅电极包括将有源区分成源极区226、漏极区228，以及栅电极230下面的沟道区的第一栅电极层206的剩余部分238以及第二栅电极层224的剩余部分240。第二栅电极部分240在注入区234(234为在端盖232下面延伸的部分注入区214)上方的所有或者部分介电材料上方延伸。延伸部分变为栅电极的端盖232。邻接第一栅电极层238的介电材料的部分为端盖介电层244。尽管图11B示出了端盖介电层244具有在栅极端盖232下面的部分和不在栅极端盖232下面的部分，在一些实施例中，不在栅极端盖232下面的部分可被去除。
如图11C中所示，在本操作中或者在后续工艺中，围绕源极区226和漏极区228的介电材料242也可被去除。在本操作中或者在后续工艺中，源极区226和漏极区228中的栅极介电层和围绕注入隔离区234的栅极介电层可被去除。为了确保完全去除没有被光刻胶覆盖的区域的栅极介电层材料，在多晶硅干蚀刻之后可使用湿蚀刻。
可选地，如图11D中所示，在本次操作中不去除围绕源极区226和漏极区228和栅极介电层236下面的介电材料。在某些情况下，这些层不影响器件的电性能并且可保留在最终产品中。
在一种实例中，栅电极230具有总厚度T2，在大约1000埃。栅电极的第一栅电极层具有厚度T1，在大约500埃。第一栅电极层下面的栅极电介质具有在大约70埃的厚度。由于栅极电介质相对于第一栅电极层较薄，因此可减小端盖介电层244下面的它的厚度，端盖介电层244具有接近第一栅电极层的厚度，在大约500埃。
返回参照图1，阐述了一些附加操作以完成晶体管的形成描述，从而提供用于本发明的内容。操作124中，源极区和漏极区通过向半导体衬底内注入掺杂剂形成在有源区中。如果半导体器件包括光电二极管，它可通过注入导电类型与注入隔离区相反的掺杂剂形成在源区中。图11C示出了沿切线B-B’穿过栅电极230的端盖的图11A的部分制造的晶体管的截面图。如图11C中所示，在端盖处，栅极堆叠件包括栅极电介质236、端盖电介质244以及第二栅电极层240。源极226和漏极228在图11C中以虚部件中示出，因为这些部件实际在该附图中示出的B-B’的切面的后面。这些部件被包括以置放本发明实施例的其他示出的部件。在栅电极图案化期间可不去除或者可部分去除操作116中沉积的介电材料的其他部分。对晶圆进行退火以激活各种掺杂剂。在退火期间，当掺杂剂移动时，注入区扩散并且改变形状，因此沿栅电极的长度测量的注入隔离区的宽度可从沉积时的宽度增加。换句话说，即使在形成时注入隔离区与第一栅电极层238自对准，在退火之后注入隔离区和第一栅电极层238也可能不对准。
返回参照图1，在操作126中，在部分源极区和部分漏极区上方形成源极接触件和漏极接触件。源极区和漏极区形成和接触件形成的细节为本领域已知的，在此不再描述。
如所述的，本发明的各种实施例可用于形成不同的半导体器件。一个这种器件是图像传感器。图12A和图12B是具有三个晶体管的示例性图像传感器1200的布局和它的电路图。图像传感器1200包括光电二极管1201、转移晶体管1203、重置晶体管1205以及源极跟随器晶体管1207。注入隔离区1209形成在半导体器件周围并且在转移晶体管1203和重置晶体管1205之间、重置晶体管1205和源极跟随器晶体管1207之间以及源极跟随器晶体管1207和光电二极管1201之间。对于典型的图像传感器，注入隔离区是p型。光电二极管1201包括深n阱1213和位于部分深n阱1213上方的浅p阱1211。如电路图中所示，转移晶体管1203的源极连接至光电二极管1201，并且转移晶体管1203的漏极连接至重置晶体管1205的源极和源极跟随器晶体管1207的栅极。重置晶体管1205和源极跟随器晶体管1207两者的漏极连接至电源VDD。在图12A中，通过延伸转移晶体管1203的漏极和重置晶体管1205的源极至重合形成转移晶体管1203的漏极和重置晶体管1205的源极之间的连接。通过利用在布局上面的金属层形成源极跟随器晶体管1207的栅极和转移晶体管1203的漏极/重置晶体管1205的源极之间的连接。
在多种实施例中，形成注入隔离区，这种形成与传统浅沟槽隔离(STI)区相比对衬底的表面造成的损坏较小，因为STI形成要求对半导体衬底的强蚀刻。通过使用栅电极的端盖部分和注入隔离区之间的端盖电介质，避免了在一些条件下可能降低性能的寄生行为。进一步地，通过在注入隔离区之前减小硬掩模开口，注入隔离区可占用减少的芯片面积。因此提高了图像传感器的全阱容量。
根据一些实施例，一种器件包括具有有源区的半导体衬底，以及围绕所述有源区并且从所述半导体衬底的顶面延伸至所述半导体衬底内的注入隔离区。栅极介电层沉积在半导体衬底的有源区上方，其中栅极介电层在注入隔离区上方至少部分延伸。栅电极设置在栅极介电层上方，并且端盖介电层在注入隔离区上方的栅极介电层上并且位于栅电极和注入隔离区之间。
根据又一些其他实施例，一种方法包括在半导体衬底上方形成栅极介电层，在所述栅极介电层上方形成第一栅电极层，在所述第一栅电极层上方形成硬掩模层，以及在所述硬掩模层中形成开口以暴露所述第一栅电极层。然后注入杂质，其中所述杂质穿透部分栅电极层以在所述半导体衬底中形成注入隔离区。蚀刻栅电极层以暴露所述栅极介电层并且用介电材料填充所述开口。然后去除所述硬掩模层和所述第一栅电极层上面的介电材料。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该将这样的工艺、机器、制造、材料组分、装置、方法或步骤包括在保护范围内。此外，每项权利要求构成单独的实施例，并且多项权利要求和实施例的组合在本发明的范围内。

Claims (20)

1.一种半导体器件，包括：
具有有源区的半导体衬底；
注入隔离区，围绕所述有源区并且从所述半导体衬底的顶面延伸至所述半导体衬底内；
栅极介电层，位于所述有源区上方并且至少部分位于所述注入隔离区上方；
栅电极，位于部分所述栅极介电层上方；以及
端盖介电层，位于所述注入隔离区上方的所述栅极介电层上。
2.根据权利要求1所述的器件，其中，所述栅电极的一部分至少部分地位于所述注入隔离区上方。
3.根据权利要求2所述的器件，其中，位于所述注入隔离区上方的所述栅电极的所述一部分的厚度为所述端盖介电层的厚度。
4.根据权利要求1所述的器件，其中，所述端盖介电层的宽度等于或者小于沿栅电极长度的所述注入隔离区的宽度。
5.根据权利要求1所述的器件，其中，所述栅电极包括多晶硅。
6.根据权利要求1所述的器件，其中，所述有源区在金属氧化物半导体(MOS)器件中，所述注入隔离区与所述金属氧化物半导体器件的有源区具有相反的导电类型。
7.根据权利要求1所述的器件，其中，所述有源区包括光电二极管的一部分，并且所述注入隔离区具有p型导电性。
8.根据权利要求7所述的器件，其中，所述有源区进一步包括三个以上的晶体管。
9.根据权利要求1所述的器件，其中，所述端盖介电层包括氧化硅。
10.一种形成半导体器件的方法，包括：
在半导体衬底上方形成栅极介电层；
在所述栅极介电层上方形成第一栅电极层；
在所述第一栅电极层上方形成硬掩模层；
在所述硬掩模层中形成开口以暴露所述第一栅电极层；
注入杂质，所述杂质穿透所述栅极介电层以在所述半导体衬底中形成围绕所述半导体衬底的有源区的注入隔离区；
在所述开口中蚀刻所述第一栅电极层以暴露所述栅极介电层；
用介电材料填充所述开口；以及
去除所述硬掩模层和所述第一栅电极层上面的介电材料。
11.根据权利要求10所述的方法，进一步包括：在所述第一栅电极层上方形成第二栅电极层并且图案化栅电极。
12.根据权利要求10所述的方法，其中，在所述硬掩模层中形成开口包括：去除所述第一栅电极层位于所述硬掩模层中的所述开口的底部的部分。
13.根据权利要求10所述的方法，其中，去除所述硬掩模层和介电材料包括平坦化和湿蚀刻。
14.根据权利要求10所述的方法，进一步包括在注入所述杂质之前在所述开口中沉积共形介电层。
15.根据权利要求10所述的方法，其中，所述硬掩模层和所述介电材料为相同材料。
16.根据权利要求10所述的方法，其中，所述第一栅电极层为多晶硅。
17.根据权利要求10所述的方法，进一步包括：
在所述有源区中形成源极区和漏极区；以及
分别形成覆盖所述源极区和所述漏极区的源极接触件和漏极接触件。
18.根据权利要求10所述的方法，进一步包括：
在所述有源区中形成光电二极管。
19.根据权利要求10所述的方法，其中，将每个都被注入隔离区围绕的多个有源区连接以形成图像传感器。
20.根据权利要求10所述的方法，其中，注入所述杂质包括以大于50keV的注入能量注入。
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