CN101661956A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法。该半导体器件包括：具有限定有源区域的沟槽的衬底、掩埋沟槽的隔离层、在沟槽顶部拐角部形成的用于当栅极绝缘层在有源区域上生长时增强沟槽顶部拐角部的氧化的助氧化剂区域、以及在栅极绝缘层上形成的栅极导电层。

Description

半导体器件及其制造方法
相关申请
本发明要求2008年8月27日提交的韩国专利申请10-2008-0083998的优先权，通过引用将其全部内容并入本文。
技术领域
本发明涉及制造半导体器件栅极的方法，并且更具体地涉及形成用于沟槽的隔离层的方法。
背景技术
随着半导体器件集成度的提高，已经进行许多研究来开发用于减小隔离区域的技术。引入浅沟槽隔离(STI)作为用于通过隔离区域平坦化和精确设计规则而具有高集成度的下一代器件的隔离技术。
图1A是说明根据相关技术的金属氧化物半导体(MOS)晶体管的典型栅极的平面图，图1B是说明图1的栅极沿着I-I’线的截面图。图2A至2H是说明图1A的栅极沿着I-I’线的截面图，其用于描述STI工艺。
如图2A中所示，在衬底100上形成垫氧化物层102和垫氮化物层104。
如图2B中所示，在垫氮化物层104上形成用于形成沟槽的蚀刻掩模106。
如图2C中所示，通过利用蚀刻掩模106来实施蚀刻工艺在衬底100中形成沟槽108。在该蚀刻工艺中，部分地蚀刻垫氮化物层104、垫氧化物层102和衬底100。结果，形成垫氮化物图案104A、垫氧化物层图案102A以及内部具有沟槽108的衬底100A。
如图2D中所示，移除蚀刻掩模106(参见图2C)。
然后，在沟槽108的内侧上形成侧壁钝化层110。
如图2E中所示，沉积绝缘层112直至填充沟槽108。
如图2F中所示，通过抛光绝缘层112(参见图2E)之后移除垫氮化物层图案104A(参见图2E)，在沟槽108中形成第一隔离层图案112A。
如图2G中所示，通过蚀刻垫氧化物层图案102A来移除垫氧化物层图案102A(参见图2F)。在该工艺中，也蚀刻第一隔离层图案112A和侧壁钝化图案110的一部分，由此形成第二隔离层图案112B和侧壁钝化图案110A。
然后，如图1B和图2H中所示，在衬底100A的有源区域101上形成栅极绝缘层114和栅极导电层116。此处，通过在氧气(O2)气氛中实施氧化工艺来氧化有源区域101从而形成栅极绝缘层114。
然而，根据相关技术的半导体器件的STI工艺具有以下问题。
图2D中，通过氧化工艺来氧化沟槽的内侧壁以形成侧壁钝化层110。因为在侧壁钝化层110处吸收衬底100A中的杂质，所以沟槽108的顶部拐角部120(参见图2H)的杂质浓度改变。衬底100A中的杂质浓度影响栅极绝缘层114的生长。
因此，当在图2H中生长栅极绝缘层114时，在沟槽108的顶部拐角部的栅极绝缘层的生长厚度变得比目标厚度薄，如图3中所示。因此，不能均匀生长栅极绝缘层，使得击穿电压降低和栅极氧化物层完整性(GOI)劣化，如图4中所示。
此外，由于沟槽108的顶部拐角部120的杂质浓度的改变，所以形成具有阈值电压低于原始沟道的寄生晶体管。因此，当实施晶体管的断开操作时，漏电流增加。这种漏电流劣化作为开关元件的晶体管的性能且降低阈值电压失配。如图5中所示，其结果可实现不良操作，这是因为其显示不能表示为SPICE模型的I-V曲线特性。
发明内容
本发明的实施方案涉及提供一种半导体器件及其制造方法，该方法通过防止在沟槽的顶部拐角部形成薄的栅极绝缘层来形成具有均匀厚度的栅极绝缘层。
根据本发明的一个方面，提供一种半导体器件，其包括：具有限定有源区域的沟槽的衬底、掩埋沟槽的隔离层、在沟槽顶部拐角部形成的用于当栅极绝缘层在有源区域上生长时增强沟槽顶部拐角部的氧化的助氧化剂区域、以及在栅极绝缘层上形成的栅极导电层。
根据本发明的另一方面，提供一种制造半导体器件的方法，其包括：通过在衬底中形成沟槽来限定有源区域，在沟槽中形成隔离层，在沟槽的顶部拐角部形成助氧化剂区域，通过氧化有源区域来形成栅极绝缘层，和在栅极绝缘层上形成栅极导电层。
附图说明
图1A和1B说明典型的半导体器件。
图2A至2H是图1沿着I-I’线的截面图，以描述根据相关技术制造半导体器件的方法。
图3是典型半导体器件的截面图。
图4是示出根据相关技术的半导体器件的栅极氧化物层完整性(GOI)分析结果的曲线图。
图5是示出根据相关技术的半导体器件的I-V特性的曲线图。
图6是根据本发明的第一实施方案的半导体器件的平面图。
图7A和7B是沿着图6的I-I’和II-II’线的截面图。
图8A至8E是描述制造根据本发明的第一实施方案的半导体器件的方法的截面图。
图9是根据本发明的第二实施方案的半导体器件的平面图。
图10A和10B是沿着图9的I-I’和II-II’线的截面图。
图11是根据本发明的第三实施方案的半导体器件的平面图。
图12A和12B是沿着图10的I-I’和II-II’线的截面图。
图13是采用本发明实施方案的半导体器件的截面图。
图14是示出采用本发明实施方案的半导体器件的GOI分析结果的曲线图。
图15是示出采用本发明实施方案的半导体器件的I-V特性的曲线图。
具体实施方式
通过以下说明将可以理解本发明的其他目的和优点，并且通过参考本发明的实施方案将使这些目的和优点变得显而易见。附图中，为了清楚和方便起见，放大层和区域的厚度以及间隙。可以理解的是，当一层被称为形成在另一层“之上”时，其可以直接位于其他层之上或也可存在中间层。而且，其间可以插入第三层。在整个说明书中，相同的附图标记表示相同的元件。如果一个附图标记包含字母，则其表示通过蚀刻或抛光工艺改变的相同的层。
图6是根据本发明的第一实施方案的半导体器件的平面图，图7A和7B是说明图6的半导体器件沿着I-I’和II-II’线的截面图。
参考图6至7B，根据第一实施方案的半导体包括：具有沟槽203的衬底200A和在沟槽203的顶部拐角部形成的助氧化剂区域207。
形成助氧化剂区域207，以增强在预定部特别是沟槽的顶部拐角部，在用于形成栅极绝缘层208的氧化工艺中的氧化(生长速度)。可以通过注入具有与衬底200A的导电类型相同或不同的杂质离子来形成助氧化剂区域207。而且，如果通过注入具有与衬底200A的导电类型相同的杂质离子来形成助氧化剂区域207，那么助氧化剂区域207的杂质浓度可以形成为高于衬底200A的杂质浓度，以进一步增强氧化。例如，如果衬底200A包括阱(well)(未示出)的话，那么助氧化剂区域207的浓度形成为高于该阱的浓度。此外，相比沟槽208，助氧化剂区域207形成为离衬底200A的顶表面较浅的深度。
根据第一实施方案的半导体器件还包括：掩埋于沟槽203中的隔离层205B、通过氧化衬底200A形成的栅极绝缘层208和在栅极绝缘层208上形成的栅极导电层209。在由沟槽203限定的有源区域上形成栅极绝缘层208。根据第一实施方案的半导体器件还包括：在栅极导电层209两侧处暴露的有源区域上形成的源极区域和漏极区域210、以及结区域211。
有源区域为盒式(box type)。沿与有源区域交叉的方向形成栅极导电层209。可沿有源区域的短轴方向形成栅极导电层209。
形成助氧化剂区域207以围绕有源区域的外形(outline)。此处，可在隔离层205B和有源区域中形成助氧化剂区域207。在这种情况下，在有源区域和隔离层205B之间形成的侧壁钝化层204A中形成助氧化剂区域207。
而且，在栅极导电层209与有源区域重叠的区域处可形成助氧化剂区域207。在隔离层205B和有源区域中可形成助氧化剂区域207。在这种情况下，在有源区域和隔离层205B之间形成的侧壁钝化层204A中形成助氧化剂区域207。此外，可仅仅在除了隔离层205B之外的有源区域中选择性地形成助氧化剂区域207。
以下，将说明根据本发明的第一实施方案的半导体器件的制造方法。
图8A至8E是说明制造根据本发明的第一实施方案的半导体器件的方法的截面图。
如图8A中所示，准备衬底200。衬底200是由选自Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP中的一种材料制成的半导体衬底。而且，衬底200具有p型或n型。
然后，在衬底200中形成阱之后，实施用于控制沟道区域中的阈值电压的离子注入工艺。
在衬底200上形成作为缓冲层的垫氧化物层201和作为硬掩模的垫氮化物层202。形成垫氧化物层201以防止衬底200的表面在沉积垫氮化物层202时受到损坏。
通过氧化工艺形成垫氧化物层201。例如，形成硅氧化物层。当沉积垫氮化物层时，通过低压化学气相沉积(LPCVD)工艺来形成垫氮化物层202以最小化施加到衬底200的应力。例如，垫氮化物层202由硅氮化物层制成。或者，垫氮化物层可以是氮化物层(硅氮化物层)、氧化物层(硅氧化物层)以及氧氮化物层(硅氧氮化物层SiON)堆叠的多层。
如图8B中所示，通过蚀刻形成沟槽203。
如下形成沟槽203。利用用于形成沟槽的诸如光刻胶图案的蚀刻掩模来形成垫氮化物层图案202A。然后，利用垫氮化图案202A形成垫氧化物层图案201A。通过蚀刻部分衬底200A，在衬底203中形成多个沟槽203。此处，实施干蚀刻工艺来形成沟槽203的内表面的垂直轮廓，即蚀刻表面。例如，利用等离子体蚀刻设备来实施干蚀刻工艺。
而且，利用溴化氢(HBr)气体或氯(Cl2)气体作为蚀刻气体。或者，可利用HBr/Cl2/O2的气体混合物作为蚀刻气体。
如图8C中所示，在沟槽203的内侧上形成侧壁钝化层204。通过圆化(rounding)蚀刻表面即沟槽203的内侧，并实施氧化工艺来避免电场集中于角落，形成侧壁钝化层204。例如，通过干蚀刻工艺或湿蚀刻工艺来形成硅氧化物层。
然后，形成隔离层205直至掩埋沟槽203。此处，利用甚至在高深宽比的情况下依然能提供优异填充特性的高密度等离子体化学气相沉积(HDP-CVD)，隔离层205可形成为非掺杂硅酸盐玻璃(USG)层。或者，隔离层205可形成为HDP层和旋涂电介质(SOD)层的层叠结构。此处，聚硅氮烷(PSZ)层可用作SOD层。此外，可以利用能够通过旋涂方式形成的材料。而且，隔离层205可由硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、原硅酸四乙酯(TEOS)或其堆叠层形成。
如图8D中所示，选择性地移除垫氮化物层图案202A(参见图8C)。移除垫氮化图案202A的工艺采用磷酸溶液(H3PO4)。
然后，实施清洗工艺。清洗工艺采用缓冲氧化物蚀刻剂(BOE)溶液或稀释的HF(DHF)溶液来移除诸如颗粒的外来物质。
同时，因为通过移除垫氮化物层图案202A的工艺和清洗工艺使得隔离层205A蚀刻掉预定厚度，所以隔离层205A可以以垫氧化物层201A的高度进行凹陷。
然后，在沟槽203的顶部拐角部形成助氧化剂区域207。通过注入具有与衬底200A的导电类型相同或不同的杂质离子来形成助氧化剂区域207。而且，助氧化剂区域207的杂质浓度形成为高于衬底200A的杂质浓度。而且，相比沟槽203，助氧化剂区域207形成为离衬底200A的顶表面较浅的深度。此处，通过离子注入或扩散可形成助氧化剂区域207。例如，利用III族元素硼(B)以及VI族元素磷(P)和砷(As)来实施离子注入工艺。扩散工艺采用杂质气体B2H6来扩散硼(B)，或采用杂质气体PH4来扩散砷(As)。此处，氩气(Ar)或氮气(N2)用作载气。
如图8E中所示，移除垫氧化物层201A(参见图8D)。在该步骤中，隔离层205B可以凹陷预定的深度。因此，隔离层205B可低于衬底200A的顶表面。
然后，在衬底200A上形成栅极绝缘层208。此处，通过氧化衬底200A来形成栅极绝缘层208。例如，栅极绝缘层208由硅氧化物层构成。在形成硅氧化物层之后，通过在形成硅氧化物层之后实施采用氮气(N2)的热处理，在硅氧化物层和衬底200A之间的界面上进一步形成氮化物层。可以实施干氧化工艺、湿氧化工艺或自由基离子氧化工艺来氧化衬底200A。优选实施干氧化工艺和湿氧化工艺而不是自由基离子氧化工艺。
然后，在栅极绝缘层208上形成栅极导电层209。栅极导电层209由选自多晶硅层、过渡金属和稀土元素金属中的一种制成。栅极导电层209可由相对于栅极绝缘层208具有优异界面特性且比金属更容易蚀刻的多晶硅层制成。例如，通过LPCVD方法来形成多晶硅层。SiH4气体用作源气体，PH3气体用作掺杂气体。而且，铁(Fe)、钴(Co)、钨(W)、镍(Ni)、钯(Pd)、白金(Pt)、钼(Mo)或钛(Ti)用作过渡金属。
而且，铒(Er)、镱(Yb)、钐(Sm)、钇(Y)、镧(La)、铈(Ce)、铽(Tb)、镝(Dy)、钬(Ho)、铥(Tm)和镥(Lu)用作稀土元素。
图9是根据本发明的第二实施方案的半导体器件的平面图，图10A和10B是图9沿着I-I’和II-II’线的截面图。
参考图9至10B，根据第二实施方案的半导体器件基本具有与第一实施方案相同的结构。与助氧化剂区域207形成为围绕有源区域的外形的第一实施方案不同，第二实施方案的助氧化剂区域304以杆状局部地形成在栅极导电层306与有源区域重叠的区域处。此处，在有源区域和隔离层303中形成助氧化剂区域304。
因为第二实施方案的其他组成要素与第一实施方案的那些组成要素相同，所以省略其详述。在图9和10中，附图标记301表示沟槽，附图标记302表示侧壁钝化层，附图标记303是隔离层，附图标记305是栅极绝缘层，附图标记307是源极区域和漏极区域，附图标记308是结区域。
图11是根据本发明第三实施方案的半导体器件的平面图，图12A和12B是图11沿着I-I’和II-II’线的截面图。
参考图11至12B，根据第三实施方案的半导体器件的助氧化剂区域404以杆状局部地形成在栅极导电层406与有源区域重叠的区域处，这与第二实施方案的助氧化剂区域404相同。仅仅在有源区域中形成助氧化剂区域404。
因为其他组成要素与第一实施方案的那些组成要素相同，所以省略其详述。在图10和11中，附图标记401表示沟槽，附图标记402是侧壁钝化层，附图标记403是隔离层，附图标记405是栅极绝缘层，附图标记407是源极区域和漏极区域，附图标记408是结区域。
以下，将说明本发明的第一至第三实施方案的效果。
图13是使用本发明实施方案的半导体器件的截面图。图14是示出采用本发明实施方案的半导体器件的GOI分析结果的曲线图，图15是示出采用本发明实施方案的半导体器件的I-V特性的曲线图。
图13清晰地示出在沟槽的顶部拐角部以均匀厚度形成的栅极绝缘层。即，助氧化剂区域使得栅极绝缘层能在沟槽的顶部拐角部稳定地生长。
图14的GOI分析结果曲线图清晰地示出：与相关技术的GOI特性相比，当应用本发明的实施方案时(之后)，显著改善了GOI特性。即，与相关技术相比，当应用本发明的实施方案时，显著改善了击穿电压。如图15中所示，与相关技术(参见图5)相比，如果应用本发明的实施方案，那么可以获得理想的V-I曲线。
本发明的实施方案涉及一种半导体器件及其制造方法。本发明中，在沟槽的顶部拐角区域处形成助氧化剂区域，以促进沟槽的顶部拐角部的栅极绝缘层的生长，用于形成具有均匀厚度的栅极绝缘层。因此，可以改善GOI特性和I-V特性以及击穿电压。
虽然已经参考特定实施方案对本发明进行了说明，但是对于本领域技术人员来说显而易见的是，在不脱离由如下权利要求所限定的本发明的精神和范围的情况下，可以作出各种改变和变化。

Claims (30)

1.一种半导体器件，包括：
具有限定有源区域的沟槽的衬底；
掩埋所述沟槽的隔离层；
在所述沟槽的顶部拐角部形成的助氧化剂区域，用于当栅极绝缘层在所述有源区域上生长时增强在所述沟槽顶部拐角部的氧化；和
在所述栅极绝缘层上形成的栅极导电层。
2.如权利要求1的半导体器件，其中所述助氧化剂区域通过注入具有与所述衬底的导电类型相同的杂质离子而形成。
3.如权利要求2的半导体器件，其中所述助氧化剂区域形成的浓度高于所述衬底。
4.如权利要求3的半导体器件，其中所述助氧化剂区域通过注入选自硼离子(B)、磷离子(P)和砷离子(As)中的一种而形成。
5.如权利要求1的半导体器件，其中所述助氧化剂区域通过注入具有与所述衬底的导电类型不同的杂质而形成。
6.如权利要求1的半导体器件，其中所述有源区域为盒式。
7.如权利要求6的半导体器件，其中所述栅极导电层沿着与所述有源区域交叉的方向形成。
8.如权利要求7的半导体器件，其中所述助氧化剂区域围绕所述有源区域而形成。
9.如权利要求8的半导体器件，其中所述助氧化剂区域形成在所述有源区域和所述隔离层中。
10.如权利要求7的半导体器件，其中所述助氧化剂区域在所述栅极导电层与所述有源区域重叠的区域以杆状形成。
11.如权利要求10的半导体器件，其中所述助氧化剂区域形成在所述有源区域和所述隔离层中。
12.如权利要求10的半导体器件，其中所述助氧化剂区域形成在所述有源区域而非所述隔离层中。
13.如权利要求1的半导体器件，还包括在所述沟槽和所述隔离层之间的通过氧化所述沟槽的内侧而形成的侧壁钝化层。
14.如权利要求13的半导体器件，其中所述助氧化剂区域形成在所述有源区域和所述隔离层之间的所述侧壁钝化层中。
15.如权利要求1或14的半导体器件，其中所述隔离层形成为低于所述衬底的顶表面。
16.一种制造半导体器件的方法，包括：
通过在衬底中形成沟槽来限定有源区域；
在所述沟槽中形成隔离层；
在所述沟槽的顶部拐角部形成助氧化剂区域；
通过氧化所述有源区域来形成栅极绝缘层；
在所述栅极绝缘层上形成栅极导电层。
17.如权利要求16的方法，其中通过注入具有与所述衬底的导电类型相同的杂质来形成所述助氧化剂区域。
18.如权利要求17的方法，其中以高于所述衬底的浓度形成所述助氧化剂区域。
19.如权利要求18的方法，其中通过注入选自硼离子(B)、磷离子(P)和砷离子(As)中的一种来形成所述助氧化剂区域。
20.如权利要求16的方法，其中通过注入具有与所述衬底的导电类型不同的杂质来形成所述助氧化剂区域。
21.如权利要求16的方法，其中所述有源区域形成为盒式。
22.如权利要求16的方法，其中沿与所述有源区域交叉的方向形成所述栅极导电层。
23.如权利要求22的方法，其中形成所述助氧化剂区域，将所述有源区域围绕。
24.如权利要求23的方法，其中在所述有源区域和所述隔离层中形成所述助氧化剂区域。
25.如权利要求16的方法，其中在所述栅极导电层与所述有源区域重叠的区域处以杆状形成所述助氧化剂区域。
26.如权利要求25的方法，其中在所述有源区域和所述隔离层中形成所述助氧化剂区域。
27.如权利要求25的方法，其中在所述有源区域而非所述隔离层中形成所述助氧化剂区域。
28.如权利要求16的方法，还包括：在所述限定有源区域之后，通过氧化所述沟槽的内侧来形成侧壁钝化层。
29.如权利要求28的方法，其中在所述有源区域和所述隔离层之间的所述侧壁钝化层中形成所述助氧化剂区域。
30.如权利要求16的方法，其中所述隔离层形成为低于所述衬底的顶表面。
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