KR20090128997A - 반도체 제조 시 활성영역 모서리의 씬현상 개선 방법 - Google Patents

Abstract

본 발명은 반도체 제조시 활성영역 모서리의 씬현상을 개선시키는 방법에 관한 것이다. 즉, 본 발명에서는 반도체 장치의 STI 형성 시 소자 분리막과 인접한 활성 영역의 모서리 부분에 대해 CDE 공정을 통해 라운딩 시킨 후, 이온 주입 공정을 수행하여 비결정질화시켜, 해당 활성 영역의 모서리 부분에 산화막이 상대적으로 두껍게 형성되도록 함으로써, 모서리 부분의 씬(thinning) 현상을 개선시켜 반도체 소자의 동작 특성 신뢰도를 향상시킬 수 있다.

반도체, 활성영역, 이온 주입, 씬현상, STI

Description

반도체 제조 시 활성영역 모서리의 씬현상 개선 방법{METHOD FOR IMPROVING THINNING PHENOMENON ON EDGE OF ACTIVE AREA IN FABRICATING SEMICONDUCTOR}

본 발명은 반도체 장치의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정 시 소자 분리막과 활성영역(active area)의 모서리(edge) 부분에 대해 이온 주입(ion implant) 공정을 수행하여 비결정질화시켜(amorphous), 해당 활성 영역의 모서리 부분에 산화막(oxidation layer)이 상대적으로 두껍게 형성되도록 함으로써, 모서리 부분의 씬(thinning) 현상을 개선시켜 반도체 소자의 특성 열화를 방지시킬 수 있는 반도체 제조 시 활성영역 모서리의 씬현상 개선 방법에 관한 것이다.

근래 들어, 반도체 장치의 집적화가 거듭 진행됨에 따라 반도체 장치의 소자분리특성을 향상시키기 위하여, 소자 분리 구조로서 STI 구조가 이용되어 왔다. 상기 STI 구조는 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 상기 트렌치에 화학기상증착법(Chemical Vapor Deposition: CVD)으로 산화막을 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 불필요한 산화막 을 식각하여 소자 분리막을 형성하는 기술로, 종래 반도체 기판 상에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로커스(Local Oxidation of Silicon: LOCOS)구조에 비해 소자분리특성이 우수하고 그 전유면적도 작아 현재 고집적도 반도체 장치에 대부분 사용되고 있다.

도 1a 내지 도 1g는 종래 반도체 장치의 플래쉬(flash) 소자 제조시의 STI 제조를 위한 공정 모식도를 도시한 것으로, 이하 도 1a 내지 도 1g를 참조하여 종래 STI 공정을 살펴보기로 한다.

먼저, 도 1a에서와 같이 반도체 기판(si substrate)(101)상에 패드 산화막(pad oxide)(102)과 패시베이션막(pasivation layer)인 실리콘 질화막(SiN)(103), 그리고 패드 TEOS(Tetra-Ethyl-Ortho-Silicate)막(104)을 순착적으로 증착시킨다. 이어, 도 1b에서와 같이 포토레지스트막 마스크(photo-resist mask)를 이용하여 패드 TEOS막(104)과 실리콘 질화막(103), 패드 산화막(102) 및 반도체 기판(101)을 반응성 이온식각(Reactive Ion Etch: RIE)하여 트렌치(trench)(105)를 형성시킨다.

그런 후, 도 1c에서와 같이 반도체 기판의 전면에 트렌치(105)가 매립될 수 있을 정도로 HDP(High Density Plasma) 방식으로 소자분리 산화막(106)을 적층시킨 후, 도 1d에서와 같이 실리콘 질화막(103)이 노출될 때까지 CMP를 수행하여 반도체 기판을 평탄화시킨다. 이어, 도 1e에서와 같이 실리콘 질화막(103)과 패드 산화막(102)을 순차적으로 식각하여 STI 프로파일(106')을 완성시키게 된다.

그러나, 위와 같은 종래 STI 형성 공정에서는 도 1f에서와 같이 실리콘 산화 막(103)과 패드 산화막(102)을 습식식각(wet etch)에 의해서 제거하는 동안 터널 산화막(tunnel oxide)(108)이 성장되고, 소자 분리막인 STI 프로파일(106')과의 모서리 부분이 과도하게 식각되어 디보트(divot)(107)가 발생된다. 그런 후, 도 1g에서와 같이 플로팅 게이트(floating gate)인 폴리 실리콘막(poly silicon layer)(109)이 증착되는 경우 STI 프로파일(106')은 더 이상 변화지 않게 된다.

위와 같은 STI 형성 공정에서의 디보트의 발생은 종래 0.13μm 공정까지는 이러한 디보트로 인해 생기는 소자 분리막의 모서리 부분이 게이트 길이에 비해 상대적으로 작아 큰 영향이 없었으나, 반도체 제작룰이 90nm로 내려오면서 이러한 디보트의 발생이 더 이상 무시할 수 없는 결함 요소가 되었다.

즉, 도 1f에서와 같이 디보트가 발생하는 활성영역의 모서리 부분에서는 얇은 산화막(thin oxide)으로 인해 NMOS 셀(cell)의 채널이 먼저 생성되어 리키지(leakage)가 발생할 수 있어, 도 2의 험프(hump) 특성 그래프에서 보여지는 바와 같이 반도체 소자가 동작 전압 이하에서 이상 전류를 흐르게 하는 험프 현상이 유발되는 등 소자 특성 열화의 원인이 되는 문제점이 있었다.

상술한 본 발명은 반도체 소자의 STI 형성 시 활성영역 모서리의 씬현상을 개선하는 방법으로서, 실리콘 질화막 및 TEOS 막이 적층된 반도체 기판 상부의 STI 형성 영역을 RIE 수행하여 트렌치를 형성시키는 단계와, 상기 트렌치와 인접한 반도체 기판의 활성 영역 모서리 부분에 대해 CDE 공정을 수행하여 라운딩시키는 단계와, 상기 라운딩된 모서리 부분에 대해 이온 주입 공정을 수행하는 단계를 포함한다.

본 발명에서는 반도체 장치의 STI 형성 시 소자 분리막과 인접한 활성 영역의 모서리 부분에 대해 CDE 공정을 통해 라운딩 시킨 후, 이온 주입 공정을 수행하여 비결정질화시켜, 해당 활성 영역의 모서리 부분에 산화막이 상대적으로 두껍게 형성되도록 함으로써, 모서리 부분의 씬(thinning) 현상을 개선시켜 반도체 소자의 동작 특성 신뢰도를 향상시킬 수 있는 이점이 있다.

따라서 본 발명은 STI 공정 시 소자 분리막과 활성영역의 모서리 부분에 대해 이온 주입 공정을 수행하여 비결정질화시켜, 해당 활성 영역의 모서리 부분에 산화막이 상대적으로 두껍게 형성되도록 함으로써, 모서리 부분의 씬현상을 개선시키는 반도체 제조 시 활성영역 모서리의 씬현상 개선 방법을 제공하고자 한다.

이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명의 구체적인 핵심 기술요지를 살펴보면, STI 공정 시 소자 분리막과 활성영역의 모서리 부분에 대해 이온 주입 공정을 수행하여 비결정질화시켜, 해당 활성 영역의 모서리 부분에 산화막이 상대적으로 두껍게 형성되도록 하는 기술을 통해 본 발명에서 이루고자 하는 바를 쉽게 달성할 수 있다.

도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 장치의 플래쉬 소자 제조시의 STI 제조를 위한 공정 모식도를 도시한 것으로, 이하 도 3a 내지 도 3e를 참조하여 본 발명의 디보트 발생에 따른 활성 영역의 모서리 부분의 thinning 현상을 개선시키는 STI 공정을 살펴보기로 한다.

먼저, 도 3a에서와 같이 반도체 기판(101)상에 패드 산화막(102)과 패시베이션막인 실리콘 질화막(SiN)(103), 그리고 패드 TEOS막(104)을 순착적으로 증착시킨다. 이어, 도 3b에서와 같이 포토레지스트막 마스크를 이용하여 패드 TEOS막(104)과 실리콘 질화막(103), 패드 산화막(102) 및 반도체 기판(101)을 반응성 이온식각하여 트렌치(105)를 형성시키는 것을 종래에 동일하다.

그런 후, 본 발명에서는 도 3c에서와 같이 활성영역의 모서리(300) 부분을 라운딩(rounding)시키기 위해 CDE(Chemical Downstream Etch) 공정을 수행한 후, 도 3d에서와 같이 CDE 공정을 통해 라운딩된 활성 영역의 모서리 부분(300)에 대해 이온주입 공정(302)을 수행한다. 이때, 위와 같은 이온주입 공정을 수행하는 이유는 활성 영역의 모서리 부분(300)에 이온을 주입함으로써 활성 표면을 비결정질화시켜(amorphous) 산화(oxidation)가 더 잘되도록 하기 위함이며, 이에 따라 활성 영역의 모서리 부분(300)에서 산화 현상이 더 활발하게 되어 활성 영역의 모서리 부분(300)의 씬(thinning) 현상을 개선할 수 있게 되는 것이다.

한편, 위 이온 주입 공정에서는 74Ge+ 이온을 1KeV∼5KeV의 에너지로 1e¹⁴∼1e¹⁵ion/cm² 의 도즈(dose)량으로 플라즈마 이온 주입(plasma ion implant)하게 되며, 이때 활성 영역의 모서리 부분(300)으로 이온주입이 수행되는 각도는 40∼50°로 수행된다.

위와 같이 이온 주입 공정(302)을 진행한 후, AA(Active Area) 산화를 수행하면 도 3e에서 보여지는 바와 같이 이온 주입이 수행된 활성 영역의 모서리 부분(300)이 이온 주입이 수행되지 않은 (304)영역에서 보다 산화막이 2 배 이상 두껍게 형성되어 활성 영역의 모서리 부분(300)에서의 씬(thinning) 현상을 현저히 개선시킬 수 있게 되는 것이다.

상기한 바와 같이 본 발명에서는 반도체 장치의 STI 형성 시 소자 분리막과 인접한 활성 영역의 모서리 부분에 대해 CDE 공정을 통해 라운딩 시킨 후, 이온 주입 공정을 수행하여 비결정질화시켜, 해당 활성 영역의 모서리 부분에 산화막이 상대적으로 두껍게 형성되도록 함으로써, 모서리 부분의 씬(thinning) 현상을 개선시켜 반도체 소자의 동작 특성 신뢰도를 향상시킬 수 있다.

한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.

도 1a 내지 도 1g는 종래 STI 형성을 위한 공정 모식도,

도 2는 종래 반도체 소자의 험프 특성 그래프 예시도,

도 3a 내지 도 3e는 본 발명의 실시 예에 따른 STI 형성시 활성영역 모서리의 씬현상 개선을 위한 공정 모식도.

Claims (6)

1. 반도체 소자의 STI 형성 시 활성영역 모서리의 씬현상을 개선하는 방법으로서,

   절연막이 적층된 반도체 기판 상부의 STI 형성 영역을 식각하여 트렌치를 형성시키는 단계와,

   상기 트렌치와 인접한 반도체 기판의 활성 영역 모서리 부분에 대해 CDE(Chemical Downstream Etch) 공정을 수행하여 라운딩시키는 단계와,

   상기 라운딩된 모서리 부분에 대해 이온 주입 공정을 수행하는 단계

   를 포함하는 반도체 제조 시 활성영역 모서리의 씬현상 개선방법.
2. 제 1 항에 있어서,

   상기 이온 주입 단계에서 주입되는 이온은,

   74Ge+ 이온인 것을 특징으로 하는 반도체 제조 시 활성영역 모서리의 씬현상 개선방법.
3. 제 2 항에 있어서,

   상기 이온 주입 단계에서 이온 주입 각도는,

   40∼50°로 설정되는 것을 특징으로 하는 반도체 제조 시 활성영역 모서리의 씬현상 개선방법.
4. 제 3 항에 있어서,

   상기 이온 주입 단계에서 이온 주입 에너지는,

   1∼5KeV 인 것을 특징으로 하는 반도체 제조 시 활성영역 모서리의 씬현상 개선방법.
5. 제 4 항에 있어서,

   상기 이온 주입 단계에서 주입되는 이온의 양은,

   1e¹⁴∼1e¹⁵ion/cm² 인 것을 특징으로 하는 반도체 제조 시 활성영역 모서리의 씬현상 개선방법.
6. 제 1 항에 있어서,

   상기 절연막은,

   실리콘 질화막과 TEOS막으로 형성되는 것을 특징으로 하는 반도체 제조 시 활성영역 모서리의 씬현상 개선방법.

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