KR20110108887A - 매립 게이트를 갖는 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 절연막의 두께를 균일하게 형성할 수 있는 매립 게이트를 갖는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 기판에 트렌치를 형성하는 단계; 상기 트렌치 하부의 양쪽 코너부분에 틸트 이온주입을 진행하는 단계; 상기 트렌치의 표면을 따라 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 트렌치를 매립하는 매립 게이트를 형성하는 단계를 포함하여, 트렌치를 형성한 후 틸트 이온주입을 통해 양쪽 코너부분에 저마늄을 이온주입하여 국부적으로 실리콘저마늄을 형성함으로써 게이트 절연막 형성시 산화를 빠르게 하여 전체적으로 게이트 절연막의 두께가 균일하게 형성되도록 하며, GOI(Gate Oxide Integrity), 누설전류(Leakage Current) 및 동작전류(Drive Current) 등을 포함하는 소자특성을 향상시키는 효과가 있다.

Description

매립 게이트를 갖는 반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 매립 게이트를 갖는 반도체 장치 제조 방법에 관한 것이다.
현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(Breakdown Voltage) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(buried gate) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 매립 게이트를 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(11)에 의해 활성영역(10A)이 정의된 기판(10)에 패드질화막패턴(13)을 식각장벽으로 식각공정을 진행하여 트렌치(14)를 형성한다. 패드질화막패턴(13)은 소자분리막(11) 형성시 사용된 패드질화막패턴(13)일 수 있으며, 패드질화막패턴(13) 하부에 패드산화막패턴(12)을 포함한다.
도 1b에 도시된 바와 같이, 트렌치(14)의 표면을 따라 게이트 절연막(15)을 형성한다. 게이트 절연막(15)은 산화막으로 형성하는 것이 바람직하며, 산화공정을 통해 형성할 수 있다.
도 1c에 도시된 바와 같이, 게이트 절연막(15) 상에 트렌치(14)의 일부를 매립하는 매립 게이트(16)를 형성한다.
위와 같이, 종래 기술은 기판(10)을 리세스 시킨 후, 하부에 매립 게이트(16)를 형성함으로써 소자를 축소화시키면서 동시에 기생캐패시턴스 저하 및 공정마진 증가 등의 이점이 있다.
그러나, 종래 기술은 트렌치(14)의 양쪽 코너부분의 게이트 절연막 두께 d2가 트렌치(14)의 측벽 및 바닥부의 게이트 절연막 두께 d1보다 더 얇게 형성되는 문제점이 있다. 양쪽 코너부분의 게이트 절연막 두께가 더 얇게 형성됨에 따라 전체적으로 반도체 소자의 특성(예컨대, GOI(Gate Oxide Integrity) 및 누설전류(Leakage Current))의 열화를 가져오는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트 절연막의 두께를 균일하게 형성할 수 있는 매립 게이트를 갖는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 매립 게이트를 갖는 반도체 장치 제조 방법은 기판에 트렌치를 형성하는 단계; 상기 트렌치 하부의 양쪽 코너부분에 틸트 이온주입을 진행하는 단계; 상기 트렌치의 표면을 따라 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 트렌치를 매립하는 매립 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 틸트 이온주입은 저마늄(Ge)을 이용하여 진행하고, 상기 틸트 이온주입은 1×1015atoms/㎠∼1×1018atoms/㎠의 도즈로 진행하며, 5keV∼50keV의 에너지로 진행하되, 상기 기판에 수직되는 방향을 기준으로 0.5°∼45°의 틸트각을 갖고 진행하는것을 특징으로 한다.
또한, 상기 틸트 이온주입 단계에서, 상기 기판에 이온주입된 영역은, 막 내에 저마늄의 함량이 3％∼30％가 되도록 진행하는 것을 특징으로 한다.
또한, 상기 트렌치를 형성하는 단계는, 상기 기판 상에 하드마스크 패턴을 형성하는 단계; 및 상기 하드마스크 패턴을 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 하드마스크 패턴은, 질화막 또는 반도체 계열 물질인 것을 특징으로 하며, 상기 반도체 계열 물질은 실리콘(Si), 실리콘저마늄(SiGe), 저마늄(Ge) 및 실리콘카바이드(SiC)로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상기 트렌치는 리세스 패턴 또는 핀 패턴을 포함하는 것을 특징으로 한다.
또한, 상기 게이트 절연막은 산화막, 질산화막 및 고유전물질로 이루어진 그룹 중에서 선택된 어느 하나의 물질로 형성하는 것을 특징으로 한다.
또한, 상기 매립게이트를 형성하는 단계는, 상기 게이트 절연막 상에 상기 트렌치를 매립하는 금속막을 형성하는 단계; 상기 트렌치의 일부가 매립되도록 상기 도전물질을 리세스 시키는 단계; 및 상기 도전물질 상에 상기 트렌치의 나머지 부분을 매립하는 캡핑막을 형성하는 단계를 포함하고, 상기 금속막은, 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 한다.
상술한 본 발명의 매립 게이트를 갖는 반도체 장치 제조 방법은 트렌치를 형성한 후 틸트 이온주입을 통해 양쪽 코너부분에 저마늄을 이온주입하여 국부적으로 실리콘저마늄을 형성함으로써 게이트 절연막 형성시 산화를 빠르게 하여 전체적으로 게이트 절연막의 두께가 균일하게 형성되도록 하며, GOI(Gate Oxide Integrity), 누설전류(Leakage Current) 및 동작전류(Drive Current) 등을 포함하는 소자특성을 향상시키는 효과가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 매립 게이트를 설명하기 위한 공정 단면도,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 매립 게이트를 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 매립 게이트를 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(20)에 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(21)을 형성한다. 소자분리막(21)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(Spin On Dielectric) 등의 산화막을 포함할 수 있다. 소자분리막(21)에 의해 기판(20)에 활성영역(20A)이 정의된다.
이때, 기판(20) 상부의 패드산화막(22) 및 패드질화막(23)은 소자분리막(21)을 형성하기 위한 STI공정시에 식각장벽으로 사용하던 것을 그대로 트렌치(24) 형성시 식각장벽으로 사용할 수 있다.
패드질화막(23)은 실리콘질화막(SiN)으로 형성하며, 이때 실리콘의 조성비 대비 질소의 조성비는 1.0∼1.7이 되도록 하는 것이 바람직하다. 또한, 패드질화막(23)은 450℃∼800℃의 온도에서 형성한다.
본 발명의 실시예에서는 패드산화막(22) 상에 패드질화막(23)을 형성하고 있으나, 식각장벽으로 패드질화막(23) 외에 실리콘 또는 저마늄계열의 반도체 계열 물질을 형성할 수 있다.
이때, 반도체 계열 물질은 실리콘(Si), 실리콘저마늄(SiGe), 저마늄(Ge) 및 실리콘카바이드(SiC)로 이루어진 그룹 중에서 선택된 어느 하나의 반도체 물질을 포함한다. 반도체 계열 물질은 비정질(Amorphous) 또는 결정질(Polycrystalline)의 형태로 형성할 수 있다. 또한, 반도체 계열 물질은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 400℃∼900℃의 온도에서 형성할 수 있다. 그리고, 반도체 계열 물질은 도핑하지 않은 물질과 도핑된 물질 모두 적용가능하다.
기판(20)을 식각하기 위해서 패드질화막(23)은 충분한 식각마진을 확보하기 위해 2000Å∼6000Å의 두께로 형성하는 것이 바람직하다.
이어서, 패드질화막(23) 및 패드산화막(22)을 패터닝하고, 패드질화막(23)을 식각장벽으로 기판(20)을 식각하여 트렌치(24)를 형성한다. 패드질화막(23) 및 패드산화막(22)의 패터닝은 도시되지 않았으나, 패드질화막(23) 상에 감광막을 코팅하고, 노광 및 현상으로 매립 게이트 예정지역이 오픈되도록 패터닝한 후, 감광막을 식각장벽으로 패드질화막(23) 및 패드산화막(22)을 식각하는 공정을 통해 패터닝한다.
본 실시예에서는 트렌치(24)를 기판(20)만 식각하는 형태로 도시하고 있으나, 기판(20) 및 소자분리막(21)이 동시에 식각되는 핀(Fin) 구조 형성도 가능하다.
도 2b에 도시된 바와 같이, 트렌치(24)의 양쪽 코너부분에 틸트 이온주입(Tilt Implant)을 진행한다. 특히, 틸트 이온주입은 저마늄(Ge)을 사용하는 것이 바람직하며, 이때 기판(20) 상부에 형성된 패드질화막(23)이 이온주입 배리어 역할을 하여 기판(20) 상부에 이온주입이 진행되는 것을 방지한다. 따라서, 트렌치(24)의 양쪽 코너부분에만 선택적으로 이온주입이 가능하다.
틸트 이온주입은 1×1015atoms/㎠∼1×1018atoms/㎠의 도즈를 5keV∼50keV의 에너지로 주입하며, 이때 틸트각은 기판(20)에 수직되는 방향을 기준으로 0.5°∼45°의 틸트를 주는 것이 바람직하다.
저마늄(Ge)을 이용하여 틸트 이온주입을 진행함으로써 이온주입된 트렌치(24)의 양쪽 코너부분은 실리콘저마늄(SiGe)으로 바뀐다. 이때, 실리콘저마늄(SiGe) 막 내에 저마늄의 함량은 3％∼30％가 되도록 이온주입을 진행하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 트렌치(24)의 표면을 따라 게이트 절연막(25)을 형성한다. 게이트 절연막(25)은 산화막으로 형성하는 것이 바람직하며, 열산화막(Thermal Oxide), 플라즈마산화막(Plasma Oxide) 및 라디칼산화막(Radical Oxide)으로 이루어진 그룹 중에서 선택된 어느 하나의 산화막을 포함할 수 있다. 또한, 게이트 절연막(25)은 산화막 외에 질산화막(Oxynitride, SiON) 또는 고유전물질을 포함할 수 있다.
특히, 게이트 절연막(25)은 도 2b에서 트렌치(24)의 양쪽 코너부분에 틸트 이온주입을 진행하여 양쪽 코너부분이 국부적으로 실리콘저마늄으로 바뀌어있으며, 따라서 게이트 절연막(25) 형성시 이온주입되지 않은 부분보다 산화가 빨리 진행되어 결과적으로 트렌치(24)의 측벽의 게이트 절연막 두께 d1과 코너 부분의 게이트 절연막 두께 d2는 동등 수준의 두께를 갖고 형성된다. 즉, 다른 부분보다 산화가 덜 진행되어 두께가 얇은 양쪽 코너부분에 틸트 이온주입을 통해 실리콘저마늄을 형성함으로써 게이트 절연막(25) 형성시 산화가 빠르게 진행되도록 하여 다른 부분과 동등 수준의 두께로 형성하여 전체적으로 게이트 절연막(25)의 두께를 균일하게 하는 장점이 있다.
더욱이, 산화되지 않고 잔류하는 실리콘저마늄(SiGe) 성분은 채널에 국부적인 응축압력(Compressive Stress)을 가하며, 이에 따라 채널의 홀(Hole) 캐리어(Carrier) 이동도(Mobility)를 증가시켜 소자의 동작전류(Drive Current)를 향상시키는 장점이 있다.
위와 같이, 트렌치(24)를 형성한 후 틸트 이온주입을 통해 양쪽 코너부분에 저마늄을 이온주입하여 국부적으로 실리콘저마늄을 형성함으로써 게이트 절연막(25) 형성시 산화를 빠르게 하여 전체적으로 게이트 절연막(25)의 두께가 균일하게 형성되도록 하며, GOI(Gate Oxide Integrity), 누설전류(Leakage Current) 및 동작전류(Drive Current) 등을 포함하는 소자특성을 향상시키는 장점이 있다.
도 2d에 도시된 바와 같이, 게이트 절연막(25) 상에 트렌치(24)를 갭필할 때까지 전면에 금속막(26)을 증착한다. 금속막(26)은 매립게이트로 사용되는 물질로서, 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막(26)은 TiN 또는 TaN을 단독으로 사용하거나, 티타늄질화막(TiN) 또는 탄탈륨질화막(TaN) 상에 텅스텐막(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화막(WN) 상에 텅스텐막(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 도전체 금속물질을 포함할 수 있다.
이어서, 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정을 진행한다. 이때, CMP 공정은 패드질화막(23)에서 연마가 정지하도록 한다. 이에 따라, 트렌치(24) 내부 및 패드질화막(23) 사이에만 금속막(26)이 잔류하고 패드질화막(23)의 표면에서는 금속막이 제거된다.
도 2e에 도시된 바와 같이, 리세스공정을 진행한다. 이때, 리세스공정은 에치백(Etch back) 공정을 이용하는데, 금속막(26, 도 2d 참조)을 일정 깊이 리세스시켜 트렌치(24)의 일부를 매립하는 매립게이트(26A)를 형성한다.
상술한 매립게이트(26A)는 게이트절연막(25) 상에서 트렌치(24)의 내부를 일부 매립하는 구조가 된다.
도 2f에 도시된 바와 같이, 매립게이트(26A)의 상부를 캡핑막(27)을 이용하여 갭필한다. 이때, 캡핑막(27)은 산화막을 사용한다. 산화막은 예컨대, SOD(Spin On Dielectric)산화막, LP-TEOS(Low Pressure TEOS), PE-TEOS(Plasma Enhanced TEOS) 및 HDP(High Density Plasma)산화막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. 또한, 캡핑막(27)은 산화막 외에 질화막으로 형성할 수 있다. 캡핑막(27)을 질화막으로 사용하는 경우, 후속 패드질화막(23) 제거시 마스크패턴을 이용할 수 있다.
이어서, CMP(Chemical Mechanical Polishing) 공정 또는 에치백(Etch Back)을 통하여 선택적으로 캡핑막(27)을 분리한다. 즉, 패드질화막(23)에서 연마가 멈추도록 캡핑막(27)을 평탄화한다.
상술한 CMP 공정에 의해 매립게이트(26A) 상부에만 캡핑막(27)이 잔류한다.
도 2g에 도시된 바와 같이, 패드질화막(23, 도 2f 참조) 및 패드산화막(22, 도 2f 참조)을 제거한다. 먼저, 패드질화막(23, 도 2f 참조)을 제거한 후, 후속 공정으로 패드산화막(22, 도 2f 참조)을 제거한다.
패드질화막(23, 도 2f 참조)의 제거는 습식 또는 건식으로 진행할 수 있다. 패드질화막(23, 도 2f 참조) 제거시 소자분리막(21)이 일정두께 손실될 수 있다. 이때, 패드질화막(23, 도 2f 참조)과 소자분리막(21) 간의 선택비는 적어도 20:1이상이 되도록 식각을 진행하는 것이 바람직하다.
패드질화막(23, 도 2f 참조)을 모두 제거한 후, 전세정(Pre-cleaning)으로 하부 패드산화막(22, 도 2f 참조)을 제거한다. 이때, 전세정은 습식 또는 건식으로 진행할 수 있다.
이어서, 패드질화막(23, 도 2f 참조)을 제거하여 형성된 홈에 플러그 물질(28)을 형성한다. 플러그 물질(28)은 홈을 매립하도록 도전물질을 형성한 후, 캡핑막(27)의 표면이 드러나는 타겟으로 평탄화하여 형성한다. 플러그 물질(28)은 반도체 계열물질로 형성할 수 있으며, 비정질(Amorphous) 또는 결정질(Polycrystalline) 또는 단결정(Epitaxy)의 형태로 형성할 수 있다. 또한, 반도체 계열 물질은 실리콘(Si), 실리콘저마늄(SiGe), 저마늄(Ge) 및 실리콘카바이드(SiC)로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20 : 기판 21 : 소자분리막
22 : 패드산화막 23 : 패드질화막
24 : 트렌치 25 : 게이트 절연막
26A : 매립게이트 27 : 캡핑막
28 : 플러그 물질

Claims (13)

  1. 기판에 트렌치를 형성하는 단계;
    상기 트렌치 하부의 양쪽 코너부분에 틸트 이온주입을 진행하는 단계;
    상기 트렌치의 표면을 따라 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 상기 트렌치를 매립하는 매립 게이트를 형성하는 단계
    를 포함하는 매립게이트를 갖는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 틸트 이온주입은 저마늄(Ge)을 이용하여 진행하는 매립게이트를 갖는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 틸트 이온주입은 1×1015atoms/㎠∼1×1018atoms/㎠의 도즈로 진행하는 매립게이트를 갖는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 틸트 이온주입은 5keV∼50keV의 에너지로 진행하는 매립게이트를 갖는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 틸트 이온주입은,
    상기 기판에 수직되는 방향을 기준으로 0.5°∼45°의 틸트각을 갖고 진행하는 매립게이트를 갖는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 틸트 이온주입 단계에서,
    상기 기판에 이온주입된 영역은,
    막 내에 저마늄의 함량이 3％∼30％가 되도록 진행하는 매립게이트를 갖는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 기판 상에 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 하드마스크 패턴은,
    질화막 또는 반도체 계열 물질인 매립게이트를 갖는 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 반도체 계열 물질은 실리콘(Si), 실리콘저마늄(SiGe), 저마늄(Ge) 및 실리콘카바이드(SiC)로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 트렌치는 리세스 패턴 또는 핀 패턴을 포함하는 매립게이트를 갖는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 게이트 절연막은 산화막, 질산화막 및 고유전물질로 이루어진 그룹 중에서 선택된 어느 하나의 물질로 형성하는 반도체 장치 제조 방법.
  12. 제1항에 있어서,
    상기 매립게이트를 형성하는 단계는,
    상기 게이트 절연막 상에 상기 트렌치를 매립하는 금속막을 형성하는 단계;
    상기 트렌치의 일부가 매립되도록 상기 도전물질을 리세스 시키는 단계; 및
    상기 도전물질 상에 상기 트렌치의 나머지 부분을 매립하는 캡핑막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  13. 제12항에 있어서,
    상기 금속막은,
    탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하는 반도체 장치 제조 방법.
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