CN117529102B - 半导体结构及其制备方法 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
本公开涉及一种半导体结构及其制备方法。半导体结构的制备方法包括：提供衬底；于所述衬底内形成栅极沟槽；于所述栅极沟槽的下部依次沉积导电阻挡层和第一栅极导电层；于所述栅极沟槽的上部侧壁形成绝缘隔离层；于所述第一栅极导电层的顶部形成第二栅极导电层。采用本公开的半导体结构的制备方法能够提高良率。
Description
技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体技术的发展，出现了很多类型的半导体存储器。例如，动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种半导体存储器。随着对半导体存储器的性能要求的不断提高，相关技术中，在制备存储器的过程中，栅极沟槽内的栅极导电层与导电阻挡层之间需要保持一定的高度差而形成间隙，在后续工艺中还需要于间隙内填充绝缘隔离层。而由于间隙尺寸过窄，导致绝缘隔离层不容易完全填充在间隙内，从而导致很容易形成中空间隙，而导致半导体工艺的良率较低。
发明内容
基于此，有必要针对相关技术中的良率较低问题提供一种半导体结构及其制备方法。
为了实现上述目的，第一方面，本公开提供了一种半导体结构的制备方法，包括：
提供衬底；
于所述衬底内形成栅极沟槽；
于所述栅极沟槽的下部依次沉积导电阻挡层和第一栅极导电层；
于所述栅极沟槽的上部侧壁形成绝缘隔离层；
于所述第一栅极导电层的顶部形成第二栅极导电层。
上述半导体结构的制备方法，包括：提供衬底；于所述衬底内形成栅极沟槽；于所述栅极沟槽的下部依次沉积导电阻挡层和第一栅极导电层；于所述栅极沟槽的上部侧壁形成绝缘隔离层；于所述第一栅极导电层的顶部形成第二栅极导电层。由于在形成了位于栅极沟槽上部侧壁的绝缘隔离层以后再形成第二栅极导电层，从而能够使得绝缘隔离层与导电阻挡层接触得很紧密，而不会如相关技术中形成中空间隙，从而能够提高良率。
在其中一些实施例中，所述于所述栅极沟槽的上部侧壁形成绝缘隔离层，包括：
于所述栅极沟槽的上部侧壁、所述第一栅极导电层的顶部以及所述衬底上形成绝缘隔离层；
去除位于所述第一栅极导电层的顶部以及所述衬底上的所述绝缘隔离层，以保留位于所述栅极沟槽的上部侧壁的所述绝缘隔离层。
在其中一些实施例中，于所述栅极沟槽的上部侧壁形成绝缘隔离层之后，于所述第一栅极导电层的顶部形成第二栅极导电层之前，所述半导体结构的制备方法还包括：
基于所述绝缘隔离层对所述第一栅极导电层进行刻蚀，去除部分所述第一栅极导电层，以于所述第一栅极导电层的顶部形成凹槽。
在其中一些实施例中，所述于所述栅极沟槽的下部依次沉积导电阻挡层和第一栅极导电层，包括：
于所述栅极沟槽的底部和侧壁以及所述衬底上依次沉积导电阻挡层以及第一栅极导电层；
去除位于所述栅极沟槽的上部和所述衬底上的所述导电阻挡层以及所述第一栅极导电层，以保留位于所述栅极沟槽的下部的所述导电阻挡层和所述第一栅极导电层；所述导电阻挡层的顶部与所述第一栅极导电层的顶部相齐平，且均低于所述衬底的上表面。
在其中一些实施例中，所述于所述第一栅极导电层的顶部形成第二栅极导电层，包括：
于所述栅极沟槽内以及所述衬底上形成第二栅极导电层，所述第二栅极导电层与所述第一栅极导电层的顶部相接触；
去除位于所述衬底上以及所述栅极沟槽上部的部分所述第二栅极导电层，以使得所述第二栅极导电层的顶部高于所述导电阻挡层的顶部，且低于所述衬底的上表面。
在其中一些实施例中，所述绝缘隔离层的厚度大于所述导电阻挡层的厚度。
在其中一些实施例中，所述第一栅极导电层的材料与所述第二栅极导电层的材料相同。
在其中一些实施例中，所述第一栅极导电层的材料与所述第二栅极导电层的材料不同，且所述第一栅极导电层的功函数与所述第二栅极导电层的功函数不同。
第二方面，本公开还提供一种半导体结构，包括：
衬底；
栅极沟槽，位于衬底内；
导电阻挡层，位于栅极沟槽的下部；
第一栅极导电层，位于栅极沟槽的下部，且位于导电阻挡层的表面；
绝缘隔离层，位于栅极沟槽的上部侧壁；绝缘隔离层的厚度大于导电阻挡层的厚度；
第二栅极导电层，位于第一栅极导电层的顶部。
上述半导体结构，包括：衬底；栅极沟槽，位于衬底内；导电阻挡层，位于栅极沟槽的下部；第一栅极导电层，位于栅极沟槽的下部，且位于导电阻挡层的表面；绝缘隔离层，位于栅极沟槽的上部侧壁；绝缘隔离层的厚度大于导电阻挡层的厚度；第二栅极导电层，位于第一栅极导电层的顶部。绝缘隔离层的厚度大于导电阻挡层的厚度，可以降低第二栅极导层与位线或电容之间的寄生电容；还可以降低第二栅极导电层与衬底之间的漏电流，提高器件的性能。
在其中一些实施例中，第一栅极导电层的功函数与第二栅极导电层的功函数不同。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程图；
图2为一实施例中提供的半导体结构的制备方法中步骤S10所得结构的截面结构示意图；
图3为一实施例中提供的半导体结构的制备方法中步骤S20所得结构的截面结构示意图；
图4为一实施例中提供的半导体结构的制备方法中步骤S30的步骤流程图；
图5为一实施例中提供的半导体结构的制备方法中步骤S301所得结构的截面结构示意图；
图6为一实施例中提供的半导体结构的制备方法中步骤S302所得结构的截面结构示意图；
图7为一实施例中提供的半导体结构的制备方法中步骤S40的步骤流程图；
图8为一实施例中提供的半导体结构的制备方法中步骤S401所得结构的截面结构示意图；
图9为一实施例中提供的半导体结构的制备方法中步骤S402所得结构的截面结构示意图；
图10为一实施例中提供的半导体结构的制备方法中步骤S50的步骤流程图；
图11为一实施例中提供的半导体结构的制备方法中步骤S501所得结构的截面结构示意图；
图12为一实施例中提供的半导体结构的制备方法中步骤S502所得结构的截面结构示意图；
图13为一实施例中提供的半导体结构的制备方法中于第一栅极导电层的顶部形成凹槽后所得结构的截面结构示意图；
图14为另一实施例中提供的半导体结构的制备方法中步骤S50所得结构的截面结构示意图；
图15为一实施例中提供的半导体结构的制备方法中步骤S60所得结构的截面结构示意图；
图16为一实施例中提供的半导体结构的制备方法中步骤S70所得结构的截面结构示意图；
图17为一实施例中提供的半导体结构的制备方法中形成浅沟槽隔离结构和氧化层后所得结构的截面结构示意图。
附图标记说明：10-衬底，101-栅极沟槽，102-栅介质层，20-导电阻挡层，30-第一栅极导电层，40-绝缘隔离层，50-第二栅极导电层，60-覆盖介质层，70-浅沟槽隔离结构，80-氧化层。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的优选实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
请参阅图1，本公开提供一种半导体结构的制备方法，包括如下步骤：
S10：提供衬底；
S20：于衬底内形成栅极沟槽；
S30：于栅极沟槽的下部依次沉积导电阻挡层和第一栅极导电层；
S40：于栅极沟槽的上部侧壁形成绝缘隔离层；
S50：于第一栅极导电层的顶部形成第二栅极导电层。
上述半导体结构的制备方法，包括：提供衬底；于衬底内形成栅极沟槽；于栅极沟槽的下部依次沉积导电阻挡层和第一栅极导电层；于栅极沟槽的上部侧壁形成绝缘隔离层；于第一栅极导电层的顶部形成第二栅极导电层。由于在形成了位于栅极沟槽上部侧壁的绝缘隔离层以后再形成第二栅极导电层，从而能够使得绝缘隔离层与导电阻挡层接触得很紧密，而不会如相关技术中形成中空间隙，从而能够提高良率。
在步骤S10中，如图2所示，提供衬底10。
其中，衬底10的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳化硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅 (SOI)、绝缘体上层叠硅 (SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等，本实施例在此不作限制。
在步骤S20中，如图3所示，于衬底10内形成栅极沟槽101。
在一些实施例中，上述步骤S20可以包括如下步骤：
S201：于衬底10的上表面形成硬掩膜层（未示出），硬掩膜层可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；
S202：于硬掩膜层的上表面形成光刻胶层（未示出），对光刻胶层进行曝光显影，以形成图形化光刻胶层；
S203：去除图形化光刻胶层；并基于图形化光刻胶层刻蚀硬掩膜层，以得到图形化硬掩膜层，图形化硬掩膜层内形成有开口，开口定义出栅极沟槽101的形状及位置；具体的，可以采用但不仅限于灰化工艺去除图形化光刻胶层；
S204：基于图形化硬掩膜层刻蚀衬底10，以于衬底10内形成栅极沟槽101；具体的，可以基于干法刻蚀工艺刻蚀衬底10；
S205：去除图形化硬掩膜层；具体的，可以采用但不仅限于刻蚀工艺或化学机械研磨工艺去除图形化硬掩膜层。
在步骤S30中，如图6所示，于栅极沟槽101的下部依次沉积导电阻挡层20和第一栅极导电层30。
在一些实施例中，如图4所示，上述步骤S30，包括：
S301：于栅极沟槽101的底部和侧壁以及衬底10上依次沉积导电阻挡层20以及第一栅极导电层30。
在一些实施例中，导电阻挡层20的材料可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)、或诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)等导电氮化物或其组合。第一栅极导电层30的材料可以包括多晶硅，也可以为其他合适的金属栅极材料（例如钨）等，本实施例在此不做限制。进一步地，多晶硅的导电类型可以为P型，也可以为N型，本实施例在此不作限制。
在一些实施例中，如图5所示，在步骤S301之前，还可以于栅极沟槽101的底部和侧壁以及衬底10的上表面形成一层栅介质层102。具体的，可以采用但不仅限于氧化ISSG（InSitu Steam Generation，原位水汽生成）、PVD（Physical Vapor Deposition，物理气相沉积）、CVD（Chemical Vapor Deposition，化学气相沉积）或ALD（Atomic Layer Deposition，原子层沉积）等形成栅介质层102。
S302：去除位于栅极沟槽101的上部和衬底10上的导电阻挡层20以及第一栅极导电层30，以保留位于栅极沟槽101的下部的导电阻挡层20和第一栅极导电层30；导电阻挡层20的顶部与第一栅极导电层30的顶部相齐平，且均低于衬底10的上表面。
如图6所示，示例性地，可以先采用机械研磨工艺将位于衬底10上的导电阻挡层20以及第一栅极导电层30研磨去除，然后再采用刻蚀工艺（例如干法刻蚀工艺）去除位于栅极沟槽101上部的导电阻挡层20以及第一栅极导电层30，以使得保留于栅极沟槽101下部的导电阻挡层20的顶部与第一栅极导电层30的顶部相齐平。
需要说明的是，栅极沟槽101的下部可以是指自栅极沟槽101的一半深度往下至栅极沟槽101底部的区域，此时，导电阻挡层20的顶部及第一栅极导电层30的顶部可以不高于栅极沟槽101的一半。当然，在其他示例中，栅极沟槽101的下部也可以是指自高于栅极沟槽101的一半且低于栅极沟槽101的顶部的深度往下至栅极沟槽101底部的区域，此时，导电阻挡层20的顶部及第一栅极导电层30的顶部高于栅极沟槽101的一半，且低于栅极沟槽101的顶部。
在步骤S40中，如图9所示，于栅极沟槽101的上部侧壁形成绝缘隔离层40。
由于导电阻挡层20的顶部与第一栅极导电层30的顶部相齐平，两者之间暂时还未形成间隙，因此形成的绝缘隔离层40可以与导电阻挡层20的顶部接触得很紧密，从而能够避免形成中空间隙。
在一些实施例中，如图7所示，上述步骤S40，包括：
S401：于栅极沟槽101的上部侧壁、第一栅极导电层30的顶部以及衬底10上形成绝缘隔离层40。
如图8所示，绝缘隔离层40的材料可以包括氮化硅。可以采用沉积工艺形成绝缘隔离层40，例如原子层沉积（Atomic Layer Deposition , ALD）工艺、物理气相淀积(Physical Vapor Deposition，PVD)工艺、化学气相淀积(Chemical Vapor Deposition，CVD)工艺、等离子体增强型化学气相淀积(Plasma Enhanced Chemical VaporDeposition，PECVD)工艺或低压化学气相淀积(Low Pressure Chemical VaporDeposition，LPCVD)工艺。
S402：去除位于第一栅极导电层30的顶部以及衬底10上的绝缘隔离层40，以保留位于栅极沟槽101的上部侧壁的绝缘隔离层40。
如图9所示，示例性地，可以采用干法刻蚀工艺去除位于第一栅极导电层30的顶部以及衬底10上的绝缘隔离层40。通过利用干法刻蚀工艺的各向异性刻蚀的特点，沿垂直方向进行刻蚀，即可去除沿垂直方向的厚度较薄的位于第一栅极导电层30的顶部以及衬底10上的绝缘隔离层40，而由于位于栅极沟槽101的上部侧壁的绝缘隔离层40沿垂直方向的厚度较厚，因此通过合理控制干法刻蚀的刻蚀时间即可形成如图9所示的结构，并且在此过程中制备工艺简单，且无需额外设计光罩，从而还能够节约工艺成本。
在步骤S50中，如图12所示，于第一栅极导电层30的顶部形成第二栅极导电层50。
由于本公开的第二栅极导电层50的顶部能够高于导电阻挡层20的顶部，以满足工艺需求。同时，由于本公开在形成了绝缘隔离层40后再形成第二栅极导电层50，从而使得绝缘隔离层40能够与导电阻挡层20接触得很紧密，而不会如相关技术中形成中空间隙，从而能够提高良率。
在一些实施例中，如图10所示，上述步骤S50，包括：
S501：于栅极沟槽101内以及衬底10上形成第二栅极导电层50，第二栅极导电层50与第一栅极导电层30的顶部相接触。
如图11所示，其中，第二栅极导电层50的材料可以包括多晶硅，也可以为其他合适的金属栅极材料（例如钨）等，本实施例在此不做限制。进一步地，多晶硅的导电类型可以为P型，也可以为N型，本实施例在此不作限制。
S502：去除位于衬底10上以及栅极沟槽101上部的部分第二栅极导电层50，以使得第二栅极导电层50的顶部高于导电阻挡层20的顶部，且低于衬底10的上表面。
如图12所示，示例性地，可以先采用机械研磨工艺研磨去除位于衬底10上的部分第二栅极导电层50，然后采用干法刻蚀工艺去除栅极沟槽101上部的部分第二栅极导电层50，以使得第二栅极导电层50的顶部高于导电阻挡层20的顶部而形成凸台。
在另一些实施例中，在步骤S40之后，在步骤S50之前，如图13所示，半导体结构的制备方法还包括：
基于绝缘隔离层40对第一栅极导电层30进行刻蚀，去除部分第一栅极导电层30，以于第一栅极导电层30的顶部形成凹槽（未标示出）。
对第一栅极导电层30进行刻蚀以凹槽是为了将位于第一栅极导电层30顶部的绝缘隔离层40全部刻蚀完，以防止第一栅极导电层30的顶部有残留的绝缘隔离层40。通过在第一栅极导电层30顶部形成凹槽结构，可以增加第一栅极导电层30与第二栅极导电层50的接触面积，降低两者之间的接触电阻。
在上述实施例的基础上，执行步骤S50后，所得到的结构如图14所示。可以根据不同的工艺需求选择不同的制备方式，本公开在此不做限制。
在一些实施例中，在步骤S50之后，半导体结构的制备方法还包括：
S60：于栅极沟槽101的上部以及衬底10上形成覆盖介质层60。
如图15所示，可以采用沉积工艺形成覆盖介质层60，覆盖介质层60的材料可以与绝缘隔离层40的材料相同，例如均可以为氮化硅。
S70：去除位于衬底10上的覆盖介质层60，以保留位于栅极沟槽101的上部的覆盖介质层60。
如图16所示，可以采用机械研磨工艺将位于衬底10上的覆盖介质层60进行磨平去除，以保留位于栅极沟槽101的上部的覆盖介质层60。
在一些实施例中，在步骤S10之后，在步骤S20之前，半导体结构的制备方法还包括：
S11：于衬底10内形成浅沟槽隔离结构70，如图17所示。
其中，浅沟槽隔离结构70中的填充材料可以为本领域公知的任意合适的介质材料，例如可以为二氧化硅、氟硅玻璃、未掺杂的硅酸盐玻璃(USG)或正硅酸四乙酯中的一种或多种的组合，本实施例在此不作限制。
S12：于衬底10的上表面形成氧化层80，如图17所示。
其中，氧化层80的材料可以包括二氧化硅。
在一些实施例中，如图16所示，绝缘隔离层40的厚度大于导电阻挡层20的厚度。绝缘隔离层40的厚度大于导电阻挡层20的厚度，可以降低第二栅极导层50与位线或电容之间的寄生电容；还可以降低第二栅极导电层50与衬底10之间的漏电流，提高器件的性能。
在一些实施例中，第一栅极导电层30的材料与第二栅极导电层50的材料相同。例如，第一栅极导电层30的材料与第二栅极导电层50的材料可以均为金属钨，或者，可以均为多晶硅。
在另一些实施例中，第一栅极导电层30的材料与第二栅极导电层50的材料不同，且第一栅极导电层30的功函数与第二栅极导电层50的功函数不同。例如，第一栅极导电层30的材料可以为金属钨，第二栅极导电层50的材料可以为多晶硅；或者，第一栅极导电层30的材料可以为多晶硅，第二栅极导电层50的材料可以为金属钨。多晶硅与金属钨具有不同的功函数，可以根据不同的工艺需求进行选用，以调节电学性能。
在另一实施例中，请继续参阅图1至图17，本公开还提供一种半导体结构，半导体结构包括：衬底10；栅极沟槽101，栅极沟槽101位于衬底10内；导电阻挡层20，导电阻挡层20位于栅极沟槽101的下部；第一栅极导电层30，第一栅极导电层30位于栅极沟槽101的下部，且位于导电阻挡层20的表面；绝缘隔离层40，绝缘隔离槽40位于栅极沟槽101的上部侧壁；绝缘隔离层40的厚度大于导电阻挡层20的厚度；第二栅极导电层50，第二栅极导电层50位于第一栅极导电层30的顶部。
上述半导体结构，包括：衬底10；栅极沟槽101，栅极沟槽101位于衬底10内；导电阻挡层20，导电阻挡层20位于栅极沟槽101的下部；第一栅极导电层30，第一栅极导电层30位于栅极沟槽101的下部，且位于导电阻挡层20的表面；绝缘隔离层40，绝缘隔离槽40位于栅极沟槽101的上部侧壁；绝缘隔离层40的厚度大于导电阻挡层20的厚度；第二栅极导电层50，第二栅极导电层50位于第一栅极导电层30的顶部。绝缘隔离层40的厚度大于导电阻挡层20的厚度，可以降低第二栅极导电层50与位线或电容之间的寄生电容；还可以降低第二栅极导电层50与衬底10之间的漏电流，提高器件的性能。
在一些实施例中，衬底10的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳化硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅 (SOI)、绝缘体上层叠硅 (SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等，本实施例在此不作限制。
在一些实施例中，导电阻挡层20的材料可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)、或诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)等导电氮化物或其组合。第一栅极导电层30的材料可以包括多晶硅，也可以为其他合适的金属栅极材料（例如钨）等，本实施例在此不做限制。进一步地，多晶硅的导电类型可以为P型，也可以为N型，本实施例在此不作限制。绝缘隔离层40的材料可以包括氮化硅。第二栅极导电层50的材料可以包括多晶硅，也可以为其他合适的金属栅极材料（例如钨）等，本实施例在此不做限制。进一步地，多晶硅的导电类型可以为P型，也可以为N型，本实施例在此不作限制。
在一些实施例中，请参阅图13及图14，第一栅极导电层30的顶部可以形成凹槽（未标示出）；第二栅极导电层50还填满凹槽。通过在第一栅极导电层30顶部形成凹槽结构，可以增加第一栅极导电层30与第二栅极导电层50的接触面积，降低两者之间的接触电阻。
在一些实施例中，第一栅极导电层30的材料与第二栅极导电层50的材料相同。例如，第一栅极导电层30的材料与第二栅极导电层50的材料可以均为金属钨，或者，可以均为多晶硅。
在另一些实施例中，第一栅极导电层30的功函数与第二栅极导电层50的功函数不同。例如，第一栅极导电层30的材料可以为金属钨，第二栅极导电层50的材料可以为多晶硅；或者，第一栅极导电层30的材料可以为多晶硅，第二栅极导电层50的材料可以为金属钨。多晶硅与金属钨具有不同的功函数，可以根据不同的工艺需求进行选用，以调节电学性能。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底内形成栅极沟槽；
于所述栅极沟槽的下部依次沉积导电阻挡层和第一栅极导电层；
于所述栅极沟槽的上部侧壁形成绝缘隔离层；
基于所述绝缘隔离层对所述第一栅极导电层进行刻蚀，去除部分所述第一栅极导电层，以于所述第一栅极导电层的顶部形成凹槽；
于所述第一栅极导电层的顶部形成第二栅极导电层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述栅极沟槽的上部侧壁形成绝缘隔离层，包括：
于所述栅极沟槽的上部侧壁、所述第一栅极导电层的顶部以及所述衬底上形成绝缘隔离层；
去除位于所述第一栅极导电层的顶部以及所述衬底上的所述绝缘隔离层，以保留位于所述栅极沟槽的上部侧壁的所述绝缘隔离层。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述第一栅极导电层的顶部形成第二栅极导电层之后，还包括：
于所述栅极沟槽的上部以及衬底上形成覆盖介质层；
去除位于所述衬底上的覆盖介质层，以保留位于所述栅极沟槽的上部的所述覆盖介质层。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述栅极沟槽的下部依次沉积导电阻挡层和第一栅极导电层，包括：
于所述栅极沟槽的底部和侧壁以及所述衬底上依次沉积导电阻挡层以及第一栅极导电层；
去除位于所述栅极沟槽的上部和所述衬底上的所述导电阻挡层以及所述第一栅极导电层，以保留位于所述栅极沟槽的下部的所述导电阻挡层和所述第一栅极导电层；所述导电阻挡层的顶部与所述第一栅极导电层的顶部相齐平，且均低于所述衬底的上表面。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述第一栅极导电层的顶部形成第二栅极导电层，包括：
于所述栅极沟槽内以及所述衬底上形成第二栅极导电层，所述第二栅极导电层与所述第一栅极导电层的顶部相接触；
去除位于所述衬底上以及所述栅极沟槽上部的部分所述第二栅极导电层，以使得所述第二栅极导电层的顶部高于所述导电阻挡层的顶部，且低于所述衬底的上表面。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述绝缘隔离层的厚度大于所述导电阻挡层的厚度。
7.根据权利要求1-6中任一项所述的半导体结构的制备方法，其特征在于，所述第一栅极导电层的材料与所述第二栅极导电层的材料相同。
8.根据权利要求1-6中任一项所述的半导体结构的制备方法，其特征在于，所述第一栅极导电层的材料与所述第二栅极导电层的材料不同，且所述第一栅极导电层的功函数与所述第二栅极导电层的功函数不同。
9.一种半导体结构，其特征在于，包括：
衬底；
栅极沟槽，位于所述衬底内；
导电阻挡层，位于所述栅极沟槽的下部；
第一栅极导电层，位于所述栅极沟槽的下部，且位于所述导电阻挡层的表面；其中，所述第一栅极导电层的顶部具备凹槽；
绝缘隔离层，位于所述栅极沟槽的上部侧壁；所述绝缘隔离层的厚度大于所述导电阻挡层的厚度；
第二栅极导电层，位于所述第一栅极导电层的顶部；其中，所述第二栅极导电层填满所述凹槽。
10.根据权利要求9所述的半导体结构，其特征在于，所述第一栅极导电层的功函数与所述第二栅极导电层的功函数不同。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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