CN114068702A - 一种埋栅晶体管及其制造方法 - Google Patents
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Abstract
本发明公开一种埋栅晶体管及其制造方法，涉及半导体制造技术领域，以改善短沟道效应，提高半导体存储器件的性能。该埋栅晶体管应用于半导体存储器件。埋栅晶体管包括衬底、栅沟槽、栅介质层和栅导体层。栅沟槽设在衬底上，栅沟槽包括上部和下部，栅沟槽的上部和下部相接处形成颈部；栅介质层位于栅沟槽的内壁上；栅导体层位于栅沟槽的下部，并且位于栅介质层的内壁上。本发明提供的埋栅晶体管及其制造方法用于半导体存储器件制作。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种埋栅晶体管及其制造方法。
背景技术
随着半导体存储器件设计尺寸的不断缩小，半导体存储器件的埋栅晶体管的导电沟道长度也不断缩小。导电沟道长度的缩小会导致半导体存储器件的埋栅晶体管的源区和漏区之间的距离缩小，从而产生短沟道效应，严重影响埋栅晶体管的性能。
发明内容
本发明的目的在于提供一种埋栅晶体管及其制造方法，以改善短沟道效应，提高半导体存储器件的性能。
为了实现上述目的，本发明提供一种埋栅晶体管。该埋栅晶体管应用于半导体存储器件。埋栅晶体管包括衬底、栅沟槽、栅介质层和栅导体层；所述栅沟槽设在所述衬底上，所述栅沟槽包括上部和下部，所述栅沟槽的上部和下部相接处形成颈部；所述栅介质层位于所述栅沟槽的内壁上；所述栅导体层位于所述栅沟槽的下部，并且位于所述栅介质层的内壁上。
与现有技术相比，本发明提供的埋栅晶体管的栅沟槽包括上部和下部，且栅沟槽的上部和下部相接处形成颈部。额外增加的栅沟槽的下部，使得栅沟槽向下延伸的厚度相对现有技术增加，从而增加了位于栅沟槽的下部的栅导体层在向下延伸的方向上的厚度，同时还增加了栅导体层的表面积。鉴于源区与漏区之间的栅导体层厚度和表面积决定埋栅晶体管导通时沟道的长度，因此，当栅导体层的厚度和表面积增加时，导电沟道的长度也随之增长，相应增加了埋栅晶体源区与漏区的距离，从而可以改善短沟道效应，提高半导体存储器件的性能。
本发明还提供一种埋栅晶体管的制造方法。该埋栅晶体管的制造方法包括：
提供半导体衬底；
在所述半导体衬底上形成栅沟槽的上部；
进一步刻蚀所述栅沟槽的上部的底部，形成所述栅沟槽的下部；所述栅沟槽的上部和下部相接处形成颈部；
在所述栅沟槽内壁上形成栅介质层；
在位于所述栅沟槽的下部栅介质层上形成栅导体层。
与现有技术相比，本发明提供的埋栅晶体管的制造方法的有益效果与上述技术方案记载的埋栅晶体管的有益效果相同，在此不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术制作埋栅晶体管时，提供一衬底的状态示意图；
图2为现有技术制作埋栅晶体管时，刻蚀出栅沟槽的状态示意图；
图3为现有技术制作埋栅晶体管时，形成栅介质层的状态示意图；
图4为现有技术制作埋栅晶体管时，形成阻挡层和栅金属层的状态示意图；
图5为现有技术制作埋栅晶体管时，形成盖层的状态示意图；
图6为本发明实施例涉及的埋栅晶体管的结构示意图；
图7为本发明实施例制作埋栅晶体管时，提供半导体衬底的状态示意图；
图8为本发明实施例制作埋栅晶体管时，在衬底上刻蚀出第一开口的状态示意图；
图9为本发明实施例制作埋栅晶体管时，形成栅沟槽的上部的状态示意图；
图10为本发明实施例制作埋栅晶体管时，形成防护侧墙的状态示意图；
图11为本发明实施例制作埋栅晶体管时，形成栅沟槽的下部的状态示意图；
图12为本发明实施例制作埋栅晶体管时，去除防护侧墙，修整图案化缓冲层的状态示意图；
图13为本发明实施例制作埋栅晶体管时，形成栅介质层的状态示意图；
图14为本发明实施例制作埋栅晶体管时，形成栅导体层的状态示意图；
图15为本发明实施例制作埋栅晶体管时，形成盖层的状态示意图。
附图标记：
10-衬底， 201-第一开口， 20-栅沟槽，
21-上部， 211-防护侧墙， 22-下部，
30-栅介质层， 40-阻挡层， 50-栅金属层， 60-盖层。
具体实施方式
为了便于清楚描述本发明实施例的技术方案，在本发明的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
需要说明的是，本发明中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
本发明中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a和b的结合，a和c的结合，b和c的结合，或a、b和c的结合，其中a，b，c可以是单个，也可以是多个。
在制造半导体存储器件的埋栅晶体管时，通常包括如下步骤：
如图1所示，提供一半导体衬底10。
如图2所示，在半导体衬底10上刻蚀出栅沟槽20。
如图3所示，在栅沟槽20中形成栅介质层30。
如图4所示，在栅沟槽20内依次形成阻挡层40和栅金属层50。
如图5所示，在阻挡层40和栅金属层50的顶面形成盖层60。
随着半导体存储器件设计尺寸的不断缩小，应用于半导体存储器件的埋栅晶体管的导电沟道长度也不断缩小。由此造成埋栅晶体管的源区和漏区之间的距离缩小，从而产生短沟道效应，严重影响埋栅晶体管的性能。
为了解决上述技术问题，本发明实施例提供一种埋栅晶体管。图6示出一种本发明实施例提供的埋栅晶体管的结构示意图。该埋栅晶体管应用于半导体存储器件。
在实际应用中，可以先在晶圆上制造本发明实施例提供的埋栅晶体管，然后在该埋栅晶体管的源区、漏区上制造位线和电容器。从而获得半导体存储器件。为了便于半导体存储器件集成，可以将埋栅晶体管阵列布置。
如图6所示，本发明实施例提供的埋栅晶体管包括衬底10、栅沟槽20、栅介质层30和栅导体层。栅沟槽20设在衬底10上，栅沟槽20包括上部21和下部22，栅沟槽20的上部21和下部22相接处形成颈部。栅介质层30位于栅沟槽20的内壁上。栅导体层位于栅沟槽20的下部22，并且位于栅介质层30的内壁上。
由上可知，本发明实施例提供的埋栅晶体管的栅沟槽20包括上部21和下部22，且栅沟槽20的上部21和下部22相接处形成颈部。额外增加的栅沟槽20的下部22，使得栅沟槽20向下延伸的厚度相对现有技术增加，从而增加了位于栅沟槽20的下部22的栅导体层在向下延伸的方向上的厚度，同时还增加了栅导体层的表面积。鉴于源区与漏区之间的栅导体层厚度和表面积决定埋栅晶体管导通时沟道的长度，因此，当栅导体层的厚度和表面积增加时，导电沟道的长度也随之增长，相应增加了埋栅晶体源区与漏区的距离，从而可以改善短沟道效应，提高半导体存储器件的性能。
上述栅导体层的厚度是指栅导体层的底端与源区/漏区顶端之间的距离。
上述衬底10可以为硅、锗、镓砷化物、硅锗、陶瓷、绝缘体上半导体等半导体衬底，也可以为在半导体衬底上已经形成有半导体器件的衬底10，且不仅限于此。
上述栅沟槽20的上部21，是在衬底10的顶面向下刻蚀所形成的。
在栅沟槽20的上部21的底部向下刻蚀，可以形成位于栅沟槽20的上部21的下方且与栅沟槽20的上部21连通的栅沟槽20的下部22。该栅沟槽20的下部22用于在其中形成埋入式的栅导体层。在埋栅晶体管的制造过程中，为了确保能够对栅沟槽20的下部22进行处理，以在栅沟槽20的下部22中制造栅导体层，栅沟槽20的上部和下部相接处形成的颈部的宽度可以为
例如，颈部的宽度可以为
等。
从形状上来说，上述栅沟槽20的下部22可以为曲面形状。当然，栅沟槽20的下部22也可以为其他表面积较大的形状。这里的表面积较大的形状，是指表面积大于常规的栅沟槽20的底部的形状。
栅沟槽20的下部22的纵剖面可以为圆形，也可以为椭圆形，且不仅限于此。此时，栅沟槽20的下部22的表面为曲面，其侧壁为栅沟槽20的下部22向外侧凸出的曲面，以获得更大表面积的栅沟槽20的下部22。
从尺寸上来说，栅沟槽20的下部22的厚度大于或等于
例如，栅沟槽20的下部22的厚度可以为
等。栅沟槽20的下部22的最大宽度大于或等于
例如，栅沟槽20的下部22的最大宽度可以为
等。
需要说明的是，上述栅沟槽20的下部22的厚度，是指沿衬底厚度方向，栅沟槽20的下部22的最大长度。上述栅沟槽20的下部22的宽度，是指垂直衬底厚度反向上，栅沟槽20的下部22的最大长度。
上述栅介质层30形成与栅沟槽20的内壁上，栅介质层30与栅沟槽20的内壁直接接触。该栅介质层30的顶面可以与衬底10的顶面平齐，当然，栅介质层30的顶面也可以与下述的栅导体层的顶面平齐。栅介质层30可以为氧化硅层、热氧化物层或高k介电层等，且不仅限于此。
上述栅导体层设置在栅沟槽20的下部22内，且位于栅介质层30的内壁上。在栅沟槽20的下部22内填充栅导体层后，该栅导体层的顶面距离有衬底10顶面的距离，可以根据具体产品的进行设置。具体的，该栅导体层可以完全填满栅沟槽20的下部22，也可以部分填充栅沟槽20的下部22。
栅导体层包括阻挡层40和栅金属层50。阻挡层40和栅金属层50依次形成于栅沟槽20的下部22内栅介质层30的内壁上。上述栅金属层50的材料可以为钨，也可以为铜等电阻低的金属。
阻挡层40可以防止栅金属层50的金属离子扩散，破坏埋栅晶体管的性能。该阻挡层40位于栅金属层50与栅介质层30之间，阻挡层40的材料可以为氮化钛、氮化钨等导电材料。
为了将栅导体层与其上部电路结构隔离开，上述埋栅晶体管还可以包括盖层60。该盖层60设置在栅导体层的上方，位于栅沟槽20的上部21并与衬底10的顶面相平齐。盖层60的材料可以选择绝缘材料，例如，氧化硅、氮化硅等。
本发明实施例还提供一种埋栅晶体管的制造方法。该埋栅晶体管的制造方法如下所述：
如图7所示，提供半导体衬底10。该半导体衬底10可以为具有有源部的半导体衬底10。例如，通过离子注入、热扩散等方式向衬底10中掺杂杂质离子，从而获得位于半导体衬底10上的有源部。当然，也可以采用原位掺杂工艺在半导体衬底10上外延生长，从而制造具有有源部的半导体衬底10。根据掺杂的杂质离子的类型，可以制造出P型晶体管或N型晶体管。
如图8所示，自半导体衬底10的顶面向下刻蚀形成第一开口201。在实际应用中，可以先在半导体衬底10的顶面通过淀积、涂覆等工艺形成缓冲层，然后刻蚀该缓冲层和半导体衬底10形成第一开口201。具体的，可以利用光刻工艺将第一开口201的图案复制到缓冲层上，形成图案化缓冲层。此时，图案化缓冲层上具有与第一开口201的图案相对应的孔洞，在图案化缓冲层的保护下，对半导体衬底10进行刻蚀，也就是刻蚀孔洞位置暴露的半导体衬底10，从而形成第一开口201。第一开口201的大小与孔洞的大小相同。上述缓冲层的材料可以为氧化物材料、硬掩模材料、光刻胶材料等。
如图9所示，对第一开口201进行修整刻蚀，从而第一开口201形成栅沟槽20的上部21。也就是对第一开口201的侧壁进行刻蚀，形成栅沟槽20的上部21。此时，栅沟槽20的上部21的宽度大于缓冲层图案化形成的孔洞的宽度。具体实施时，可以采用采用远程等离子体或湿法刻蚀等各向同性刻蚀工艺对第一开口201进行修整，使得第一开口201的侧壁减薄
示例性的，第一开口201的侧壁可以减薄
等。
如图10所示，在栅沟槽20的上部21的侧壁上形成防护侧墙211。该防护侧墙211的作用，主要是在下述刻蚀栅沟槽20的上部21的底部(即栅沟槽20的上部21的下方的半导体衬底10)形成栅沟槽20的下部22时，能够保护栅沟槽20的上部21的侧壁不被刻蚀。鉴于此，该防护侧墙211的材料应当与半导体衬底10的材料具有较大的刻蚀选择比。例如，当半导体衬底10为硅衬底时，防护侧墙201的材料可以为二氧化硅。当然，防护侧墙201的材料也可以是其他与硅衬底具有较大刻蚀选择比的材料。
具体实施时，可以先在栅沟槽20的上部21内淀积
厚的防护材料层，然后各向异性刻蚀防护材料层，形成防护侧墙211。防护材料层可以采用淀积等工艺形成在栅沟槽20的上部21内。防护材料层的厚度可以为
等。防护侧墙211的厚度可以为
以上，例如
等。
在对防护材料层进行各向异性刻蚀时，由于栅沟槽20的上部21的宽度大于图案化缓冲层上的孔洞的宽度，使得部分厚度的防护材料层被图案化缓冲层所遮挡。各向异性刻蚀防护材料层时，被图案化缓冲层所遮挡的部分防护材料层被保留，形成防护侧墙，同时可将栅沟槽20的上部21的底部防护材料层刻蚀去除。可见，修整第一开口201的侧壁，可以简化工艺步骤，使得防护侧墙211更容易形成。
需要说明的是，在刻蚀防护材料层，形成防护侧墙211的过程中，由于采用各向异性刻蚀工艺，因此，垂直方向上刻蚀速率较快，会刻蚀部分栅沟槽20的上部21下方的半导体衬底10。
如图11所示，在防护侧墙211的保护下，进一步各向同性刻蚀栅沟槽20的上部21的底部，形成栅沟槽20的下部22。
各向同性刻蚀栅沟槽20的上部21的底部时，可以采用远程等离子体刻蚀工艺进行刻蚀。远程等离子体刻蚀法是指等离子体电离区与等离子体加工区(产生刻蚀过程的表面)之间的距离较远。采用远程等离子体刻蚀法可以获得更好的空间均匀性以及更适宜的离子、中性成分比例，以使上述刻蚀工艺在栅沟槽20的上部21的底部各个方向均匀地刻蚀。
根据所选用的半导体衬底10的材料以及刻蚀方法，刻蚀工艺会选择不同的刻蚀剂。
当采用远程等离子体刻蚀工艺，且半导体衬底10的材料为单晶硅时，可采用含有氟基(F)、氯基(Cl)的刻蚀气体。
采用上述各向同性刻蚀工艺，可以在栅沟槽20的上部21的底部形成球形的栅沟槽20的下部22。
如图12所示，去除防护侧墙211，并修整半导体衬底10顶面的图案化缓冲层，使图案化缓冲层上的孔洞的垂直线与栅沟槽20的上部的侧壁在同一垂直线上。也就是图案化缓冲层的孔洞与栅沟槽20的上部的尺寸一致。
当图案化缓冲层的材料为氧化硅时，可以利用氢氟酸基的刻蚀溶液对防护材料层进行湿法刻蚀。该氢氟酸基的刻蚀溶液可以为80℃的饱和氟化铵(HF：NH4F＝3:2)。在刻蚀过程中，可以通过刻蚀溶液的设计控制刻蚀速率、刻蚀选择比，并控制刻蚀时间，从而实现对图案化缓冲层的修整。
如图13所示，在栅沟槽20内壁上形成栅介质层30。该栅介质层30围成具有顶部开口的容纳空间。栅介质层30所具有的容纳空间包括位于栅沟槽20的下部22的第一区域和位于栅沟槽20的上部的第二区域。在实际应用中，形成栅介质层30的方法包括在半导体衬底10上淀积栅介质薄膜，然后对栅沟槽20内壁上的栅介质薄膜进行刻蚀，从而在栅沟槽20的内侧壁和底部形成栅介质层30。淀积栅介质薄膜时，可以采用原子层淀积等台阶覆盖性能好的薄膜形成方法。
如图14所示，在栅介质层30围成的第一区域内(栅沟槽20的下部22内)形成栅导体层。具体的，在栅沟槽20的下部栅介质层30上依次沉积阻挡层40和栅金属层50，然后在栅金属层50的上部执行刻蚀工艺以便将栅金属层50和阻挡层40部分保留在栅沟槽20的下部22内。根据器件性能需要，通过控制刻蚀工艺，阻挡层40和栅金属层50也可以保留至栅沟槽20的上部中。
如图15所示，在栅金属层50和阻挡层40上方形成盖层60，以将栅金属层50、阻挡层40与上部电路结构隔离开。在实际应用中，可以采用薄膜淀积工艺在栅金属层50和阻挡层40上形成介质层，并采用刻蚀工艺对介质层位于栅沟槽20之外的部分进行回刻，从而在栅金属层50和阻挡层40上方形成盖层60。
应理解，也可以采用平坦化工艺对介质层位于栅沟槽20之外的部分进行去除。
本发明实施例还提供一种半导体存储器件。该半导体存储器件包括至少一个上述技术方案记载的埋栅晶体管。
与现有技术相比，本发明实施例提供的半导体存储器件的有益效果与上述技术方案记载的埋栅晶体管的有益效果相同，在此不做赘述。
本发明实施例还提供一种电子设备。该电子设备包括上述的半导体存储器件。该电子设备包括通信设备或移动终端。
与现有技术相比，本发明实施例提供的电子设备的有益效果与上述技术方案记载的埋栅晶体管的有益效果相同，在此不做赘述。
尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
尽管结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
Claims (11)
1.一种埋栅晶体管，其特征在于，应用于半导体存储器件，所述埋栅晶体管包括衬底、栅沟槽、栅介质层和栅导体层；
所述栅沟槽设在所述衬底上，所述栅沟槽包括上部和下部，所述栅沟槽的上部和下部相接处形成颈部；
所述栅介质层位于所述栅沟槽的内壁上；
所述栅导体层位于所述栅沟槽的下部，并且位于所述栅介质层的内壁上。
2.根据权利要求1所述的埋栅晶体管，其特征在于，所述栅沟槽的下部的纵剖面为圆形或椭圆形。
3.根据权利要求1所述的埋栅晶体管，其特征在于，所述栅沟槽的厚度大于或等于
4.根据权利要求1所述的埋栅晶体管，其特征在于，所述栅导体层包括阻挡层和栅金属层；所述阻挡层位于所述栅金属层和所述栅介质层之间。
5.根据权利要求1～4任一项所述的埋栅晶体管，其特征在于，所述埋栅晶体管还包括盖层；
所述盖层设置在所述栅导体层上方，位于所述栅沟槽的上部。
6.一种埋栅晶体管的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成栅沟槽的上部；
进一步刻蚀所述栅沟槽的上部的底部，形成所述栅沟槽的下部；所述栅沟槽的上部和下部相接处形成颈部；
在所述栅沟槽内壁上形成栅介质层；
在位于所述栅沟槽的下部栅介质层上形成栅导体层。
7.根据权利要求6所述的埋栅晶体管的制造方法，其特征在于，在所述半导体衬底上形成栅沟槽的上部包括：
在所述半导体衬底上形成缓冲层；
刻蚀所述缓冲层和所述半导体衬底形成第一开口；
对所述第一开口进行修整刻蚀，从而使所述第一开口对应所述半导体衬底的位置形成所述栅沟槽的上部。
8.根据权利要求6所述的埋栅晶体管的制造方法，其特征在于，形成所述栅沟槽的下部包括：
在所述栅沟槽的上部的侧壁形成防护侧墙；
在所述防护侧墙的保护下进一步刻蚀所述栅沟槽的上部的底部，从而形成所述栅沟槽的下部；
去除所述防护侧墙。
9.根据权利要求6所述的埋栅晶体管的制造方法，其特征在于，进一步刻蚀所述栅沟槽的上部的底部包括：
采用远程等离子体刻蚀工艺进一步刻蚀所述栅沟槽的上部的底部；
所述远程等离子体刻蚀工艺使用的是含有氟自由基和氯自由基的刻蚀气体。
10.根据权利要求6所述的埋栅晶体管的制造方法，其特征在于，在位于所述栅沟槽的下部栅介质层上形成栅导体层包括：
在所述栅介质层上形成阻挡层和栅金属层；
对所述阻挡层和栅金属层进行回刻至所述栅沟槽的下部之内。
11.根据权利要求6～10任一项所述的埋栅晶体管的制造方法，其特征在于，在形成栅导体层之后，所述埋栅晶体管的制造方法还包括：
在所述栅导体层上形成介质层，并对所述介质层位于所述栅沟槽之外的部分进行回刻。
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|---|---|---|---|---|
| CN117529102A (zh) * | 2024-01-03 | 2024-02-06 | 长鑫新桥存储技术有限公司 | 半导体结构及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110875239A (zh) * | 2018-09-04 | 2020-03-10 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及其形成方法、半导体器件及其形成方法 |
| CN110911476A (zh) * | 2018-09-14 | 2020-03-24 | 长鑫存储技术有限公司 | 一种埋入式栅极结构及其制造方法 |
| CN110931486A (zh) * | 2018-09-19 | 2020-03-27 | 长鑫存储技术有限公司 | 埋入式字线结构及其形成方法、存储器 |
| CN111199911A (zh) * | 2018-11-19 | 2020-05-26 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及其制作方法 |
-
2020
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110875239A (zh) * | 2018-09-04 | 2020-03-10 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及其形成方法、半导体器件及其形成方法 |
| CN110911476A (zh) * | 2018-09-14 | 2020-03-24 | 长鑫存储技术有限公司 | 一种埋入式栅极结构及其制造方法 |
| CN110931486A (zh) * | 2018-09-19 | 2020-03-27 | 长鑫存储技术有限公司 | 埋入式字线结构及其形成方法、存储器 |
| CN111199911A (zh) * | 2018-11-19 | 2020-05-26 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及其制作方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117529102A (zh) * | 2024-01-03 | 2024-02-06 | 长鑫新桥存储技术有限公司 | 半导体结构及其制备方法 |
| CN117529102B (zh) * | 2024-01-03 | 2024-05-14 | 长鑫新桥存储技术有限公司 | 半导体结构及其制备方法 |
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