CN111199911A - 浅沟槽隔离结构及其制作方法 - Google Patents
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Abstract
本发明提供一种浅沟槽隔离结构及其制作方法，浅沟槽隔离结构包括：衬底，衬底中形成有第一沟槽以及与沟槽底部连通的第二沟槽，第二沟槽的顶部宽度大于沟槽的底部宽度；侧壁保护层，形成于沟槽的侧壁；以及绝缘材料，填充于第二沟槽以及第一沟槽中。本发明通过对第一沟槽的侧壁进行保护后进一步刻蚀出延伸沟槽，通过热氧化及去除热氧化层的方法，扩展了延伸沟槽的宽度，避免浅沟槽隔离结构出现锥形结构而影响蚀刻深度和沟槽宽度的问题，可有效增强浅沟槽隔离结构的隔离效果。本发明在浅沟槽隔离结构的侧壁增加侧壁保护层，可有效增加浅沟槽隔离结构的势垒，防止热载流子进入到沟槽内，减小漏电流的产生，提高晶体管之间的隔离效果。
Description
技术领域
本发明属于半导体集成电路制造领域，特别是涉及一种浅沟槽隔离结构及其制作方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的信息存储量以及更多的功能，半导体芯片向更高集成度方向发展，即半导体器件的特征尺寸(CD，Critical Dimension)越小，而半导体芯片的集成度越高。目前，半导体集成电路通常包含有源区和位于有源区之间的隔离区，这些隔离区在制造有源器件之前形成。伴随着半导体工艺进入深亚微米时代，半导体器件的有源区隔离层已大多采用浅沟道隔离工艺(Shallow Trench Isolation，STI)来制作。
随着器件尺寸的减小，浅沟槽隔离结构10的宽度也减小，而对于存储器需要较深的隔离沟槽，会导致浅沟槽隔离结构10具有较高的深宽比，增加了蚀刻的难度。在蚀刻的过程中容易造成锥形结构101，严重影响STI的深度和底部的宽度，进而对器件的隔离效果产生不良影响，如图1所示。
如图2所示，晶体管通常包括源/漏区，栅氧层及栅极，相邻的两个晶体管由浅沟槽隔离结构10隔离，高度集成的半导体晶体管的热载流子(e-)通常具有高能量，他们很容易越过势垒进入或者越过浅沟槽隔离结构，从而可能导致相邻的晶体管之间产生漏电流，尤其是若浅沟槽隔离结构10存在锥形结构，漏电流的现象较为明显。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种浅沟槽隔离结构及其制作方法，用于解决现有技术中浅沟槽隔离结构容易出现锥形结构而造成隔离效果不良的问题。
为实现上述目的及其他相关目的，本发明提供一种浅沟槽隔离结构的制作方法，所述制作方法包括：1)提供一衬底，对所述衬底进行第一刻蚀，以形成第一沟槽于所述衬底中；2)沉积保护材料于所述沟槽的侧壁及底部，并刻蚀去除所述第一沟槽底部的保护材料，以在所述第一沟槽的侧壁形成侧壁保护层；3)对所述第一沟槽的底部进行第二刻蚀，以形成连通所述第一沟槽底部的延伸延伸沟槽；4)热氧化所述延伸沟槽显露出的衬底，以形成热氧化层在所述延伸沟槽的底部及侧壁，所述热氧化层用于定义第二沟槽的轮廓；5)选择性刻蚀去除所述热氧化层，以扩展所述延伸沟槽的宽度形成所述第二沟槽；以及6)沉积绝缘材料于所述第二沟槽及所述第一沟槽中，以形成所述浅沟槽隔离结构。
可选地，步骤1)包括：1-1)采用化学缩小辅助分辨率提高光刻工艺或间距倍增工艺于所述衬底表面形成掩膜图形；1-2)采用干法刻蚀工艺刻蚀所述衬底，以在所述衬底中形成所述第一沟槽。
可选地，步骤1)所述第一沟槽的深度介于所述浅沟槽隔离结构的目标深度的1/2～4/5之间，其中，所述目标深度为所述第一沟槽与所述第二沟槽的深度总和。
可选地，步骤1)所述第一沟槽的底部宽度与顶部宽度之比不小于0.8:1，步骤5)扩展后的所述延第二沟槽的底部宽度与所述第一沟槽的顶部宽度之比不小于0.8:1。
可选地，步骤2)采用原子层沉积工艺沉积保护材料于所述第一沟槽的侧壁及底部，所述保护材料包括氮化硅及氮氧化硅中的一种或两种组成的复合层。
可选地，步骤3)所述第二刻蚀对所述衬底的刻蚀速率大于对所述侧壁保护层的刻蚀速率。
可选地，步骤3)所述第二刻蚀对所述衬底的刻蚀速率大于所述第一刻蚀对所述衬底的刻蚀速率。
可选地，通过控制步骤4)所述热氧化层的厚度，以控制步骤5)所述延伸沟槽的扩展宽度。
可选地，步骤5)去除所述热氧化层的方法包括各向同性干法蚀刻工艺及湿法刻蚀工艺中的一种。
可选地，步骤5)扩展后的所述第二沟槽的顶部宽度大于所述第一沟槽的底部宽度。
可选地，步骤6)采用可流动化学气相沉积工艺高密度等离子体化学气相沉积工艺及沉积与刻蚀循环交替的沉积工艺中的一种于所述所述第二沟槽及所述第一沟槽中沉积绝缘材料，所述绝缘材料包括二氧化硅。
本发明提供还一种浅沟槽隔离结构，包括：衬底，所述衬底中形成有第一沟槽以及与所述第一沟槽底部连通的第二沟槽，所述第二沟槽的顶部宽度大于所述第一沟槽的底部宽度；侧壁保护层，形成于所述第一沟槽的侧壁；以及绝缘层，填充于所述第二沟槽及所述第一沟槽中。
可选地，所述第一沟槽的深度介于所述浅沟槽隔离结构的目标深度的1/2～4/5之间，其中，所述目标深度为所述第一沟槽与所述第二沟槽的深度总和。
可选地，所述第一沟槽的底部宽度与顶部宽度的宽度比不小于0.8:1。
可选地，所述第二沟槽的底部宽度与所述第一沟槽的顶部宽度之比不小于0.8:1。
可选地，所述侧壁保护层包括氮化硅及氮氧化硅中的一种或两种组成的复合层。
如上所述，本发明的浅沟槽隔离结构及其制作方法，具有以下有益效果：
本发明通过对第一沟槽的侧壁进行保护后再进一步刻蚀出延伸沟槽，通过热氧化及去除热氧化层的方法，扩展延伸沟槽的宽度形成第二沟槽，本发明可有效减小蚀刻难度，避免浅沟槽隔离结构出现锥形结构而影响蚀刻深度和沟槽宽度的问题，增加了沟槽底部宽度，可有效增强浅沟槽隔离结构的隔离效果。
本发明在浅沟槽隔离结构的侧壁增加侧壁保护层，可有效增加浅沟槽隔离结构的势垒，防止热载流子进入到沟槽内，减小漏电流的产生，提高晶体管之间的隔离效果。
附图说明
图1显示为现有技术中的一种浅沟槽隔离结构的结构示意图，该浅沟槽隔离结构的底部呈锥形结构。
图2显示为本发明现有技术中的包含有浅沟槽隔离结构的晶体管的结构示意图，该晶体管的热载流子很容易越过势垒进入或者越过浅沟槽隔离结构，从而可能导致相邻的晶体管之间产生漏电流。
图3～图10显示为本发明的浅沟槽隔离结构的制作方法各步骤所呈现的结构示意图。
元件标号说明
10 浅沟槽隔离结构
101 锥形结构
201 衬底
202 氧化物衬垫层
203 掩膜图形
204 第一沟槽
205 保护材料
205’ 侧壁保护层
206 延伸沟槽
206’ 第二沟槽
207 绝缘材料
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3～图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
如图3～图10所示，本实施例提供一种浅沟槽隔离结构的制作方法，所述制作方法包括步骤：
如图3～图4所示，首先进行步骤1)，提供一衬底201，对所述衬底201进行第一刻蚀，以形成第一沟槽204于所述衬底201中。
所述衬底201可以为硅衬底、锗硅衬底、碳化硅衬底、锗衬底等，可以为掺杂的或者是非掺杂的，例如，所述衬底201可以为P型掺杂的硅衬底或N型掺杂的硅衬底等。
在本示例中，还包括于所述衬底201表面形成氧化物衬垫层202的步骤，所述氧化物衬垫层202可以保护所述衬底201表面，避免后续制作工艺对所述衬底201造成的影响，所述氧化物衬垫层202的材质可以为氧化硅，其厚度范围可以为5纳米～25纳米之间，可以采用如热氧化工艺或沉积工艺等形成。
对所述衬底201进行第一刻蚀，包括以下步骤：
1-1)采用化学缩小辅助分辨率提高光刻工艺或间距倍增工艺于所述氧化物衬垫层202表面形成掩膜图形203，所述掩膜图形203可以为单层结构或者为多层复合结构，其材质可以为氮化硅、碳、多晶硅等，所述掩膜图形203的厚度可以为100纳米～200纳米之间。
1-2)采用干法刻蚀工艺刻蚀所述衬底201，以在所述衬底201中形成所述第一沟槽204。
形成所述第一沟槽204后，还可以包括对所述第一沟槽204的侧壁及顶角进行热氧化，以在所述第一沟槽204的拐角处形成圆化顶角，以提高所述第一沟槽204隔离结构的耐压能力。
所述第一沟槽204的深度设定优选为使得所述第一沟槽204没有出现明显的锥形结构，例如，所述第一沟槽204的底部宽度与顶部宽度之比不小于0.8:1，使得所述第一沟槽204的底部保持有较大的宽度，以避免提高后续绝缘层207的填充难度以及降低浅沟槽隔离结构的隔离效果。
进一步地，所述第一沟槽204的深度介于所述浅沟槽隔离结构的目标深度的1/2～4/5之间，所述目标深度即为最终的浅沟槽隔离结构的设定深度，即为所述第一沟槽204与后续形成的第二沟槽206’的深度总和。例如，所述目标深度可以介于150纳米～400纳米之间，以保证其隔离效果，所述第一沟槽204的深度可以为75纳米～320纳米之间。
如图5～图6所示，然后进行步骤2)，沉积保护材料205于所述第一沟槽204的侧壁及底部，并刻蚀去除所述第一沟槽204的底部的保护材料205，以在所述第一沟槽204的侧壁形成侧壁保护层205’。
例如，可以采用原子层沉积工艺沉积保护材料205于所述第一沟槽204的侧壁及底部，所述保护材料205包括氮化硅(SiN)及氮氧化硅(SiON)中的一种或两种组成的复合层，然后采用各向异性干法刻蚀工艺去除所述第一沟槽204的底部的保护材料205，以在所述第一沟槽204的侧壁形成侧壁保护层205’，所述侧壁保护层205’的厚度范围可以为3纳米～10纳米之间。所述侧壁保护层205’一方面可以用于浅沟槽隔离结构的侧壁保护，防止第一沟槽204出现弯曲现象；另一方面，所述侧壁保护层205’可以为浅沟槽隔离结构的侧壁增加一层势垒高度，防止热载流子穿过浅沟槽隔离结构；第三方面，所述侧壁保护层205’在后续刻蚀形成延伸沟槽206时，可以保护第一沟槽204侧壁，阻挡侧壁被刻蚀；最后一方面，所述侧壁保护层205’可以在后续延伸沟槽206的热氧化过程中，保护第一沟槽204侧壁不被氧化，以保证所述第一沟槽204的最终宽度保持在目标范围内。
如图7所示，接着进行步骤3)，对所述第一沟槽204的底部进行第二刻蚀，以形成连通所述第一沟槽204底部的延伸沟槽206；
所述第二刻蚀对所述衬底201的刻蚀速率大于对所述侧壁保护层205’的刻蚀速率，以减少所述第二刻蚀对所述侧壁保护层205’造成的影响，保持所述侧壁保护层205’的厚度，提高浅沟槽隔离结构的势垒。
所述第二刻蚀对所述衬底201的刻蚀速率大于所述第一刻蚀对所述衬底201的刻蚀速率，例如，可以通过增加等离子体的密度或更改刻蚀菜单(recipe)，增加对所述衬底201的各向同性蚀刻的能力，防止所述延伸沟槽206的底部过窄。
如图8所示，接着进行步骤4)，热氧化以在所述延伸沟槽206的底部及侧壁形成热氧化层，所述热氧化层用以定义第二沟槽206’的轮廓。
采用热氧化工艺在所述延伸沟槽206的底部及侧壁形成热氧化层，由于所述第一沟槽204的侧壁被所述侧壁保护层205’覆盖，因此被该侧壁保护层205’覆盖的衬底不会生长氧化层，以使所述第一沟槽204的宽度保持在目标宽度，所述延伸沟槽206的底部及侧壁的所述热氧化层的厚度可以依据所述延伸沟槽206所需宽度进行确定，例如，所述热氧化层的厚度可以为5纳米～20纳米等。
如图9所示，接着进行步骤5)，选择性刻蚀去除所述热氧化层，以扩展所述延伸沟槽206的宽度形成第二沟槽206’，扩展后的所述第二沟槽206’的顶部宽度大于所述第一沟槽204的底部宽度，本示例可以通过控制步骤4)所述热氧化层的厚度，以控制步骤5)所述延伸沟槽206的扩展宽度，以防止底部较窄的浅沟槽隔离结构容易出现衬底201漏电流，而影响器件的电学性能。
例如，去除所述热氧化层的方法包括各向同性干法蚀刻工艺及湿法刻蚀工艺中的一种。优选地，扩展后的所述第二沟槽206’的底部宽度与所述第一沟槽204的顶部宽度之比不小于0.8:1。
进一步地，本示例也可重复进行步骤4)的热氧化和步骤5)的蚀刻去除热氧化层，以获得底部宽度符合需求的第二沟槽206’。
如图10所示，最后进行步骤6)，沉积绝缘层207于所述延伸沟槽206及所述第一沟槽204中，最后去除位于所述衬底201上方的绝缘层207以及掩膜图形203去除，以形成所述浅沟槽隔离结构。
例如，步骤6)可以采用可流动化学气相沉积工艺高密度等离子体化学气相沉积工艺及沉积与刻蚀循环交替的沉积工艺中的一种于所述延伸沟槽206及所述第一沟槽204中沉积绝缘层207，所述绝缘层207包括二氧化硅。
本发明通过对第一沟槽204侧壁进行保护后再进一步刻蚀出延伸沟槽206，通过热氧化及去除热氧化层的方法，扩展延伸沟槽206的宽度形成第二沟槽206’，本发明可有效减小蚀刻难度，避免浅沟槽隔离结构出现锥形结构而影响蚀刻深度和沟槽宽度的问题，增加了沟槽底部宽度，可有效增强浅沟槽隔离结构的隔离效果。
实施例2
如图10所示，本实施例提供一种浅沟槽隔离结构，所述浅沟槽隔离结构包括衬底201、侧壁保护层205’以及绝缘层207，其中，所述衬底201中形成有第一沟槽204以及与所述第一沟槽204底部连通的第二沟槽206’，所述第二沟槽206’的顶部宽度大于所述第一沟槽204的底部宽度，所述侧壁保护层205’形成于所述第一沟槽204的侧壁，所述绝缘层207填充于所述第二沟槽206’以及所述第一沟槽204中。
所述衬底201可以为硅衬底、锗硅衬底、碳化硅衬底、锗衬底等，可以为掺杂的或者是非掺杂的，例如，所述衬底201可以为P型掺杂的硅衬底或N型掺杂的硅衬底等。
在本示例中，还包括于所述衬底201表面形成氧化物衬垫层202的步骤，所述氧化物衬垫层202可以保护所述衬底201表面，避免后续制作工艺对所述衬底201造成的影响，所述氧化物衬垫层202的材质可以为氧化硅，其厚度范围可以为5纳米～25纳米之间，可以采用如热氧化工艺或沉积工艺等形成。
所述第一沟槽204的深度设定优选为使得所述第一沟槽204没有出现明显的锥形结构，例如，所述第一沟槽204的底部宽度与顶部宽度之比不小于0.8:1，使得所述第一沟槽204的底部保持有较大的宽度，以保证浅沟槽隔离结构的隔离效果。进一步地，所述第一沟槽204的深度介于所述浅沟槽隔离结构的目标深度的1/2～4/5之间，所述目标深度即为最终的浅沟槽隔离结构的设定深度，即为所述第一沟槽204与第二沟槽206’的深度总和。例如，所述目标深度可以介于150纳米～400纳米之间，以保证其隔离效果，所述第一沟槽204的深度可以为75纳米～320纳米之间。
所述侧壁保护层205’包括氮化硅及氮氧化硅中的一种或两种组成的复合层，所述侧壁保护层205’的厚度范围可以为3纳米～10纳米之间。所述侧壁保护层205’一方面可以用于浅沟槽隔离结构的侧壁保护，防止第一沟槽204出现弯曲现象；另一方面，所述侧壁保护层205’可以为浅沟槽隔离结构的侧壁增加一层势垒高度，防止热载流子穿过浅沟槽隔离结构；第三方面，所述侧壁保护层205’在后续刻蚀形成第二沟槽206’时，可以保护第一沟槽204侧壁，阻挡侧壁被刻蚀；最后一方面，所述侧壁保护层205’可以在形成第二沟槽206’的热氧化过程中，保护第一沟槽204侧壁不被氧化，以保证所述第一沟槽204的最终宽度保持在目标范围内。
所述第二沟槽206’为所述第一沟槽204的进一步延伸，以使最终的浅沟槽隔离结构达到目标深度，保证其隔离效果，所述第二沟槽206’的顶部宽度大于所述第一沟槽204的底部宽度，以使得所述第二沟槽206’保持良好的填充能力以及隔离能力。
所述第二沟槽206’的底部宽度与所述第一沟槽204的顶部宽度之比不小于0.8:1，以防止底部较窄的浅沟槽隔离结构容易出现衬底201漏电流，而影响器件的电学性能。
如上所述，本发明的浅沟槽隔离结构及其制作方法，具有以下有益效果：
本发明通过对第一沟槽的侧壁进行保护后再进一步刻蚀出延伸沟槽，通过热氧化及去除热氧化层的方法，扩展延伸沟槽的宽度形成第二沟槽，本发明可有效减小蚀刻难度，避免浅沟槽隔离结构出现锥形结构而影响蚀刻深度和沟槽宽度的问题，增加了沟槽底部宽度，可有效增强浅沟槽隔离结构的隔离效果。
本发明在浅沟槽隔离结构的侧壁增加侧壁保护层，可有效增加浅沟槽隔离结构的势垒，防止热载流子进入到沟槽内，减小漏电流的产生，提高晶体管之间的隔离效果。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种浅沟槽隔离结构的制作方法，其特征在于，所述制作方法包括：
1)提供一衬底，对所述衬底进行第一刻蚀，以形成第一沟槽于所述衬底中；
2)沉积保护材料于所述沟槽的侧壁及底部，并刻蚀去除所述第一沟槽底部的保护材料，以在所述第一沟槽的侧壁形成侧壁保护层；
3)对所述第一沟槽的底部进行第二刻蚀，以形成连通所述第一沟槽底部的延伸延伸沟槽；
4)热氧化所述延伸沟槽显露出的衬底，以形成热氧化层在所述延伸沟槽的底部及侧壁，所述热氧化层用于定义第二沟槽的轮廓；
5)选择性刻蚀去除所述热氧化层，以扩展所述延伸沟槽的宽度形成所述第二沟槽；以及
6)沉积绝缘材料于所述第二沟槽及所述第一沟槽中，以形成所述浅沟槽隔离结构。
2.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤1)包括：
1-1)采用化学缩小辅助分辨率提高光刻工艺或间距倍增工艺于所述衬底表面形成掩膜图形；
1-2)采用干法刻蚀工艺刻蚀所述衬底，以在所述衬底中形成所述第一沟槽。
3.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤1)所述第一沟槽的深度介于所述浅沟槽隔离结构的目标深度的1/2～4/5之间，其中，所述目标深度为所述第一沟槽与所述第二沟槽的深度总和。
4.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤1)所述第一沟槽的底部宽度与顶部宽度之比不小于0.8:1，步骤5)扩展后的所述延第二沟槽的底部宽度与所述第一沟槽的顶部宽度之比不小于0.8:1。
5.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤2)采用原子层沉积工艺沉积保护材料于所述第一沟槽的侧壁及底部，所述保护材料包括氮化硅及氮氧化硅中的一种或两种组成的复合层。
6.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤3)所述第二刻蚀对所述衬底的刻蚀速率大于对所述侧壁保护层的刻蚀速率。
7.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤3)所述第二刻蚀对所述衬底的刻蚀速率大于所述第一刻蚀对所述衬底的刻蚀速率。
8.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：通过控制步骤4)所述热氧化层的厚度，以控制步骤5)所述延伸沟槽的扩展宽度。
9.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤5)去除所述热氧化层的方法包括各向同性干法蚀刻工艺及湿法刻蚀工艺中的一种。
10.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤5)扩展后的所述第二沟槽的顶部宽度大于所述第一沟槽的底部宽度。
11.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤6)采用可流动化学气相沉积工艺高密度等离子体化学气相沉积工艺及沉积与刻蚀循环交替的沉积工艺中的一种于所述所述第二沟槽及所述第一沟槽中沉积绝缘材料，所述绝缘材料包括二氧化硅。
12.一种浅沟槽隔离结构，其特征在于，包括：
衬底，所述衬底中形成有第一沟槽以及与所述第一沟槽底部连通的第二沟槽，所述第二沟槽的顶部宽度大于所述第一沟槽的底部宽度；
侧壁保护层，形成于所述第一沟槽的侧壁；以及
绝缘层，填充于所述第二沟槽及所述第一沟槽中。
13.根据权利要求12所述的浅沟槽隔离结构，其特征在于：所述第一沟槽的深度介于所述浅沟槽隔离结构的目标深度的1/2～4/5之间，其中，所述目标深度为所述第一沟槽与所述第二沟槽的深度总和。
14.根据权利要求12所述的浅沟槽隔离结构，其特征在于：所述第一沟槽的底部宽度与顶部宽度的宽度比不小于0.8:1。
15.根据权利要求12所述的浅沟槽隔离结构，其特征在于：所述第二沟槽的底部宽度与所述第一沟槽的顶部宽度之比不小于0.8:1。
16.根据权利要求12所述的浅沟槽隔离结构，其特征在于：所述侧壁保护层包括氮化硅及氮氧化硅中的一种或两种组成的复合层。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111540677A (zh) * | 2020-05-28 | 2020-08-14 | 绍兴同芯成集成电路有限公司 | 一种三层阶梯状沟槽晶体管的制造工艺 |
| CN112968000A (zh) * | 2021-01-22 | 2021-06-15 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器的制备方法 |
| CN114068702A (zh) * | 2020-07-30 | 2022-02-18 | 中国科学院微电子研究所 | 一种埋栅晶体管及其制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6350662B1 (en) * | 1999-07-19 | 2002-02-26 | Taiwan Semiconductor Manufacturing Company | Method to reduce defects in shallow trench isolations by post liner anneal |
| US20020106864A1 (en) * | 2001-02-08 | 2002-08-08 | Tai-Ju Chen | Method for filling of a shallow trench isolation |
| US20080102579A1 (en) * | 2006-10-31 | 2008-05-01 | Hynix Semiconductor Inc. | Method of forming isolation layer of semiconductor device |
| CN101740459A (zh) * | 2008-11-14 | 2010-06-16 | 中芯国际集成电路制造(北京)有限公司 | 浅沟槽隔离结构及其制造方法 |
| CN104576501A (zh) * | 2013-10-16 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN208903993U (zh) * | 2018-11-19 | 2019-05-24 | 长鑫存储技术有限公司 | 浅沟槽隔离结构 |
-
2018
- 2018-11-19 CN CN201811372753.XA patent/CN111199911B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6350662B1 (en) * | 1999-07-19 | 2002-02-26 | Taiwan Semiconductor Manufacturing Company | Method to reduce defects in shallow trench isolations by post liner anneal |
| US20020106864A1 (en) * | 2001-02-08 | 2002-08-08 | Tai-Ju Chen | Method for filling of a shallow trench isolation |
| US20080102579A1 (en) * | 2006-10-31 | 2008-05-01 | Hynix Semiconductor Inc. | Method of forming isolation layer of semiconductor device |
| CN101740459A (zh) * | 2008-11-14 | 2010-06-16 | 中芯国际集成电路制造(北京)有限公司 | 浅沟槽隔离结构及其制造方法 |
| CN104576501A (zh) * | 2013-10-16 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN208903993U (zh) * | 2018-11-19 | 2019-05-24 | 长鑫存储技术有限公司 | 浅沟槽隔离结构 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111540677A (zh) * | 2020-05-28 | 2020-08-14 | 绍兴同芯成集成电路有限公司 | 一种三层阶梯状沟槽晶体管的制造工艺 |
| CN111540677B (zh) * | 2020-05-28 | 2023-03-21 | 绍兴同芯成集成电路有限公司 | 一种三层阶梯状沟槽晶体管的制造工艺 |
| CN114068702A (zh) * | 2020-07-30 | 2022-02-18 | 中国科学院微电子研究所 | 一种埋栅晶体管及其制造方法 |
| CN112968000A (zh) * | 2021-01-22 | 2021-06-15 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器的制备方法 |
| CN112968000B (zh) * | 2021-01-22 | 2024-02-23 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器的制备方法 |
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