CN111223811A - 浅沟槽隔离结构及其制作方法 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 144
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 44
- 238000005468 ion implantation Methods 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 25
- 238000000151 deposition Methods 0.000 claims abstract description 20
- 230000008569 process Effects 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 126
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 238000002513 implantation Methods 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 11
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 10
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 8
- 239000011241 protective layer Substances 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- -1 nitrogen ions Chemical class 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims 4
- 239000007924 injection Substances 0.000 claims 4
- 238000011049 filling Methods 0.000 abstract description 9
- 239000012774 insulation material Substances 0.000 abstract description 8
- 230000008021 deposition Effects 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
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Abstract
本发明提供一种浅沟槽隔离结构及其制作方法，所述浅沟槽隔离结构包括：衬底，所述衬底中具有第一沟槽；第一隔离层，形成于所述第一沟槽的底部及侧壁，所述第一隔离层围成有第二沟槽，所述第二沟槽包括下槽部及与所述下槽部连通的上槽部，且所述上槽部的宽度大于所述下槽部的宽度；以及第二隔离层，填充于所述第二沟槽中。本发明通过倾斜离子注入，使得隔离层上部的刻蚀速率大于下部的刻蚀速率，通过蚀刻工艺使隔离层上部的开口增大，形成漏斗形结构，可以避免由于绝缘材料在浅沟槽结构开口处的沉积速率大于底部的沉积速率，而造成浅沟槽结构的绝缘层中形成空洞，提高绝缘材料的填充质量，从而提高了浅沟槽隔离结构的性能。
Description
技术领域
本发明属于半导体集成电路设计及制造领域，特别是涉及一种浅沟槽隔离结构及其制作方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的信息存储量以及更多的功能，半导体芯片向更高集成度方向发展，即半导体器件的特征尺寸(CD，Critical Dimension)越小，而半导体芯片的集成度越高。目前，半导体集成电路通常包含有源区和位于有源区之间的隔离区，这些隔离区在制造有源器件之前形成。伴随着半导体工艺进入深亚微米时代，半导体器件的有源区隔离层已大多采用浅沟槽隔离工艺(Shallow Trench Isolation，STI)来制作。
随着半导体技术的飞速发展，集成电路制造工艺越来越小，浅沟槽隔离技术已经成为一种广泛应用于CMOS器件制造过程中的器件隔离技术，其主要工艺包括：1)在衬底中刻蚀出浅沟槽结构；2)于所述浅沟槽结构中填充绝缘层。然而，在填充绝缘层的过程中，由于绝缘材料在浅沟槽结构开口处的沉积速率大于底部的沉积速率，会使得浅沟槽结构中的绝缘层中形成空洞，从而影响浅沟槽隔离结构的隔离性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种浅沟槽隔离结构及其制作方法，用于解决现有技术中绝缘层沉积过程中会在内部形成空洞，从而影响浅沟槽隔离结构的隔离性能的问题。
为实现上述目的及其他相关目的，本发明提供一种浅沟槽隔离结构的制作方法，所述制作方法包括以下步骤：提供衬底，所述衬底表面形成有氧化物保护层，图案化刻蚀所述氧化物保护层以及所述衬底，以于所述衬底中形成第一沟槽；沉积第一隔离层于所述第一沟槽的底部及侧壁，所述第一隔离层围成有间隙沟槽，且所述第一隔离层具有位于所述间隙沟槽两侧的第一侧壁部及第二侧壁部；对所述第一侧壁部进行第一倾斜离子注入，以在所述第一侧壁部的上部形成第一掺杂隔离部，对所述第二侧壁部进行第二倾斜离子注入，以在所述第二侧壁部的上部形成第二掺杂隔离部；刻蚀所述第一掺杂隔离部以及所述第二掺杂隔离部，以拓宽所述间隙沟槽的开口，以形成第二沟槽，其中，所述刻蚀对所述第一掺杂隔离部以及所述第二掺杂隔离部的刻蚀速率大于对所述第一隔离层的刻蚀速率；以及沉积第二隔离层于所述第二沟槽中。
可选地，所述第一倾斜离子注入的注入方向与垂直方向的第一夹角介于5度～45度，所述第二倾斜离子注入的注入方向与垂直方向的第二夹角介于5度～45度。
可选地，所述第一倾斜离子注入包括一级注入或多级注入，所述第二倾斜离子注入包括一级离子注入及多级离子注入中的一种。
可选地，所述第一隔离层的材质包括二氧化硅，所述第一倾斜离子注入的注入离子包括氮离子，所述第二倾斜离子注入的注入离子包括氮离子。
可选地，所述第二沟槽包括下槽部及与所述下槽部连通的上槽部，所述上槽部的宽度大于所述下槽部的宽度，以使得所述第二沟槽呈漏斗形结构。
可选地，所述上槽部包括相对的两弧形侧壁。
可选地，图案化刻蚀所述氧化物保护层以及所述衬底包括步骤：依次沉积硬掩膜层及光刻胶层于所述氧化物保护层上；对所述光刻胶层进行曝光处理，定义出所述第一沟槽的图形；利用干法刻蚀依次刻蚀所述硬掩膜层、氧化物保护层以及所述衬底，以形成所述第一沟槽。
可选地，沉积第一隔离层于所述第一沟槽的底部及侧壁前，还包括采用热氧化工艺形成氧化物衬垫层于所述第一沟槽的底部及侧壁的步骤。
可选地，沉积所述第一隔离层的方法包括低压化学气相沉积法、常压化学气相沉积法以及等离子辅助化学气相沉积法中的一种，沉积所述第二隔离层的方法包括低压化学气相沉积法、常压化学气相沉积法以及等离子辅助化学气相沉积法中的一种。
可选地，所述第一隔离层的厚度介于所述第一沟槽的宽度的1/4～1/3之间。
可选地，沉积第二隔离层于所述第二沟槽后，还包括步骤：采用化学机械研磨工艺去除位于氧化物保护层以上的第二隔离层材料；采用干法刻蚀工艺去除所述氧化物保护层。
本发明还提供一种浅沟槽隔离结构，所述浅沟槽隔离结构包括：衬底，所述衬底中具有第一沟槽；第一隔离层，形成于所述第一沟槽的底部及侧壁，所述第一隔离层围成有第二沟槽，所述第二沟槽包括下槽部及与所述下槽部连通的上槽部，且所述上槽部的宽度大于所述下槽部的宽度；以及第二隔离层，填充于所述第二沟槽中。
可选地，所述第二沟槽包括漏斗形结构。
可选地，所述上槽部包括相对的两弧形侧壁。
可选地，所述第二沟槽的上槽部的宽度介于所述第一沟槽的宽度的3/4～1之间。
可选地，所述第一隔离层的材质包括二氧化硅，所述第二隔离层的材质包括二氧化硅。
可选地，所述浅沟槽隔离结构还包括形成于所述第一沟槽的底部及侧壁的氧化物衬垫层，且所述氧化物衬垫层位于所述衬底及所述第一隔离层之间。
如上所述，本发明的浅沟槽隔离结构及其制作方法，具有以下有益效果：
本发明通过倾斜离子注入，使得隔离层上部的刻蚀速率大于下部的刻蚀速率，通过蚀刻工艺使隔离层上部的开口增大，形成漏斗形结构，可以避免由于绝缘材料在浅沟槽结构开口处的沉积速率大于底部的沉积速率，而造成浅沟槽结构的绝缘层中形成空洞，提高绝缘材料的填充质量，从而提高了浅沟槽隔离结构的性能。
附图说明
图1～图12显示为本发明的浅沟槽隔离结构的制作方法各步骤所呈现的结构示意图。
元件标号说明
101 衬底
102 氧化物保护层
103 硬掩膜层
104 光刻胶层
105 第一沟槽
106 氧化物衬垫层
107 第一隔离层
108 第一侧壁部
109 第二侧壁部
110 间隙沟槽
111 第一掺杂隔离部
112 第二掺杂隔离部
113 第二沟槽
114 上槽部
115 下槽部
116 弧形侧壁
117 第二间隔层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
如图1～图12所示，本实施例提供一种浅沟槽隔离结构的制作方法，所述制作方法包括以下步骤：
如图1～图5所示，首先进行步骤1)，提供一衬底101，所述衬底101表面形成有氧化物保护层102，图案化刻蚀所述氧化物保护层102以及所述衬底101，以于所述衬底101中形成第一沟槽105。
所述衬底101可以为硅衬底、锗硅衬底、碳化硅衬底、锗衬底等，可以为掺杂的或者是非掺杂的，例如，所述衬底101可以为P型掺杂的硅衬底或N型掺杂的硅衬底等。
如图1所示，在本示例中，所述衬底101表面形成氧化物保护层102，所述氧化物保护层102可以保护所述衬底101表面，避免后续制作工艺对所述衬底101造成的影响，所述氧化物保护层102的材质可以为氧化硅，其厚度范围可以为5纳米～25纳米之间，可以采用如热氧化工艺或沉积工艺等形成。
作为示例，上述的图案化刻蚀所述氧化物保护层102以及所述衬底101包括以下步骤：
步骤1-1)，依次沉积硬掩膜层103及光刻胶层104于所述氧化物保护层102上，如图2所示，例如，可以采用低压化学气相沉积法(LPCVD)、常压化学气相沉积法(APCVD)以及等离子辅助化学气相沉积法(PACVD)等方法于所述氧化物保护层102上沉积所述硬掩膜层103，所述硬掩膜层103的材质可以为氮化硅等，所述光刻胶可以采用旋涂或沉积等工艺形成于所述硬掩膜层103的表面上。
步骤1-2)，对所述光刻胶层104进行曝光处理，定义出所述第一沟槽105的图形。
步骤1-3)，利用干法刻蚀依次刻蚀所述硬掩膜层103、氧化物保护层102以及所述衬底101，以形成所述第一沟槽105。
如图6～图7所示，然后进行步骤2)，沉积第一隔离层107于所述第一沟槽105的底部及侧壁，所述第一隔离层107围成有间隙沟槽110，且所述第一隔离层107具有位于所述间隙沟槽110两侧的第一侧壁部108及第二侧壁部109。
在本实施例中，沉积第一隔离层107于所述第一沟槽105的底部及侧壁前，还包括采用热氧化工艺形成氧化物衬垫层106于所述第一沟槽105的底部及侧壁的步骤。所述热氧化同时会在所述第一沟槽105的顶角形成热氧化层，以使所述第一沟槽105的顶角形成圆化顶角，可以有效提高浅沟槽隔离结构的耐压能力。
例如，可以采用低压化学气相沉积法(LPCVD)、常压化学气相沉积法(APCVD)以及等离子辅助化学气相沉积法(PACVD)等方法沉积所述第一隔离层107，所述第一隔离层107的材质可以为二氧化硅等，所述第一隔离层107的厚度介于所述第一沟槽105的宽度的1/4～1/3之间，所述第一隔离层107围成有间隙沟槽110，且所述第一隔离层107具有位于所述间隙沟槽110两侧的第一侧壁部108及第二侧壁部109。
如图8～图9所示，接着进行步骤4)，对所述第一侧壁部108进行第一倾斜离子注入，以在所述第一侧壁部108的上部形成第一掺杂隔离部111，对所述第二侧壁部109进行第二倾斜离子注入，以在所述第二侧壁部109的上部形成第二掺杂隔离部112，所述第一倾斜离子注入与所述第二倾斜离子注入的倾斜方向相对于垂直方向相反。
作为示例，所述第一倾斜离子注入的注入方向与垂直方向的第一夹角a介于5度～45度，并朝向所述第一侧壁部108表面，所述第二倾斜离子注入的注入方向与垂直方向的第二夹角b介于5度～45度，并朝向所述第二侧壁部109表面。例如，所述第一倾斜离子注入的注入方向与垂直方向的第一夹角a可以为15度、25度、35度、45度等，所述第二倾斜离子注入的注入方向与垂直方向的第二夹角b也可以为15度、25度、35度、45度等，通过调整所述第一倾斜离子注入及第二倾斜离子注入的倾斜角度，可以控制所述第一掺杂隔离部111及所述第二掺杂隔离部112在所述第一隔离层107中所占的体积比例，以控制后续刻蚀后的开口的宽度及高度。通过对所述第一隔离层107进行倾斜离子注入，可以在所述第一隔离层107中获得开口处具有较高掺杂浓度的区域，在后续的刻蚀过程中，该高掺杂浓度的区域的刻蚀速率会远大于非掺杂区域或低掺杂区域的刻蚀速率，以使得开口处的第一隔离层107被优先去除，而下部的第一隔离层107则基本完整保留。在本实施例中，所述第一隔离层107的材质包括二氧化硅，所述第一倾斜离子注入的注入离子包括氮离子，所述第二倾斜离子注入的注入离子包括氮离子，所述第一掺杂隔离部111及所述第二掺杂隔离部112的材质为掺氮的二氧化硅。
所述第一倾斜离子注入包括一级注入或多级注入，所述第二倾斜离子注入包括一级离子注入及多级离子注入中的一种。通过不同级数的离子注入，可以进一步控制所述第一掺杂隔离部111及所述第二掺杂隔离部112的形貌。
如图10所示，然后进行步骤5)，刻蚀所述第一掺杂隔离部111以及所述第二掺杂隔离部112，以拓宽所述间隙沟槽110的开口，以形成第二沟槽113，其中，所述刻蚀对所述第一掺杂隔离部111以及所述第二掺杂隔离部112的刻蚀速率大于对所述第一隔离层107的刻蚀速率。
所述第二沟槽113包括下槽部115及与所述下槽部115连通的上槽部114，所述上槽部114的宽度大于所述下槽部115的宽度，以使得所述第二沟槽113呈漏斗形结构，所述上槽部114包括相对的两弧形侧壁116。
如图11～图12所示，最后进行步骤6)，沉积第二隔离层于所述第二沟槽113中，采用化学机械研磨工艺去除位于氧化物保护层102以上的第二隔离层材料，并采用干法刻蚀工艺去除所述氧化物保护层102。
例如，可以采用低压化学气相沉积法(LPCVD)、常压化学气相沉积法(APCVD)以及等离子辅助化学气相沉积法(PACVD)等方法沉积所述第二隔离层，所述第二隔离层的材质可以为二氧化硅等，漏斗形结构的第二沟槽113可以有效提高所述第二隔离层的填充质量，所述上槽部114的弧形侧壁116结构可以有效所述第一隔离层107与所述第二隔离层的结合强度，并提高浅沟槽隔离结构的耐压能力。
本发明通过倾斜离子注入，使得隔离层上部的刻蚀速率大于下部的刻蚀速率，通过蚀刻工艺使隔离层上部的开口增大，形成漏斗形结构，可以避免由于绝缘材料在浅沟槽结构开口处的沉积速率大于底部的沉积速率，而造成浅沟槽结构的绝缘层中形成空洞，提高绝缘材料的填充质量，从而提高了浅沟槽隔离结构的性能。
实施例2
如图12所示，本实施例提供一种浅沟槽隔离结构，所述浅沟槽隔离结构包括衬底101、第一隔离层107以及第二隔离层。
如图12所示，所述衬底101可以为硅衬底、锗硅衬底、碳化硅衬底、锗衬底等，可以为掺杂的或者是非掺杂的，例如，所述衬底101可以为P型掺杂的硅衬底101或N型掺杂的硅衬底等。
所述衬底101中具有第一沟槽105，所述浅沟槽隔离结构还包括形成于所述第一沟槽105的底部及侧壁的氧化物衬垫层106，且所述氧化物衬垫层106位于所述衬底101及所述第一隔离层107之间，同时，所述氧化物衬垫层106形成于所述第一沟槽105的顶角，以使所述第一沟槽105的顶角形成圆化顶角，可以有效提高浅沟槽隔离结构的耐压能力。
如图12所示，所述第一隔离层107形成于所述第一沟槽105的底部及侧壁，围成所述第二沟槽113的下槽部的所述第一隔离层107的厚度介于所述第一沟槽105的顶端开口宽度的1/4～1/3之间，所述第一隔离层107的材质包括二氧化硅。
所述第一隔离层107围成有第二沟槽113，所述第二沟槽113包括漏斗形结构，所述第二沟槽113包括下槽部115及与所述下槽部115连通的上槽部114，且所述上槽部114的宽度大于所述下槽部115的宽度，所述上槽部114包括相对的两弧形侧壁116，其中，所述第二沟槽113的上槽部114的宽度介于所述第一沟槽105的宽度的3/4～1之间。
如图12所示，所述第二隔离层填充于所述第二沟槽113中，所述第二隔离层的材质包括二氧化硅。所述第二隔离层填充于漏斗形结构的第二沟槽113中，可以有效提高所述第二隔离层的填充质量，相应地，所述第二间隔层117具有漏斗形的填充结构，所述上槽部114的弧形侧壁116结构可以有效所述第一隔离层107与所述第二隔离层的结合强度，并提高浅沟槽隔离结构的耐压能力。
如上所述，本发明的浅沟槽隔离结构及其制作方法，具有以下有益效果：
本发明通过倾斜离子注入，使得隔离层上部的刻蚀速率大于下部的刻蚀速率，通过蚀刻工艺使隔离层上部的开口增大，形成漏斗形结构，可以避免由于绝缘材料在浅沟槽结构开口处的沉积速率大于底部的沉积速率，而造成浅沟槽结构的绝缘层中形成空洞，提高绝缘材料的填充质量，从而提高了浅沟槽隔离结构的性能。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种浅沟槽隔离结构的制作方法，其特征在于，包括步骤：
提供衬底，所述衬底表面形成有氧化物保护层，图案化刻蚀所述氧化物保护层以及所述衬底，以于所述衬底中形成第一沟槽；
沉积第一隔离层于所述第一沟槽的底部及侧壁，所述第一隔离层围成有间隙沟槽，且所述第一隔离层具有位于所述间隙沟槽两侧的第一侧壁部及第二侧壁部；
对所述第一侧壁部进行第一倾斜离子注入，以在所述第一侧壁部的上部形成第一掺杂隔离部，对所述第二侧壁部进行第二倾斜离子注入，以在所述第二侧壁部的上部形成第二掺杂隔离部；
刻蚀所述第一掺杂隔离部以及所述第二掺杂隔离部，以拓宽所述间隙沟槽的开口，以形成第二沟槽，其中，所述刻蚀对所述第一掺杂隔离部以及所述第二掺杂隔离部的刻蚀速率大于对所述第一隔离层的刻蚀速率；以及
沉积第二隔离层于所述第二沟槽中。
2.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：所述第一倾斜离子注入的注入方向与垂直方向的第一夹角介于5度～45度，所述第二倾斜离子注入的注入方向与垂直方向的第二夹角介于5度～45度。
3.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：所述第一倾斜离子注入包括一级注入或多级注入，所述第二倾斜离子注入包括一级离子注入及多级离子注入中的一种。
4.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：所述第一隔离层的材质包括二氧化硅，所述第一倾斜离子注入的注入离子包括氮离子，所述第二倾斜离子注入的注入离子包括氮离子。
5.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：所述第二沟槽包括下槽部及与所述下槽部连通的上槽部，所述上槽部的宽度大于所述下槽部的宽度，以使得所述第二沟槽呈漏斗形结构。
6.根据权利要求5所述的浅沟槽隔离结构的制作方法，其特征在于：所述上槽部包括相对的两弧形侧壁。
7.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：沉积第一隔离层于所述第一沟槽的底部及侧壁前，还包括采用热氧化工艺形成氧化物衬垫层于所述第一沟槽的底部及侧壁的步骤。
8.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：沉积所述第一隔离层的方法包括低压化学气相沉积法、常压化学气相沉积法以及等离子辅助化学气相沉积法中的一种，沉积所述第二隔离层的方法包括低压化学气相沉积法、常压化学气相沉积法以及等离子辅助化学气相沉积法中的一种。
9.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：所述第一隔离层的厚度介于所述第一沟槽的开口宽度的1/4～1/3之间。
10.一种浅沟槽隔离结构，其特征在于，包括：
衬底，所述衬底中具有第一沟槽；
第一隔离层，位于所述第一沟槽的底部及侧壁，所述第一隔离层围成有第二沟槽，所述第二沟槽包括下槽部及与所述下槽部连通的上槽部，且所述上槽部的宽度大于所述下槽部的宽度；以及
第二隔离层，填充于所述第二沟槽中。
11.根据权利要求10所述的浅沟槽隔离结构，其特征在于：所述第二沟槽包括漏斗形结构。
12.根据权利要求10所述的浅沟槽隔离结构，其特征在于：所述上槽部包括相对的两弧形侧壁。
13.根据权利要求10所述的浅沟槽隔离结构，其特征在于：所述第二沟槽的上槽部的宽度介于所述第一沟槽的宽度的3/4～1之间。
14.根据权利要求10所述的浅沟槽隔离结构，其特征在于：所述浅沟槽隔离结构还包括形成于所述第一沟槽的底部及侧壁的氧化物衬垫层，且所述氧化物衬垫层位于所述衬底及所述第一隔离层之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811402869.3A CN111223811A (zh) | 2018-11-23 | 2018-11-23 | 浅沟槽隔离结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201811402869.3A CN111223811A (zh) | 2018-11-23 | 2018-11-23 | 浅沟槽隔离结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111223811A true CN111223811A (zh) | 2020-06-02 |
Family
ID=70808597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811402869.3A Pending CN111223811A (zh) | 2018-11-23 | 2018-11-23 | 浅沟槽隔离结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111223811A (zh) |
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