TWI419256B - 平坦化凹槽與形成半導體結構的方法 - Google Patents

平坦化凹槽與形成半導體結構的方法 Download PDF

Info

Publication number
TWI419256B
TWI419256B TW100107505A TW100107505A TWI419256B TW I419256 B TWI419256 B TW I419256B TW 100107505 A TW100107505 A TW 100107505A TW 100107505 A TW100107505 A TW 100107505A TW I419256 B TWI419256 B TW I419256B
Authority
TW
Taiwan
Prior art keywords
groove
oxidation rate
substrate
trench
planarizing
Prior art date
Application number
TW100107505A
Other languages
English (en)
Other versions
TW201237998A (en
Inventor
Chao Wen Lay
Ching-Kai Lin
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of TW201237998A publication Critical patent/TW201237998A/zh
Application granted granted Critical
Publication of TWI419256B publication Critical patent/TWI419256B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Description

平坦化凹槽與形成半導體結構的方法
本發明係關於一種平坦化凹槽的方法，特別是有關於一種平坦化溝渠側壁上之凹槽的方法。
為了要在有限的晶片面積上容納最多的半導體元件以降低生產製造成本，本領域中技藝人士紛紛提出多種方法，以使得元件的尺寸越來越小且晶片上的元件密度越來越大。一方面，當元件的尺寸縮小時可以得到更快的操作速度，另一方面，當元件的尺寸縮小時還可以降低元件的操作能耗。於是，縮小積體電路的佈局結構成為本領域技藝人士汲汲營營之重要課題。
對DRAM而言，為追求面積更小，將導致電容變小，為了保持訊號正確，在製作技術上，衍生兩大派別，分別是堆疊式(Stack)及溝槽式(Trench)二種，堆疊式電容的製作方式包含在一犧牲層中形成一溝渠，接著，於溝渠中依序形成一下電極、一介電層和一上電極。之後，移除前述的一犧牲層以形成一堆疊式電容。而溝槽式電容則是將一電容形成在一位於基底中的溝渠內。
不論是堆疊式或是溝槽式電容，其電容值的增加必需要靠增加電容的寬度或高度，然而電容的寬度因為受限於有限的晶片面積而無法增加，因此，只能靠增加電容高度來提升電容值。要增加堆疊式或是溝槽式電容的高度，就需增加形成電容之溝渠的深度，當溝渠深度增加其高寬比(aspect ratio)亦會變大。
此外，除了用來製作電容時所用到的溝渠，在半導體元件中，尚有其它元件也具有溝渠的形狀，為了提升積集度，這些溝渠的高寬比也需要提升。
然而，高寬比大的溝渠，其側壁表面在製作過程中易出現缺陷，例如在側壁表面上產生凹槽，進而造成元件的性能不佳。
因此，本發明提供一平坦化凹槽的方法，其適用於半導體製程，可將已形成在表面上的凹槽去除，尤其是可以利用在溝渠的側壁上。
本發明提供一種平坦化凹槽的方法，首先，提供一基底包含一凹槽部分和一平坦部分，接著，進行一氧化速率改變步驟以改變凹槽部分之氧化速率，使凹槽部分之氧化速率與平坦部分之氧化速率相異，然後，形成二氧化層分別位於凹槽部分和平坦部分，其中前述之氧化層之厚度相異以及移除氧化層並且於基底上形成一平坦表面。
本發明提供一種形成半導體結構的方法，首先，提供一基底包含一溝渠，其中溝渠包含一側壁包含一凹槽部分和一平坦部分，進行一氧化速率改變步驟以改變凹槽部分之氧化速率，使凹槽部分之氧化速率與平坦部分之氧化速率相異，形成二氧化層分別位於凹槽部分和平坦部分，其中氧化層之厚度相異以及移除氧化層並且形成一平坦化的側壁。
本發明之方法特別適用於在基底上形成有許多溝渠的情況，並且每個溝渠都至少具有一個凹槽部分，這些凹槽部分會使得溝渠和溝渠之間的距離難以控制，而本發明之方法可以去除這些凹槽部分並且使得溝渠之間的距離一致。
在積體電路的製作中，經常使用溝渠將元件或電路埋入於半導體基底中，舉例而言，堆疊式或是溝槽式電容皆需利用溝渠製作。另外，淺溝渠隔離或是凹入式電晶體的製作過程也是由形成溝渠開始的。在溝渠的形成過程中，在溝渠的側壁上會形成不被需要的凹槽，而本發明即提供了平坦化凹槽的方法。但本發明之方法不僅限於使用在平坦化溝渠側壁上的凹槽，亦可以使用在任何需要平坦化的半導體基底表面。
第1圖至第5圖繪示的是一種平坦化凹槽的方法之示意圖。
如第1圖所示，首先，提供一基底10其表面覆蓋一圖案化遮罩12，基底10可能是一半導體基底，如矽基底。如第2圖所示，利用圖案化遮罩12為遮罩，進行一乾式蝕刻，蝕刻基底10並且在基底10中形成一溝渠14。接著，去除圖案化遮罩12。
溝渠14具有一垂直側壁16，垂直側壁16可分為一凹槽部分18和一平坦部分20，由於乾式蝕刻的特性，會在凹槽部分18內造成一凹槽位於基底10中，此凹槽本質上具有弧形表面19。如第3圖所示，形成一犠牲層22填滿溝渠14之後，進行一氧化速率改變步驟，例如一離子植入製程，以改變凹槽部分18內之基底10的氧化速率，並且使凹槽部分18內之基底10的氧化速率與平坦部分20內之基底10的氧化速率相異。前述的離子植入製程係將摻質植入基底10中，而摻質和基底10之一主表面24之間具有一預定深度。在凹槽部分18的摻質濃度會大於在平坦部分20的摻質濃度，通常在平坦部分20的摻質濃度為零，也就是只在凹槽部分18植入摻質，但視不同需求，平坦部分20也可適量植入摻植。摻質可以為P型摻質或是N型摻質，在本發明中，摻質較佳為N型摻質。
根據本發明之一較佳實施例，位於凹槽部分18內的摻質濃度可以和凹槽部分18的深度相關，前述之深度係指凹槽部分18和主表面24之間的距離。舉例而言，請參閱第3圖，位在深度D1 的凹槽部分18其摻質濃度較位在深度D2 的凹槽部分18來得高，而深度D2 大於深度D1 。在離子植入製程時，犠牲層22係用於防止摻質植入平坦部分20內的基底10，犠牲層22可以是光阻、碳化矽或是其它適合的材料。
在氧化速率改變步驟完成之後，如第4圖所示，利用反應氣體(forming gas)，氧化基底10並且以反應氣體同時去除犠牲層22，值得注意的是：基底10的氧化速率和其中所含的摻質濃度有關，摻質濃度越高基底10的氧化速率越低，由於凹槽部分18內植入較多摻質而平坦部分20內植入較少摻質甚至沒有植入，因此凹槽部分18內的基底10之氧化速率會較平坦部分20的基底10之氧化速率慢。在基底10氧化之後，兩個氧化層形成於基底10上，兩個氧化層例如一第一氧化層26和一第二氧化層28，分別形成在凹槽部分18和平坦部分20內的基底10上，其中第一氧化層26和一第二氧化層28之厚度相異，如前述，因為凹槽部分18的氧化速率較平坦部分20慢，因而造成第一氧化層26之厚度小於第二氧化層28之厚度。第一氧化層26和第二氧化層28可以為氧化矽。根據本發明之一較佳實施例，當凹槽部分18內之基底10中的摻質濃度，隨著凹槽部分18的深度變化時，第一氧化層26則會有不均勻的厚度。
如第5圖所示，移除第一氧化層26和一第二氧化層28，其移除方式可以利用濕式蝕刻移除，此時，溝渠14之垂直側壁16已被平坦化，原來的凹槽部分18被移除，並且垂直側壁16形成一平坦表面。
在平坦化溝渠之垂直側壁後，一半導體元件例如一電容、一淺溝渠隔離或是一凹入式電晶體可以接續形成在溝渠中，以形成電容為例，首先可形成一下電極於溝渠之垂直側壁和底部，接著，形成一電容介質層覆蓋下電極，之後形成一上電極覆蓋於電容介質層，然後進行平坦化製程，使上電極、電容介質層和下電極之上表面與基底之主表面切齊。最後，移除基底，此時一堆疊式電容已完成。
本發明之另一較佳實施例提供了一種形成半導體結構的方法，其可以應用在去除基底的水平表面上之凹槽。第6圖至第8圖繪示一種形成半導體結構的方法。如第6圖所示，一基底50包含一水平表面56，水平表面56可以分為一凹槽部分58和一平坦部分60，凹槽部分58內具有凹槽位於基底50中，此凹槽具有弧形表面，而凹槽部分58可以經由前述之平坦化凹槽的方法來移除，舉例而言，可以先利用前述之氧化速率改變步驟，以一圖案化之遮罩52作為遮罩，將摻質植入凹槽部分58，接著進行氧化製程，氧化基底50以形成一第一氧化層126和一第二氧化層128分別位於凹槽部分58和平坦部分60，最後移除第一氧化層126和第二氧化層128，進而在基底50上形成一平坦化表面200。
本發明利用在基底的部分區域植入摻質來改變基底的氧化速率，在凹槽部分植入摻質的摻質濃度較平坦部分所分植入摻質的摻質濃度高，使得凹槽部分的氧化速率變慢。因此在氧化製程之後，位在凹槽部分的氧化層厚度會和位在平坦部分的氧化層厚度相異。之後，當氧化層皆移除後，基底表面則變得平坦。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基底
12．．．圖案化遮罩
14．．．溝渠
16．．．垂直側壁
18．．．凹槽部分
19．．．弧形表面
20．．．平坦部分
22．．．犠牲層
24．．．主表面
26、126．．．第一氧化層
28、128．．．第二氧化層
50．．．基底
56．．．水平表面
58．．．凹槽部分
60．．．平坦部分
200．．．平坦化表面
第1圖至第5圖繪示的是一種平坦化凹槽的方法之示意圖。
第6圖至第8圖繪示一種形成半導體結構的方法。
10．．．基底
14．．．溝渠
16．．．垂直側壁
18．．．凹槽部分
20．．．平坦部分
26．．．第一氧化層
28．．．第二氧化層

Claims (10)

  1. 一種平坦化凹槽的方法，包含：提供一基底包含一凹槽部分和一平坦部分；進行一氧化速率改變步驟以改變該凹槽部分之氧化速率，使該凹槽部分之氧化速率與該平坦部分之氧化速率相異；形成二氧化層分別位於該凹槽部分和該平坦部分，其中該等氧化層之厚度相異；以及移除該等氧化層並且於該基底上形成一平坦表面。
  2. 如請求項1所述之平坦化凹槽的方法，其中該凹槽部分包含一弧形表面。
  3. 如請求項1所述之平坦化凹槽的方法，其中該氧化速率改變步驟包含一離子植入製程。
  4. 如請求項3所述之平坦化凹槽的方法，其中該離子植入製程包含將離子植入該凹槽部分。
  5. 如請求項4所述之平坦化凹槽的方法，其中在該凹槽部分之一離子濃度與該凹槽部分之深度相關。
  6. 如請求項1所述之平坦化凹槽的方法，其中進行該氧化速率改變 步驟後，該凹槽部分之氧化速率小於該平坦部分之氧化速率。
  7. 一種形成半導體結構的方法，包含：提供一基底包含一溝渠，其中該溝渠包含一側壁，該側壁包含一凹槽部分和一平坦部分；進行一氧化速率改變步驟以改變該凹槽部分之氧化速率，使該凹槽部分之氧化速率與該平坦部分之氧化速率相異；形成二氧化層分別位於該凹槽部分和該平坦部分，其中該等氧化層之厚度相異；以及移除該等氧化層並且形成一平坦化的該側壁。
  8. 如請求項7所述之形成半導體結構的方法，另包含在氧化速率改變步驟之前形成一犧牲層填滿該溝渠。
  9. 如請求項8所述之形成半導體結構的方法，其中該犧牲層包含光阻或碳化矽。
  10. 如請求項8所述之形成半導體結構的方法，其中在形成該等氧化層之前，移除該犧牲層。
TW100107505A 2010-08-06 2011-03-07 平坦化凹槽與形成半導體結構的方法 TWI419256B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/851,561 US8222163B2 (en) 2010-08-06 2010-08-06 Method of flattening a recess in a substrate and fabricating a semiconductor structure

Publications (2)

Publication Number Publication Date
TW201237998A TW201237998A (en) 2012-09-16
TWI419256B true TWI419256B (zh) 2013-12-11

Family

ID=45556460

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100107505A TWI419256B (zh) 2010-08-06 2011-03-07 平坦化凹槽與形成半導體結構的方法

Country Status (3)

Country Link
US (1) US8222163B2 (zh)
CN (1) CN102376563B (zh)
TW (1) TWI419256B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140099743A (ko) 2013-02-04 2014-08-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN111863987A (zh) * 2019-04-28 2020-10-30 东泰高科装备科技有限公司 一种高效剥离的太阳能电池牺牲层及其剥离方法
CN114465091B (zh) * 2022-01-26 2024-01-23 浙江睿熙科技有限公司 Vcsel芯片的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371036A (en) * 1994-05-11 1994-12-06 United Microelectronics Corporation Locos technology with narrow silicon trench
US6074931A (en) * 1998-11-05 2000-06-13 Vanguard International Semiconductor Corporation Process for recess-free planarization of shallow trench isolation
US6081662A (en) * 1996-05-27 2000-06-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including trench isolation structure and a method of manufacturing thereof
CN1913120A (zh) * 2005-07-26 2007-02-14 尔必达存储器株式会社 半导体装置的制造方法及半导体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5372968A (en) * 1993-09-27 1994-12-13 United Microelectronics Corporation Planarized local oxidation by trench-around technology
US5942780A (en) * 1996-08-09 1999-08-24 Advanced Micro Devices, Inc. Integrated circuit having, and process providing, different oxide layer thicknesses on a substrate
US6555484B1 (en) * 1997-06-19 2003-04-29 Cypress Semiconductor Corp. Method for controlling the oxidation of implanted silicon
KR20080114358A (ko) * 2007-06-27 2008-12-31 삼성전자주식회사 잉크젯 프린트헤드의 제조방법
TWI413893B (zh) * 2010-06-23 2013-11-01 Anpec Electronics Corp 決定電路系統之啟動時間點的延遲方法、輸出裝置及電源系統

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371036A (en) * 1994-05-11 1994-12-06 United Microelectronics Corporation Locos technology with narrow silicon trench
US6081662A (en) * 1996-05-27 2000-06-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including trench isolation structure and a method of manufacturing thereof
US6074931A (en) * 1998-11-05 2000-06-13 Vanguard International Semiconductor Corporation Process for recess-free planarization of shallow trench isolation
CN1913120A (zh) * 2005-07-26 2007-02-14 尔必达存储器株式会社 半导体装置的制造方法及半导体装置

Also Published As

Publication number Publication date
US20120034791A1 (en) 2012-02-09
US8222163B2 (en) 2012-07-17
TW201237998A (en) 2012-09-16
CN102376563B (zh) 2013-05-08
CN102376563A (zh) 2012-03-14

Similar Documents

Publication Publication Date Title
KR101662218B1 (ko) 다중 깊이 ｓｔｉ 방법
KR100983693B1 (ko) 고집적 반도체 장치 내 수직형 트랜지스터의 제조 방법
TW201448035A (zh) 半導體裝置之製造方法
CN110223982A (zh) 动态随机存取存储器及其制作方法
US10566337B2 (en) Method of manufacturing memory device
CN114093870B (zh) 半导体结构及其制作方法
CN111223811A (zh) 浅沟槽隔离结构及其制作方法
KR100972900B1 (ko) 반도체 소자 및 그 제조 방법
US20120302047A1 (en) Method for fabricating semiconductor device with partially open sidewall
CN110911343A (zh) 浅沟槽隔离结构及其制备方法
TWI419256B (zh) 平坦化凹槽與形成半導體結構的方法
JP2004518284A (ja) 半導体タイリング構造体及びその製造方法
US9691773B2 (en) Silicon buried digit line access device and method of forming the same
TWI471947B (zh) 電晶體元件及其製造方法
US7378703B2 (en) Semiconductor device having step gates and method for fabricating the same
JP2008004881A (ja) 素子分離構造部の製造方法
CN109003937B (zh) 半导体存储器件的制作方法
JP2004265989A (ja) 半導体装置の製造方法
US8975731B2 (en) Semiconductor device having an insulating layer structure and method of manufacturing the same
US8587048B2 (en) Capacitor for semiconductor device and manufacturing method of capacitor for semiconductor device
US7682926B2 (en) Semiconductor device and method of fabricating the same
KR100449251B1 (ko) 반도체 소자의 제조 방법
CN113496952B (zh) 半导体结构及其制作方法
JP2013030698A (ja) 半導体装置の製造方法
TWI546900B (zh) 埋入式字元線及其隔離結構的製造方法