CN114093870B - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其制作方法，半导体结构包括：衬底和位于所述衬底上的多个分立的位线结构，相邻所述位线结构之间具有导电插塞，所述导电插塞顶面低于或平齐于所述位线结构顶面；着陆垫，所述着陆垫至少覆盖所述导电插塞顶面和部分侧壁表面。本发明有利于提高半导体结构的导电性能。

Description

半导体结构及其制作方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
动态存储器的发展追求高速度、高集成密度以及低功耗等特性。然而，由于半导体结构尺寸的微缩，不同导电结构之间的结构特性发生改变，进而对半导体结构的电学特性造成影响，使得半导体结构难以达到预设的性能要求。
举例来说，相邻导电结构之间的接触面积减小，接触电阻增大，信号传输质量变差，功耗增加；相邻导电结构之间的间距减小，相邻导电结构之间的寄生电容增大，导电结构的信号传输速率减慢。
因此，如何提高动态存储器在微缩尺寸下的电学性能，是当前研究的重点。
发明内容
本发明实施例提供一种半导体结构及其制作方法，有利于提高半导体结构的信号传输质量以及降低相应的功耗。
为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底和位于所述衬底上的多个分立的位线结构，相邻所述位线结构之间具有导电插塞，所述导电插塞顶面低于或平齐于所述位线结构顶面；着陆垫，所述着陆垫至少覆盖所述导电插塞顶面和部分侧壁表面。
另外，在垂直于所述衬底表面的方向上，所述着陆垫的正投影与所述位线结构的正投影部分重合。
另外，所述位线结构包括初始位线结构、位于所述初始位线结构两侧的隔离侧墙以及顶层隔离层，所述顶层隔离层覆盖所述初始位线结构顶面和所述隔离侧墙顶面，在垂直于所述衬底表面的方向上，所述着陆垫的正投影至少与所述隔离侧墙的正投影部分重合。
另外，所述隔离侧墙内具有空气间隙，所述顶层隔离层封堵所述空气间隙，所述着陆垫底面高于所述顶层隔离层底面。
另外，所述初始位线结构包括金属导电层和位于所述金属导电层远离所述衬底表面的顶层介质层，在垂直于所述衬底表面的方向上，所述顶层介质层的厚度为20nm～100nm。
另外，所述着陆垫具有投影重合部分，在垂直于所述衬底表面的方向上，所述投影重合部分的正投影位于所述位线结构的正投影内，所述投影重合部分朝向所述衬底的表面为平坦面。
相应地，本发明实施例还提供一种半导体结构的制作方法，包括：提供衬底和位于所述衬底上的多个分立的位线结构，相邻所述位线结构之间具有导电插塞，所述导电插塞顶面低于或平齐于所述位线结构顶面；暴露所述导电插塞部分侧壁表面；形成着陆垫，所述着陆垫至少覆盖所述导电插塞顶面和所述部分侧壁表面。
另外，所述暴露所述导电插塞部分侧壁表面，包括：在所述位线结构上形成具有开口的掩膜层，所述开口暴露所述位线结构的部分顶面；进行刻蚀工艺，刻蚀所述位线结构。
另外，所述位线结构包括隔离侧墙和覆盖所述隔离侧墙顶面的顶层隔离层，在垂直于所述衬底表面的方向上，所述刻蚀工艺去除的所述顶层隔离层的正投影至少与所述隔离侧墙的正投影部分重合。
另外，所述隔离侧墙内具有空气间隙，所述顶层隔离层封堵所述空气间隙的顶部开口，所述刻蚀工艺不暴露所述空气间隙。
另外，形成所述隔离侧墙的工艺步骤包括：提供初始隔离侧墙，所述初始隔离侧墙内具有暴露出的牺牲层，所述初始隔离侧墙顶面高于或平齐于所述导电插塞顶面；对所述初始隔离侧墙进行回刻，以使所述初始隔离侧墙顶面低于所述导电插塞顶面；去除所述牺牲层，形成所述隔离侧墙。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，着陆垫不仅覆盖导电插塞顶面，还覆盖导电插塞部分侧壁表面，如此，有利于增大导电插塞与着陆垫之间的接触面积，减小接触电阻，提高信号传输质量以及减小相应的功耗。
另外，顶层介质层的厚度处于上述数值范围内，有利于使得顶层介质层具有良好的隔离效果，同时避免初始位线结构以及包含初始位线结构的位线结构因高宽比过大而发生倾倒或坍塌。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1至图4为半导体结构的剖面结构示意图；
图5至图28为本发明实施例提供的半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
参考图1，提供衬底10和位于衬底10上的多个分立的初始位线结构11。
初始位线结构11包括金属导电层114和顶层介质层115，在垂直于衬底10表面的方向上，顶层介质层115的厚度大于140nm。由于顶层介质层115的厚度较厚，初始位线结构11的高宽比较大，使得初始位线结构11的结构稳定性较差，初始位线结构11容易自发或者在应力作用下发生倾倒或坍塌。
参考图2，形成隔离侧墙膜12a，隔离侧墙膜12a用于形成隔离侧墙。
隔离侧墙不仅用于隔离金属导电层114和后续形成的导电插塞，还用于对初始位线结构11起到一定的支撑作用，因此，通常选择硬度较高的氮化硅作为隔离侧墙膜12a的材料。然而，氮化硅的介电常数较高，在半导体结构尺寸微缩的条件下，采用氮化硅作为隔离材料，会导致金属导电层114和导电插塞之间的寄生电容较大，金属导电层114和导电插塞的信号传输速率会受到较大的影响。
参考图3，对隔离侧墙膜12a进行刻蚀工艺，形成隔离侧墙12并削减顶层介质层115的厚度；在相邻初始位线结构11之间填充形成导电插塞13，导电插塞13顶面低于初始位线结构11顶面。
为使初始位线结构11具有较好的结构稳定性，通常会在顶层介质层115的厚度过厚时对其进行削减，而关于顶层介质层115的厚度削减，通常是采用平坦化工艺一步完成。在进行平坦化工艺过程中，初始位线结构11会受到来自于研磨设备的应力，在应力作用下，初始位线结构11更容易发生倾倒或坍塌；此外，初始位线结构11发生倾倒或坍塌的可能性还与平坦化工艺的工艺时间有关，工艺时间越长，应力对初始位线结构11的影响越大，初始位线结构11越容易发生倾倒或坍塌。
其中，平坦化工艺的工艺时间与需要削减的顶层介质层115的厚度有关。需要削减的顶层介质层115的厚度越厚，工艺时间越长。
参考图4，形成着陆垫14。
由于导电插塞13顶面低于初始位线结构11顶面，因此，着陆垫13仅能够覆盖导电插塞13的顶面；而随着半导体结构尺寸的微缩，导电插塞13的顶面面积逐渐减小，导电插塞13与着陆垫14之间的接触面积减小，接触电阻增大，从而导致信号传输质量变差以及传输功耗增大。
此外，为避免相邻着陆垫15之间的间距过小而产生较大的寄生电容，还可以对着陆垫14的侧壁进行进一步刻蚀，以增大相邻着陆垫14之间的间距。但是该方案会导致着陆垫14在信号传输路径上的最小宽度d1减小，进而导致着陆垫14自身的寄生电阻增大，使得信号传输质量变差以及传输功耗增加。
为解决上述问题，本发明实施提供一种半导体结构及其制作方法，通过使着陆垫不仅覆盖导电插塞顶面，还覆盖导电插塞部分侧壁表面，增大导电插塞与着陆垫之间的接触面积，减小接触电阻，进而提高信号传输质量以及减小相应的功耗。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图5至图28为本发明实施例提供的半导体结构的制作方法各步骤对应的结构示意图。
参考图5，提供衬底20和位于衬底20上的多个分立的初始位线结构21。
衬底20包括隔离结构202和位于相邻隔离结构202之间的有源区201，初始位线结构21暴露有源区201表面。
初始位线结构21包括底层介质层211、位线接触层212、阻拦层213、金属导电层214以及顶层介质层215。在垂直于衬底20表面的方向上，顶层介质层215的厚度为20nm～100nm，例如为30nm、50nm或70nm。顶层介质层215的厚度处于该数值范围内，有利于保证顶层介质层215具有良好的隔离效果，同时避免初始位线结构21因高宽比过大而发生倾倒或坍塌。
需要说明的是，当前的顶层介质层215可以是通过平坦化工艺得到的，且顶层介质层215的当前厚度并不是其最终厚度。由于后续还需要对顶层介质层215进行刻蚀工艺，因此顶层介质层215的最终厚度实际上会更薄一些；相应地，由于后续还需要进行刻蚀工艺，因此顶层介质层215的当前厚度可以大于实际需要的顶层介质层215的厚度，从而缩短形成初始位线结构21所需要的平坦化时间，避免初始位线结构21因为平坦化时间过长而发生倾倒或坍塌。
参考图6和图7，依次沉积第一侧墙膜221以及第一牺牲膜222a。
沉积第一侧墙膜221和第一牺牲膜222a的工艺包括原子层沉积工艺。
第一侧墙膜221的材料可具有较高的硬度，从而使得后续形成的隔离侧墙能够对初始位线结构21起到一定的支撑作用，第一侧墙膜221的材料包括氮化硅；第一牺牲膜222a的材料可相对第一侧墙膜221的材料具有较高的刻蚀选择比，从而避免刻蚀第一牺牲膜222a时对第一侧墙膜221造成损伤，从而保证后续形成的隔离侧墙具有较好的结构完整性以及较好的隔离效果，第一牺牲膜222a的材料包括光阻或二氧化硅。
参考图8和图9，去除部分第一牺牲膜222a(参考图7)，形成第一牺牲层222；沉积第二侧墙膜223，第一侧墙膜221、第一牺牲层222以及第二侧墙膜223构成初始隔离侧墙22a。
具体地，去除位于初始位线结构21顶部以及位于相邻初始位线结构21之间的凹槽底部的第一牺牲膜222a，形成第一牺牲层222；第二侧墙膜223的材料可以与第一侧墙膜221的材料相同或不同，形成第二侧墙膜223的工艺可与形成第一侧墙膜221的工艺相同或不同。
在形成初始隔离侧墙22a之后，需要形成位线隔离层，从而将相邻初始位线结构21之间的凹槽分割为多个电容接触孔。形成位线隔离层的工艺步骤具体如下：
参考图10至12，沉积第二牺牲层23，并在第二牺牲层23顶面形成第一掩膜层241。
图10为本步骤形成的半导体结构的俯视图；图11为图10所示半导体结构沿第一截面方向XX的剖面结构示意图；图12为图10所示半导体结构沿第二截面方向YY的剖面结构示意图。
第一掩膜层241包括依次层叠的第一子掩膜层241a、第二子掩膜层241b以及第三子掩膜层241c，第三子掩膜层241c具有第一开口241d。
本实施例中，第二牺牲层23位于相邻初始位线结构21之间，且覆盖初始隔离结构22a顶面，第一开口241d用于限定后续形成的位线隔离层的位置；在其他实施例中，第二牺牲层与初始隔离结构顶面平齐。
本实施例中，第一子掩膜层241a的材料包括氮化钛、第二子掩膜层241b的材料包括氮化硅、第三子掩膜层241c的材料包括光刻胶。
参考图13和图14，通过第一开口241d进行逐层刻蚀，在第二牺牲层23内形成用于填充介质材料的位线隔离槽231。
本实施例中，位线隔离槽231贯穿第一侧墙膜221和第二侧墙膜223，并暴露出衬底20内的有源区201，如此，有利于保证后续形成的位线隔离层为一体化结构，进而保证位线隔离层具有良好的结构稳定性；在其他实施例中，位线隔离槽暴露出位于衬底表面的第二侧墙膜，后续形成的位线隔离层包括位于位线隔离槽和衬底之间的部分第一侧墙膜和部分第二侧墙膜。
在形成位线隔离槽231之后，去除第一掩膜层241(参考图12)。
参考图15和图16，填充介质材料，形成位线隔离膜232。
位线隔离膜232的材料可以与第二侧墙膜223的材料相同或不同。位线隔离膜232的材料与第二侧墙膜223的材料相同时，后续选用刻蚀剂刻蚀去除第二牺牲层23，仅需要考虑在同一刻蚀工艺下，第二牺牲层23的材料与单一材料，即与位线隔离膜232的材料的刻蚀选择比。如此，有利于增加第二牺牲层23的刻蚀剂的可选范围。
参考图17和图18，去除第二牺牲层23(参考图16)顶部的位线隔离膜232(参考图16)，形成位线隔离层233；去除第二牺牲层23。
本实施例中，采用平坦化工艺去除位于第二牺牲层23顶部的位线隔离膜232，剩余的位线隔离膜232作为位线隔离层233；在其他实施例中，可利用掩膜版单独去除覆盖第二牺牲层的位线隔离膜。
参考图19，形成电容接触孔234。
本实施例中，去除位于相邻初始位线结构21之间的凹槽底部的第一侧墙膜221和第二侧墙膜223，暴露出有源区201，形成电容接触孔234。
参考图20和图21，形成导电插塞25。
向电容接触孔234(参考图19)内填充导电材料，形成导电膜25a；对导电膜25a进行平坦化工艺，形成导电插塞25，导电插塞25顶面与初始位线结构21和初始隔离侧墙22a顶面平齐。
参考图22，进行回刻工艺。
对初始位线结构21和初始隔离侧墙22a进行回刻工艺，以使初始位线结构21顶面和初始隔离侧墙22a顶面低于导电插塞25顶面，形成高度差，避免后续刻蚀顶层隔离层以暴露导电插塞25部分侧壁表面时破坏隔离侧墙的结构。
相对于增加导电插塞25的高度形成高度差，采用回刻工艺形成高度差，有利于使得最初提供的顶层介质层215可具有较大的厚度，从而将用于形成顶层介质层215的平坦化工艺的工艺时间控制在一个合理范围内，进而避免因工艺时间过长而导致初始位线结构21发生倾倒或坍塌。
进一步地，采用回刻工艺刻蚀初始位线结构21，有利于减薄顶层介质层215的厚度，从而使得最终形成的位线结构的厚度满足预设要求，保证最终形成的位线结构具有较好的结构稳定性。
参考图23，去除第一牺牲层222(参考图22)以形成空气间隙224；形成封堵空气间隙224顶部开口的顶层隔离膜26a。
第一侧墙膜221、空气间隙224以及第二侧墙膜223构成隔离侧墙22。
本实施例中，顶层隔离膜26a的顶面高于导电插塞25的顶面；在其他实施例中，顶层隔离膜的顶面平齐于导电插塞的顶面。
顶层隔离膜26a的顶面高于导电插塞25的顶面时，后续形成的顶层隔离层的顶面高于导电插塞25的顶面，包含顶层隔离层的位线结构的顶面高于导电插塞25的顶面。如此，有利于使得最终形成的着陆垫与导电插塞25有效接触，避免因刻蚀误差导致的接触面积缩小，从而使得着陆垫与导电插塞25之间具有良好的导电特性。
参考图24和图25，形成第二掩膜层242；通过第二掩膜层242刻蚀顶层隔离膜26a，形成顶层隔离层26。
第二掩膜层242与第一掩膜层241(参考图12)的区别仅在于开口图案的位置不同。
本实施例中，第二掩膜层242具有第二开口242a，在垂直于衬底20表面的方向上，导电插塞25的正投影位于第二开口242a的正投影内，且位于相邻导电插塞25之间的部分顶层隔离膜26a的投影位于第二开口242a的正投影内。如此，可通过第二掩膜层242刻蚀形成暴露导电插塞25顶面以及部分侧壁表面的顶层隔离层26，且导电插塞25的顶面低于顶层隔离层26的顶面。
本实施例中，在垂直于衬底20表面的方向上，隔离侧墙22的正投影位于第二开口242a的正投影内，且初始位线结构21的正投影与第二开口242a的正投影部分重合；在其他实施例中，隔离侧墙的正投影与第二开口的正投影部分重合或边界重合。
本实施例中，由于隔离侧墙22内具有空气间隙224，因此刻蚀工艺不刻蚀隔离侧墙22，从而避免暴露空气间隙224，进而避免杂质落入空气间隙224内，保证隔离侧墙22具有较好的隔离效果。
本实施例中，以导电插塞25为四棱柱为例，顶层隔离层26仅暴露一侧壁的部分表面，如此，有利于避免着陆垫在平行于衬底20表面的方向上，占据过大的平面位置，进而保证其他结构能够正常放置；在其他实施例中，顶层隔离层可暴露多个侧壁的部分表面。
参考图26，形成着陆膜27a。
本实施例中，着陆膜27a的顶面高于顶层隔离层26顶面。如此，有利于避免后续去除第三掩膜层的过程中，去除工艺对顶层隔离层26造成损伤，以及避免去除工艺向顶层隔离层26施加较大的应力，从而保证顶层隔离层26以及包含顶层隔离层26的位线结构具有较好的结构特性。
在其他实施例中，着陆膜顶面低于或平齐于顶层隔离层顶面。
参考图27和图28，形成着陆垫27。
具体地，形成第三掩膜层243，第三掩膜层243与第一掩膜层241(参考图12)的区别仅在于开口图案的位置不同。
在形成第三掩膜层243之后，通过第三掩膜层243的第三开口243a对着陆膜27a进行刻蚀工艺，形成着陆垫27。
本实施例中，着陆垫不仅覆盖导电插塞顶面，还覆盖导电插塞部分侧壁表面，如此，有利于增大导电插塞与着陆垫之间的接触面积，减小接触电阻，提高信号传输质量以及减小相应的功耗。
相应地，本发明实施例还提供一种半导体结构，该半导体结构可采用上述半导体结构的制作方法制作得到。
参考图28，半导体结构包括：衬底20和位于衬底20上的多个分立的位线结构(未标示)，相邻位线结构之间具有导电插塞25，导电插塞25顶面低于或平齐于位线结构顶面；着陆垫27，着陆垫27至少覆盖导电插塞25顶面和部分侧壁表面。
本实施例中，在垂直于衬底20表面的方向上，着陆垫27的正投影与位线结构的正投影部分重合。
具体地，位线结构包括初始位线结构21、位于初始位线结构21两侧的隔离侧墙22以及顶层隔离层26，顶层隔离层26覆盖初始位线结构21顶面和隔离侧墙22顶面，在垂直于衬底20表面的方向上，着陆垫26的正投影至少与隔离侧墙22的正投影部分重合。
其中，隔离侧墙22内具有空气间隙224，顶层隔离层26封堵空气间隙224，着陆垫27底面高于顶层隔离层26底面。
本实施例中，初始位线结构21包括导电层214和位于导电层214远离衬底20表面的顶层介质层215，在垂直于衬底20表面的方向上，顶层介质层215的厚度为20nm～100nm，例如30nm、50nm或70nm。
本实施例中，着陆垫27具有投影重合部分，在垂直于衬底20表面的方向上，投影重合部分的正投影位于位线结构的正投影内，投影重合部分朝向衬底20的表面为平坦面。
本实施例中，着陆垫不仅覆盖导电插塞顶面，还覆盖导电插塞部分侧壁表面，如此，有利于增大导电插塞与着陆垫之间的接触面积，减小接触电阻，提高信号传输质量以及减小相应的功耗。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：
衬底和位于所述衬底上的多个分立的位线结构，相邻所述位线结构之间具有导电插塞，其中，所述位线结构包括初始位线结构、位于所述初始位线结构两侧的隔离侧墙以及顶层隔离层，所述顶层隔离层覆盖所述初始位线结构顶面和所述隔离侧墙顶面；所述导电插塞顶面高于所述初始位线结构顶面，所述导电插塞顶面低于所述顶层隔离层的部分顶面，所述顶层隔离层邻近所述导电插塞的部分顶面低于所述导电插塞顶面以露出所述导电插塞的部分侧壁表面；
着陆垫，所述着陆垫至少覆盖所述导电插塞顶面和被所述顶层隔离层露出的部分侧壁表面，且还覆盖所述顶层隔离层邻近所述导电插塞的部分顶面。
2.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述衬底表面的方向上，所述着陆垫的正投影与所述位线结构的正投影部分重合。
3.根据权利要求2所述的半导体结构，其特征在于，所述隔离侧墙内具有空气间隙，所述顶层隔离层封堵所述空气间隙，所述着陆垫底面高于所述顶层隔离层底面。
4.根据权利要求2所述的半导体结构，其特征在于，所述初始位线结构包括金属导电层和位于所述金属导电层远离所述衬底表面的顶层介质层，在垂直于所述衬底表面的方向上，所述顶层介质层的厚度为20nm~100nm。
5.根据权利要求2至4中任一项所述的半导体结构，其特征在于，所述着陆垫具有投影重合部分，在垂直于所述衬底表面的方向上，所述投影重合部分的正投影位于所述位线结构的正投影内，所述投影重合部分朝向所述衬底的表面为平坦面。
6.一种半导体结构的制作方法，其特征在于，包括：
提供衬底和位于所述衬底上的多个分立的位线结构，相邻所述位线结构之间具有导电插塞，其中，所述位线结构包括初始位线结构、位于所述初始位线结构两侧的隔离侧墙以及顶层隔离层，所述顶层隔离层覆盖所述初始位线结构顶面和所述隔离侧墙顶面；所述导电插塞顶面高于所述初始位线结构顶面，所述导电插塞顶面低于所述顶层隔离层的部分顶面，所述顶层隔离层邻近所述导电插塞的部分顶面低于所述导电插塞顶面以露出所述导电插塞的部分侧壁表面；
暴露所述导电插塞部分侧壁表面；
形成着陆垫，所述着陆垫至少覆盖所述导电插塞顶面和被所述顶层隔离层露出的所述部分侧壁表面，且还覆盖所述顶层隔离层邻近所述导电插塞的部分顶面。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述暴露所述导电插塞部分侧壁表面，包括：在所述位线结构上形成具有开口的掩膜层，所述开口暴露所述位线结构的部分顶面；进行刻蚀工艺，刻蚀所述位线结构。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述位线结构包括隔离侧墙和覆盖所述隔离侧墙顶面的顶层隔离层，在垂直于所述衬底表面的方向上，所述刻蚀工艺去除的所述顶层隔离层的正投影至少与所述隔离侧墙的正投影部分重合。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述隔离侧墙内具有空气间隙，所述顶层隔离层封堵所述空气间隙的顶部开口，所述刻蚀工艺不暴露所述空气间隙。
10.根据权利要求6所述的半导体结构的制作方法，其特征在于，形成所述位线结构的工艺步骤包括：提供初始位线结构，所述初始位线结构顶面高于或平齐于所述导电插塞顶面；对所述初始位线结构进行回刻。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3998631B1 (en) * 2020-09-18 2024-01-24 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method therefor
CN116798975A (zh) * 2022-03-08 2023-09-22 长鑫存储技术有限公司 半导体结构及其制作方法
CN116847649A (zh) * 2022-03-22 2023-10-03 长鑫存储技术有限公司 半导体结构及其制备方法、半导体器件
CN117832195A (zh) * 2022-09-26 2024-04-05 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104900584A (zh) * 2014-03-05 2015-09-09 爱思开海力士有限公司 具有线型气隙的半导体器件及其制造方法
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101368803B1 (ko) * 2007-10-02 2014-02-28 삼성전자주식회사 반도체 기억 장치 및 그 형성 방법
KR20100091805A (ko) * 2009-02-11 2010-08-19 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR102198857B1 (ko) * 2014-01-24 2021-01-05 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104900584A (zh) * 2014-03-05 2015-09-09 爱思开海力士有限公司 具有线型气隙的半导体器件及其制造方法
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法

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