CN113035868A - 半导体结构的形成方法及半导体结构 - Google Patents

半导体结构的形成方法及半导体结构 Download PDF

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Abstract

本发明实施例提供一种半导体结构的形成方法及半导体结构，其中，半导体结构的形成方法，包括：提供基底，在基底表面形成介质层；在介质层表面形成掩膜层，掩膜层内具有贯穿掩膜层厚度的第一开口；在第一开口的侧壁形成第一阻挡层，第一阻挡层围成第二开口；形成填充第二开口的第二阻挡层；采用第一刻蚀工艺，去除第一阻挡层和第二阻挡层，直至第一阻挡层或第二阻挡层被完全去除；去除第一开口暴露出的介质层和部分基底，形成位线接触开口，位线接触开口的底部具有凸起区域和凹陷区域，凸起区域和凹陷区域具有高度差；本发明实施例旨在通过增大位线接触开口底部接触面积的方式减小位线接触结构的接触电阻。

Description

半导体结构的形成方法及半导体结构
技术领域
本发明涉及半导体结构制造领域，特别涉及一种半导体结构的形成方法及半导体结构。
背景技术
随着动态随机存取存储器(Dynamic Random Access Memory，DRAM)的线宽逐渐减小，所需形成的位线结构的尺寸减小，导致所需形成的位线接触结构的尺寸减小，而位线接触结构的尺寸减小导致位线接触结构的接触电阻增大，从而影响后续形成的半导体结构的电性能，进而导致半导体结构的良率降低。
在位线接触结构尺寸减小的前提下，如何减小位线接触结构的接触电阻，是当前亟待解决的问题。
发明内容
本发明实施例提供一种半导体结构的形成方法及半导体结构，通过增大位线接触开口底部接触面积的方式减小位线接触结构的接触电阻。
为解决上述技术问题，本发明的实施例提供了一种半导体结构的形成方法，包括：提供基底，在基底表面形成介质层；在介质层表面形成掩膜层，掩膜层内具有贯穿掩膜层厚度的第一开口；在第一开口的侧壁形成第一阻挡层，第一阻挡层围成第二开口；形成填充第二开口的第二阻挡层；采用第一刻蚀工艺，去除第一阻挡层和第二阻挡层，直至第一阻挡层或第二阻挡层被完全去除，第一刻蚀工艺去除第一阻挡层的速率和去除第二阻挡层的速率不同；去除第一开口暴露出的介质层和部分基底，形成位线接触开口，位线接触开口的底部具有凸起区域和凹陷区域，凸起区域和凹陷区域具有高度差。
与相关技术相比，通过形成底部具有凹陷区域和凸起区域的位线接触开口，以增大位线接触开口的底部面积，使后续填充位线接触开口形成的位线接触结构的接触面积增大，从而减小后续形成的位线接触结构的接触电阻。
另外，高度差为1nm～15nm。通过凸起区域和凹陷区域的高度差控制位线接触开口底部面积的大小，实现位线接触开口底部面积变化的可控性。
另外，第一刻蚀工艺采用的刻蚀气体为至少包括氧气和碳氟气体的混合气体。
另外，第一刻蚀工艺的刻蚀时间为20s～60s。
另外，第一阻挡层还位于第一开口底部；在第一开口的侧壁形成第一阻挡层，包括以下步骤：形成覆盖掩膜层顶部表面，且覆盖第一开口侧壁和底部的第一阻挡膜，第一阻挡膜围成第二开口，在平行于基底表面方向上，第二开口的宽度小于第一开口的宽度；去除位于掩膜层顶部表面的第一阻挡膜，形成第一阻挡层。
另外，在平行于基底表面方向上，第一阻挡层的宽度为5nm～20nm。
另外，形成填充第二开口的第二阻挡层，包括以下步骤：形成填充第二开口且覆盖第一阻挡层的第二阻挡膜，第二阻挡膜的材料与第一阻挡层的材料具有刻蚀选择比；去除高于第一阻挡层的第二阻挡膜，剩余第二阻挡膜作为第二阻挡层。
另外，第一阻挡层和第二阻挡层的刻蚀选择比的范围为1：1.1至1：3，或者1.1：1至3：1。
另外，采用第一刻蚀工艺，去除第一阻挡层和第二阻挡层，直至第一阻挡层或第二阻挡层被完全去除，包括：采用第一刻蚀工艺，去除第一阻挡层和第二阻挡层，直至第一阻挡层或第二阻挡层中被刻蚀速率快的一者完全去除；或采用第一刻蚀工艺，去除第一阻挡层和第二阻挡层，直至第一阻挡层或第二阻挡层被刻蚀速率慢的一者完全去除。
另外，若采用第一刻蚀工艺，去除第一阻挡层和第二阻挡层，直至第一阻挡层或第二阻挡层中被刻蚀速率快的一者完全去除，包括：去除第一开口暴露出的介质层和部分基底，形成位线接触开口，包括以下步骤：采用第二刻蚀工艺刻蚀剩余的第一阻挡层或第二阻挡层，并刻蚀第一开口暴露出的介质层，直至暴露出基底；采用第三刻蚀工艺刻蚀第一开口暴露出的预设厚度的基底，形成位线接触开口。
另外，若采用第一刻蚀工艺，去除第一阻挡层和第二阻挡层，直至第一阻挡层或第二阻挡层中被刻蚀速率慢的一者完全去除，包括：其中，部分介质层被去除，被刻蚀的介质层位于第一阻挡层或第二阻挡层中被刻蚀速率较快的一者底部；去除第一开口暴露出的介质层和部分基底，形成位线接触开口，包括以下步骤：采用第二刻蚀工艺刻蚀第一开口暴露出的剩余的介质层，直至暴露出基底；采用第三刻蚀工艺刻蚀第一开口暴露出的预设厚度的基底，形成位线接触开口。
本发明实施例还提供了一种半导体结构，包括：基底，基底中具有有源区，以及暴露出有源区的第一接触开口；第一接触开口底部包括第一区域和第二区域，第一区域和第二区域具有高度差；介质层，位于基底表面，介质层中具有贯穿介质层的第二接触开口，第二接触开口暴露出第一接触开口，第二接触开口与第一接触开口构成位线接触开口。
另外，第一区域环绕第二区域设置。
另外，在平行于基底表面的方向上，第一区域的宽度为5nm～20nm。
另外，在垂直于基底表面的方向上，位线接触开口的深度为20nm～40nm，高度差为1nm～15nm。
相比于相关技术而言，通过具有凹陷区域和凸起区域的位线接触开口，以增大位线接触开口的底部面积，使后续填充位线接触开口形成的位线接触结构的接触面积增大，从而减小后续形成的位线接触结构的接触电阻。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1为本发明一实施例提供的基底的俯视结构示意图；
图2、图4、图6、图8、图10、图12、图14、图16、图18、图20、图22和图24为本发明一实施例提供的半导体结构的形成方法中，各步骤对应的沿AA1方向的剖面结构示意图；
图3、图5、图7、图9、图11、图13、图15、图17、图19、图21、图23和图25为本发明一实施例提供的半导体结构的形成方法中，各步骤对应的沿BB1方向的剖面结构示意图。
具体实施方式
随着动态随机存取存储器(Dynamic Random Access Memory，DRAM)的线宽逐渐减小，所需形成的位线结构的尺寸减小，导致所需形成的位线接触结构的尺寸减小，而位线接触结构的尺寸减小导致位线接触结构的接触电阻增大，从而影响后续形成的半导体结构的电性能，进而导致半导体结构的良率降低。
为解决上述问题，本发明一实施例提供了一种半导体结构的形成方法，包括：提供基底，在基底表面形成介质层；在介质层表面形成掩膜层，掩膜层内具有贯穿掩膜层厚度的第一开口；在第一开口的侧壁形成第一阻挡层，第一阻挡层围成第二开口；形成填充第二开口的第二阻挡层；采用第一刻蚀工艺，去除第一阻挡层和第二阻挡层，直至第一阻挡层或第二阻挡层被完全去除，第一刻蚀工艺去除第一阻挡层的速率和去除第二阻挡层的速率不同；去除第一开口暴露出的介质层和部分基底，形成位线接触开口，位线接触开口的底部具有凸起区域和凹陷区域，凸起区域和凹陷区域具有高度差。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的基底的俯视结构示意图，图2、图4、图6、图8、图10、图12、图14、图16、图18、图20、图22和图24为本实施例提供的半导体结构的形成方法中，各步骤对应的沿AA1方向的剖面结构示意图，图3、图5、图7、图9、图11、图13、图15、图17、图19、图21、图23和图25为本实施例提供的半导体结构的形成方法中，各步骤对应的沿BB1方向的剖面结构示意图，以下结合附图对本实施例提供的一种半导体结构的形成方法作进一步详细说明，具体如下：
参考图1，提供基底100，基底100内包括浅沟槽隔离结构110、有源区120和字线结构130。
基底100的材料可以包括硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施例中基底100采用硅材料，本实施例采用硅材料作为基底100是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。
具体地，基底100内多个有源区120相互平行间隔排布。需要说明的是，基底100中还包括除浅沟槽隔离结构110、有源区120和字线结构130外的其他存储器结构，由于其他存储器结构并不涉及到本发明的核心技术，在此不过多进行赘述；本领域技术人员可以理解基底100中还包括除浅沟槽隔离结构110、有源区120和字线结构130外的其他存储器结构，用于存储器的正常运行。
本实施例以AA1截面的剖面结构和BB1截面的剖面结构，对本实施例提供的半导体结构的形成方法进行详细说明，其中AA1截面即位线结构延伸方向上的截面，BB1截面即字线结构延伸方向上的截面。字线结构130为埋入式字线结构，位于基底100中，字线结构103间隔穿过有源区120和浅沟槽隔离结构110，在AA1截面(参考图2)的剖面示意图中，字线结构130位于浅沟槽隔离结构110中；需要说明的是，在基底100的其他剖面示意图中，字线结构130可以位于有源区120中。
参考图2和图3，在基底100表面形成介质层101；其中，参考图2，部分介质层101还覆盖字线结构130，用于字线结构130与基底100顶部导电结构的电隔离。
参考图4和图5，在介质层101表面形成掩膜层102，掩膜层102内具有贯穿掩膜层102厚度的第一开口112；掩膜层102和第一开口112用于定义位线接触开口的位置。
在一个例子中，形成具有贯穿掩膜层102厚度的第一开口112，包括：在掩膜层102顶部形成图形化的光刻胶，基于图形化的光刻胶形成贯穿掩膜层102厚度的第一开口112。另外，需要说明的是，在本实施例中，掩膜层102为单层结构；在其他实施例中，掩膜层也可以为多层掩膜结构。
参考图6～图9，在第一开口112的侧壁形成第一阻挡层103，第一阻挡层103围成第二开口122。
在一个例子中，参考图6和图7，在第一开口112的侧壁形成第一阻挡层103，包括以下步骤：形成覆盖掩膜层102顶部表面，且覆盖第一开口112侧壁和底部的第一阻挡膜(未图示)，第一阻挡膜(未图示)围成第二开口122，在平行于基底表面方向上，第二开口122的宽度小于第一开口112的宽度；去除位于掩膜层102顶部表面和第一开口112底部的第一阻挡膜(未图示)，形成第一阻挡层103。
在另一例子中，参考图8和图9，第一阻挡层103还位于第一开口112底部，此时在第一开口112的侧壁形成第一阻挡层103，包括以下步骤：形成覆盖掩膜层102顶部表面，且覆盖第一开口112侧壁和底部的第一阻挡膜(未图示)，第一阻挡膜(未图示)围成第二开口122，在平行于基底表面方向上，第二开口122的宽度小于第一开口112的宽度；去除位于掩膜层102顶部表面的第一阻挡膜(未图示)，形成第一阻挡层103。
在本实施例中，在平行于基底100表面方向上，第一阻挡层103的宽度B为5nm～20nm，例如8nm、11nm、14nm或17nm。第一阻挡层103的宽度若小于5nm，可能导致后续刻蚀第一阻挡层103形成的位线接触开口的凹陷区域的尺寸过小，在填充位线接触开口形成位线接触结构的过程中，位线接触结构无法完全填充凹陷区域，从而导致位线接触结构出现填充缺陷；第一阻挡层103的宽度若大于20nm，导致后续填充第一阻挡层103间隙形成的第二阻挡层的尺寸过小，进而导致刻蚀第二阻挡层形成的位线接触开口的凹陷区域的尺寸过小，在填充位线接触开口形成位线接触结构的过程中，位线接触结构无法完全填充凹陷区域，从而出现半导体结构缺陷。
参考图10和图11，形成填充第二开口122(参考图6)的第二阻挡层104。
在一个例子中，形成填充第二开口122(参考图6)的第二阻挡层104，包括以下步骤：形成填充第二开口122(参考图6)且覆盖第一阻挡层103的第二阻挡膜(未图示)，第二阻挡膜(未图示)的材料与第一阻挡层103的材料具有刻蚀选择比，去除高于第一阻挡层103的第二阻挡膜(未图示)，剩余的第二阻挡膜(未图示)作为第二阻挡层104。
在一个例子中，第一阻挡层103和第二阻挡层104的刻蚀选择比的范围为1：1.1至1：3；在另一个例子中，第一阻挡层103和第二阻挡层104的刻蚀选择比的范围为1.1：1至3：1。即第一阻挡层103和第二阻挡层104存在刻蚀选择比，包括第一阻挡层103的被刻蚀速率大于第二阻挡层104的被刻蚀速率，或第一阻挡层103的被刻蚀速率小于第二阻挡层104的被刻蚀速率。
参考图12～图25，采用第一刻蚀工艺，去除第一阻挡层103和第二阻挡层104，直至第一阻挡层103或第二阻挡层104被完全去除，第一刻蚀工艺去除第一阻挡层103的速率和去除第二阻挡层104的速率不同；去除第一开口112暴露出的介质层101和部分基底100，形成位线接触开口105，位线接触开口105底部具有凸起区域115和凹陷区域125，凸起区域115和凹陷区域125具有高度差。
在一个例子中，在垂直于基底表面的方向上，位线接触开口105的深度为20nm～40nm，例如25nm、30nm或35nm。
在本实施例中，凸起区域115和凹陷区域125的高度差为1nm～15nm，例如，3nm、5nm、7nm、9nm、11nm或13nm。通过凸起区域115和凹陷区域125的高度差控制，实现位线接触开口105底部面积变化的可控性。另外，若凸起区域115和凹陷区域125的高度差小于1nm，位线接触开口105底部增加的面积可忽略不计，此时对填充位线接触开口105形成位线接触结构的接触电阻的改善可忽略不计，即位线接触结构的接触电阻依然很大，影响半导体结构的电性能；若凸起区域115和凹陷区域125的高度差大于15nm，此时凹陷区域125与凸起区域115之间的间隙的深宽比较大，后续填充位线接触开口105形成的位线接触结构难以完全填充，从而导致结构缺陷，影响半导体结构的良率。
采用第一刻蚀工艺，去除第一阻挡层103和第二阻挡层104，直至第一阻挡层103或第二阻挡层104被完全去除，包括：采用第一刻蚀工艺，去除第一阻挡层103和第二阻挡层104，直至第一阻挡层103或第二阻挡层中被刻蚀速率快的一者被完全去除；或采用第一刻蚀工艺，去除第一阻挡层103和第二阻挡层104，直至第一阻挡层103或第二阻挡层104被刻蚀速率慢的一者被完全去除。
在一个具体的例子中，本示例以第二阻挡层104的被刻蚀速率大于第一阻挡层103的被刻蚀速率为例进行详细说明，参考图12～图19，采用第一刻蚀工艺，去除第一阻挡层103和第二阻挡层104，直至第一阻挡层103和第二阻挡层104中被刻蚀速率快的一者完全去除。
具体地，参考图12和图13，采用第一刻蚀工艺同时对第一阻挡层103和第二阻挡层104进行刻蚀，当第二阻挡层104被完全去除，停止第一刻蚀工艺，此时第一阻挡层103由于刻蚀速率小于第二阻挡层104的刻蚀速率，第一阻挡层103存在残留。
在本实施例中，第一刻蚀工艺采用的刻蚀气体至少包括氧气和碳氟气体的混合气体，且第一刻蚀工艺的刻蚀时间为20～60s，例如30s、40s或50s。
参考图14和图15，采用第二刻蚀工艺刻蚀剩余的第一阻挡层103或第二阻挡层104，并刻蚀第一开口112暴露出的介质层，直至暴露出基底100。
在本示例中，由于第一刻蚀工艺对第一阻挡层103的刻蚀存在刻蚀残留，导致第二刻蚀工艺在执行过程中，第一开口112底部中间区域的高度始终低于第一开口112底部边缘区域的高度，直至第一开口112底部中间区域暴露出基底100，此时第一开口112底部边缘区域的介质层101存在残留。
参考图16和图17，采用第三刻蚀工艺刻蚀第一开口112暴露出的预设厚度的基底100，形成位线接触开口105。
由于第二刻蚀工艺对第一开口112底部边缘区域的刻蚀存在刻蚀残留，导致第三刻蚀工艺执行过程中，第一开口112底部中间区域的高度始终低于第一开口112底部边缘区域的高度，直至形成位线接触开口105，此时底部高度较高的区域形成凸起区域115，底部高度较低的区域形成凹陷区域125。
参考图18和图19，去除掩膜层102。
需要说明的是，上述刻蚀示例以第二阻挡层104的被刻蚀速率大于第一阻挡层103的被刻蚀速率进行具体介绍，在其他实施里中，上述刻蚀示例同样适用于第二阻挡层104的被刻蚀速率小于第一阻挡层103的被刻蚀速率的情况。
在另一个具体的例子中，本示例以第二阻挡层104的被刻蚀速率小于第一阻挡层103的被刻蚀速率为例进行详细说明，参考图20～图25，采用第一刻蚀工艺，去除第一阻挡层103和第二阻挡层104，直至第一阻挡层103或第二阻挡层104中被刻蚀速率慢的一者完全去除。
具体地，参考图20和图21，采用第一刻蚀工艺同时对第一阻挡层103和第二阻挡层104进行刻蚀，当第二阻挡层104被完全去除，停止第一刻蚀工艺，此时第一阻挡层103由于刻蚀速率大于第二阻挡层104的刻蚀速率，第一阻挡层103底部的介质层101存在过刻蚀的现象；即去除第一阻挡层103和第二阻挡层104的过程中，部分介质层101被去除，被刻蚀的介质层101位于第一阻挡层103或第二阻挡层104中被刻蚀速率较快的一者底部。
在本实施例中，第一刻蚀工艺采用的刻蚀气体至少包括氧气和碳氟气体的混合气体，且第一刻蚀工艺的刻蚀时间为20～60s，例如30s、40s或50s。
参考图22和图23，采用第二刻蚀工艺刻蚀第一开口112暴露出的剩余的介质层101，直至暴露出基底100。
此时，第二刻蚀工艺持续对介质层101进行刻蚀，导致对介质层101的刻蚀过程中，第一开口112底部边缘区域的高度始终低于第一开口112底部中间区域的高度，当第一开口112底部边缘区域的介质层101被刻蚀完后，第一开口112底部中间区域的介质层101存在残留；当第一开口112底部中间区域的介质层101被刻蚀完后，第一开口112底部边缘区域的基底100存在过刻蚀的现象。
采用第三刻蚀工艺刻蚀第一开口112暴露出的预设厚度的基底100，形成位线接触开口105。
由于第二刻蚀工艺对第一开口112的刻蚀会导致第一开口112底部边缘区域的基底100存在过刻蚀现象，在第三刻蚀工艺刻蚀预设厚度的基底100的过程中，第一开口112底部中间区域的高度始终高于第一开口112底部边缘区域的高度，直至形成位线接触开口105，此时底部高度较高的区域形成凸起区域115，底部高度较低的区域形成凹陷区域125。
参考图24和图25，去除掩膜层102。
需要说明的是，上述刻蚀示例以第二阻挡层104的被刻蚀速率小于第一阻挡层103的被刻蚀速率进行具体介绍，在其他实施里中，上述刻蚀示例同样适用于第二阻挡层104的被刻蚀速率大于第一阻挡层103的被刻蚀速率的情况。
需要说明的是，本实施例通过两个字线结构130之间形成凹凸状的位线结构开口105，以增大后续形成的位线接触结构的接触面积，并没有占用字线结构130的形成区域，不会对字线结构130的性能产生影响。
相对于相关技术而言，通过形成底部具有凹陷区域和凸起区域的位线接触开口，以增大位线接触开口的底部面积，使后续填充位线接触开口形成的位线接触结构的接触面积增大，从而减小后续形成的位线接触结构的接触电阻。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
本发明另一实施例涉及一种半导体结构，包括：基底，基底中具有有源区，以及暴露出有源区的第一接触开口；第一接触开口底部包括第一区域和第二区域，第一区域和第二区域具有高度差；介质层，位于基底表面，介质层中具有贯穿介质层的第二接触开口，第二接触开口暴露出第一接触开口，第二接触开口与第一接触开口构成位线接触开口。
图18和图19为本实施例提供的半导体结构的结构示意图，以下将结合附图对本实施例提供的半导体结构进行详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。
参考图1、图18和图19，半导体结构，包括：
基底100，基底100中具有有源区120，以及暴露出有源区120的第一接触开口(未图示)。
基底100的材料可以包括硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施例中基底100采用硅材料，本实施例采用硅材料作为基底100是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。
具体地，基底100内多个有源区120相互平行间隔排布。需要说明的是，基底100中还包括除浅沟槽隔离结构110、有源区120和字线结构130外的其他存储器结构，由于其他存储器结构并不涉及到本发明的核心技术，在此不过多进行赘述；本领域技术人员可以理解基底100中还包括除浅沟槽隔离结构110、有源区120和字线结构130外的其他存储器结构，用于存储器的正常运行。
介质层101，位于基底100表面，介质层101中具有贯穿介质层101的第二接触开口(未图示)，第二接触开口(未图示)暴露出第一接触开口(未图示)，第二接触开口(未图示)与第一接触开口(未图示)构成位线接触开口105。
其中，第一接触开口(未图示)底部包括第一区域和第二区域，第一区域和第二区域具有高度差，即位线接触开口105底部包括第一区域和第二区域，第一区域和第二区域具有高度差。
在本实施例中，第一区域为凸起区域115，第二区域为凹陷区域125，第一区域环绕第二区域设置；需要说明的是，本实施例主要在于体现位线接触开口105底部包括高度不同的第一区域和第二区域，在其他实施例中，可以是第一区域为凹陷区域，第二区域为凸起区域；另外，在其他实施例中，第一区域和第二区域可以是拼接设置在位线接触开口底部。
在本实施例中，在平行于基底100表面方向上，第一区域的宽度为5nm～20nm，例如8nm、11nm、14nm或17nm。第一区域的宽度若小于5nm，可能导致后续刻蚀第一区域形成的位线接触开口的凹陷区域的尺寸过小，在填充位线接触开口形成位线接触结构的过程中，位线接触结构无法完全填充凹陷区域，从而导致位线接触结构出现填充缺陷；第一区域的宽度若大于20nm，导致后续填充第一区域间隙形成的第二阻挡层的尺寸过小，进而导致刻蚀第二阻挡层形成的位线接触开口的凹陷区域的尺寸过小，在填充位线接触开口形成位线接触结构的过程中，位线接触结构无法完全填充凹陷区域，从而出现半导体结构缺陷。
另外，在本实施例中，在垂直于基底表面的方向上，位线接触开口105的深度为20nm～40nm，例如25nm、30nm或35nm；第一区域和第二区域的高度差为1nm～15nm，例如，3nm、5nm、7nm、9nm、11nm或13nm。通过凸起区域115和凹陷区域125的高度差控制，实现位线接触开口105底部面积变化的可控性。另外，若凸起区域115和凹陷区域125的高度差小于1nm，位线接触开口105底部增加的面积可忽略不计，此时对填充位线接触开口105形成位线接触结构的接触电阻的改善可忽略不计，即位线接触结构的接触电阻依然很大，影响半导体结构的电性能；若凸起区域115和凹陷区域125的高度差大于15nm，此时凹陷区域125与凸起区域115之间的间隙的深宽比较大，后续填充位线接触开口105形成的位线接触结构难以完全填充，从而导致结构缺陷，影响半导体结构的良率。
需要说明的是，本实施例通过两个字线结构130之间形成凹凸状的位线结构开口105，以增大后续形成的位线接触结构的接触面积，并没有占用字线结构130的形成区域，不会对字线结构130的性能产生影响。
与相关技术相比，通过具有凹陷区域和凸起区域的位线接触开口，以增大位线接触开口的底部面积，使后续填充位线接触开口形成的位线接触结构的接触面积增大，从而减小后续形成的位线接触结构的接触电阻。
由于一实施例与本实施例相互对应，因此本实施例可与一实施例互相配合实施。一实施例中提到的相关技术细节在本实施例中依然有效，在一实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在一实施例中。
本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，在所述基底表面形成介质层；
在所述介质层表面形成掩膜层，所述掩膜层内具有贯穿所述掩膜层厚度的第一开口；
在所述第一开口的侧壁形成第一阻挡层，所述第一阻挡层围成第二开口；
形成填充所述第二开口的第二阻挡层；
采用第一刻蚀工艺，去除所述第一阻挡层和所述第二阻挡层，直至所述第一阻挡层或所述第二阻挡层被完全去除，所述第一刻蚀工艺去除所述第一阻挡层的速率和去除所述第二阻挡层的速率不同；
去除所述第一开口暴露出的介质层和部分所述基底，形成位线接触开口，所述位线接触开口的底部具有凸起区域和凹陷区域，所述凸起区域和所述凹陷区域具有高度差。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述高度差为1nm～15nm。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺采用的刻蚀气体为至少包括氧气和碳氟气体的混合气体。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺的刻蚀时间为20s～60s。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，包括：
所述第一阻挡层还位于所述第一开口底部；
在所述第一开口的侧壁形成第一阻挡层，包括以下步骤：
形成覆盖所述掩膜层顶部表面，且覆盖所述第一开口侧壁和底部的第一阻挡膜，所述第一阻挡膜围成所述第二开口，在平行于所述基底表面方向上，所述第二开口的宽度小于所述第一开口的宽度；
去除位于所述掩膜层顶部表面的所述第一阻挡膜，形成所述第一阻挡层。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，在平行于所述基底表面方向上，所述第一阻挡层的宽度为5nm～20nm。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成填充所述第二开口的第二阻挡层，包括以下步骤：
形成填充所述第二开口且覆盖所述第一阻挡层的第二阻挡膜，所述第二阻挡膜的材料与所述第一阻挡层的材料具有刻蚀选择比；
去除高于所述第一阻挡层的所述第二阻挡膜，剩余所述第二阻挡膜作为所述第二阻挡层。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一阻挡层和所述第二阻挡层的刻蚀选择比的范围为1：1.1至1：3，或者1.1：1至3：1。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用第一刻蚀工艺，去除所述第一阻挡层和所述第二阻挡层，直至所述第一阻挡层或所述第二阻挡层被完全去除，包括：
采用第一刻蚀工艺，去除所述第一阻挡层和所述第二阻挡层，直至所述第一阻挡层或所述第二阻挡层中被刻蚀速率快的一者完全去除；
或采用第一刻蚀工艺，去除所述第一阻挡层和所述第二阻挡层，直至所述第一阻挡层或所述第二阻挡层被刻蚀速率慢的一者完全去除。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，若采用第一刻蚀工艺，去除所述第一阻挡层和所述第二阻挡层，直至所述第一阻挡层或所述第二阻挡层中被刻蚀速率快的一者完全去除，包括：
去除所述第一开口暴露出的介质层和部分所述基底，形成位线接触开口，包括以下步骤：
采用第二刻蚀工艺刻蚀剩余的所述第一阻挡层或所述第二阻挡层，并刻蚀所述第一开口暴露出的所述介质层，直至暴露出所述基底；
采用第三刻蚀工艺刻蚀所述第一开口暴露出的预设厚度的所述基底，形成所述位线接触开口。
11.根据权利要求9所述的半导体结构的形成方法，其特征在于，若采用第一刻蚀工艺，去除所述第一阻挡层和所述第二阻挡层，直至所述第一阻挡层或所述第二阻挡层中被刻蚀速率慢的一者完全去除，包括：
其中，去除所述第一阻挡层和所述第二阻挡层的过程中，部分所述介质层被去除，被刻蚀的所述介质层位于所述第一阻挡层或所述第二阻挡层中被刻蚀速率较快的一者底部；
去除所述第一开口暴露出的介质层和部分所述基底，形成位线接触开口，包括以下步骤：
采用第二刻蚀工艺刻蚀所述第一开口暴露出的剩余的所述介质层，直至暴露出所述基底；
采用第三刻蚀工艺刻蚀所述第一开口暴露出的预设厚度的所述基底，形成所述位线接触开口。
12.一种半导体结构，其特征在于，包括：
基底，所述基底中具有有源区，以及暴露出所述有源区的第一接触开口；
所述第一接触开口底部包括第一区域和第二区域，所述第一区域和所述第二区域具有高度差；
介质层，位于所述基底表面，所述介质层中具有贯穿所述介质层的第二接触开口，第二接触开口暴露出所述第一接触开口，所述第二接触开口与所述第一接触开口构成位线接触开口。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一区域环绕所述第二区域设置。
14.根据权利要求13所述的半导体结构，其特征在于，在平行于所述基底表面的方向上，所述第一区域的宽度为5nm～20nm。
15.根据权利要求12所述的半导体结构，其特征在于，在垂直于所述基底表面的方向上，所述位线接触开口的深度为20nm～40nm，所述高度差为1nm～15nm。
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