CN113410234B - 半导体结构及形成方法 - Google Patents

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Abstract

本发明实施方式提供一种半导体结构及形成方法，其形成方法包括：提供半导体衬底，半导体衬底已形成隔离结构、有源区和埋入式字线结构，埋入式字线结构顶部形成有第一介质层；在半导体衬底的顶部表面和第一介质层的顶部表面确定位线接触开口的位置；依据位线接触开口的位置，刻蚀位线接触开口所暴露出的有源区、第一介质层和隔离结构，直至将有源区刻蚀至预设深度形成位线接触窗；形成第二介质层于深度大于位线接触窗内有源区表面的隔离结构表面和第一介质层表面。该方法通过回填位线接触窗底部的刻蚀缺陷，增大位线接触窗与埋入式字线结构的间距，解决了现有DRAM制造方法中导电部件之间可能会出现短接的问题。

Description

半导体结构及形成方法
技术领域
本发明涉及半导体器件及制造领域，特别涉及一种半导体结构及形成方法。
背景技术
动态随机存储器(英文：Dynamic Random Access Memory，简称:DRAM)是一种广泛应用于手机、电脑和汽车等产品中的半导体存储器。随着科技的发展，集成电路器件特征尺寸的不断缩小，DRAM的关键尺寸也越来越小，相应地制造难度也越来越大，未来与DRAM制造的相关技术将在会继续往更小的尺寸发展，这对DRAM产品的电性要求非常严格。
然而，发明人发现，随着DRAM的关键尺寸也越来越小，在现有DRAM制造方法中，各个导电部件之间可能会出现短接的问题。
发明内容
本发明实施方式提供一种半导体结构及形成方法，通过回填位线接触窗底部的刻蚀缺陷，增大了位线接触窗与埋入式字线结构间的间距，避免了因刻蚀缺陷而导致的位线接触窗口与埋入式字线结构之间可能出现的短接、寄生电容增大或因强电场而造成的DRAM电性能下降的问题。
为解决上述技术问题，本发明的实施方式提供了一种半导体结构的形成方法，包括：提供半导体衬底，半导体衬底已形成隔离结构、有源区和埋入式字线结构，埋入式字线结构顶部形成有第一介质层；在半导体衬底的顶部表面和第一介质层的顶部表面确定位线接触开口的位置，位线接触开口至少暴露部分有源区，且位线接触开口至少还暴露部分第一介质层或部分隔离结构；依据位线接触开口的位置，刻蚀位线接触开口所暴露出的有源区、第一介质层和隔离结构，直至将有源区刻蚀至预设深度形成位线接触窗；形成第二介质层于深度大于位线接触窗内有源区表面的隔离结构表面和第一介质层表面。
相对于现有技术而言，本发明实施方式对位线接触窗的形成方法进行改进，在半导体衬底上确定位线接触开口的位置，刻蚀位线接触开口所暴露出的半导体衬底至预设深度形成位线接触窗；在这一过程中，可能由于刻蚀材料的刻蚀选择比不同，导致位线接触窗底部的部分半导体衬底的刻蚀深度大于预设深度；通过回填第二介质层，弥补这部分刻蚀缺陷，增大了位线接触窗与埋入式字线结构间的间距，避免了因刻蚀缺陷而导致的位线接触窗口与埋入式字线结构之间可能出现的短接或因强电场而造成的DRAM电性能下降的问题。
另外，形成第二介质层于深度大于位线接触窗内有源区表面的隔离结构表面和第一介质层表面后，还包括：形成第二介质层于深度大于预设深度的有源区表面、隔离结构表面和第一介质层表面。
另外，第二介质层的顶部表面与预设深度齐平。
另外，在半导体衬底的顶部表面和第一介质层的顶部表面确定位线接触开口的位置，包括：在半导体衬底的顶部表面和第一介质层的顶部表面形成第三介质层；在所述第三介质层中形成所述位线接触开口。
另外，在第三介质层中形成位线接触开口，具体包括：在第三介质层顶部表面形成掩膜层，在掩膜层上形成后续形成位线接触开口所需的刻蚀图案；其中，刻蚀图案在半导体衬底上的正投影覆盖相邻埋入式字线结构之间的有源区；依据刻蚀图案，刻蚀第三介质层形成位线接触开口。通过掩膜层中的刻蚀图案对位线接触窗的边缘形貌进行改进，使得位线接触窗在半导体衬底表面上的正投影能完全覆盖相邻埋入式字线结构之间的有源区；在后续用氮化硅填充间隙时，位线接触窗可以完全隔离有源区与电容接触窗，解决了电容接触窗和有源区之间短接的问题。
另外，刻蚀形成位线接触开口后或刻蚀形成位线接触窗后，还包括：刻蚀去除第三介质层顶部表面的掩膜层。
另外，刻蚀图案为矩形。
另外，在第三介质层顶部表面形成掩膜层，在掩膜层上形成后续形成位线接触开口所需的刻蚀图案，具体包括：在第三介质层顶部表面形成子掩膜层；在子掩膜层顶部表面形成抗反射层；在抗反射层顶部表面形成光刻胶；在光刻胶上形成刻蚀图案。
另外，子掩膜层的厚度为30nm～150nm；光刻胶的厚度为50nm～250nm；第三介质层的厚度为50nm～300nm。
另外，形成第二介质层于深度大于位线接触窗内有源区表面的隔离结构表面和第一介质层表面，具体包括：填充位线接触窗形成第二介质中间层；对第二介质中间层进行回刻蚀，形成第二介质层；其中回刻蚀为刻蚀深度小于有源区表面的第二介质中间层。另外，填充为非保形填充。
本发明实施方式还提供了一种半导体结构，包括：半导体衬底，半导体衬底已形成隔离结构、有源区和埋入式字线结构，埋入式字线结构顶部形成有第一介质层；位线接触窗，位线接触窗位于预设深度的半导体衬底中；其中，位线接触窗至少暴露部分有源区，位线接触窗至少还暴露部分第一介质层或部分隔离结构；第二介质层，位于位线接触窗底部且深度大于位线接触窗内有源区表面的隔离结构表面或第一介质层表面。
相对于现有技术而言，本发明实施方式通过第二介质层增大了位线接触窗与埋入式字线结构间的间距，避免了因刻蚀缺陷而导致的位线接触窗口与埋入式字线结构之间可能出现的短接、寄生电容增大或因强电场而造成的DRAM电性能下降的问题。
另外，位线接触窗在半导体衬底上的正投影覆盖相邻埋入式字线结构之间的有源区。对位线接触窗的边缘形貌进行改进，形成的位线接触窗在半导体衬底上的正投影能完全覆盖有源区，使得后续在填充间隙的过程中，通过位线接触窗可以完全隔离有源区与电容接触窗，避免了有源区与电容接触窗之间的可能造成的短接问题。
附图说明
一个或多个实施方式通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施方式的限定，除非有特别申明，附图中的图不构成比例限制。
图1为本发明第一实施方式涉及的半导体衬底的俯视示意图；
图2为本发明第一实施方式形成位线接触窗和电容接触窗后的半导体结构的俯视示意图；
图3～图7为本发明第一实施方式涉及的半导体形成方法中垂直于位线方向上的半导体结构的剖面示意图；
图8～图12为本发明第一实施方式涉及的半导体形成方法中平行于位线方向上的半导体结构的剖面示意图；
图13～图16为本发明第一实施方式涉及的垂直于位线方向上的半导体结构回填过程的剖面示意图；
图17～图20为本发明第一实施方式涉及的平行于位线方向上的半导体结构回填过程的剖面示意图；
图21和图22为本发明第二实施方式涉及的半导体结构的示意图。
具体实施方式
随着DRAM的关键尺寸也越来越小，在现有DRAM制造方法中，各个导电部件之间可能会出现短接的问题。
为解决上述问题，本发明第一实施方式提供了一种半导体结构的形成方法，包括：提供半导体衬底，半导体衬底已形成隔离结构、有源区和埋入式字线结构，埋入式字线结构顶部形成有第一介质层；在半导体衬底的顶部表面和第一介质层的顶部表面确定位线接触开口的位置；依据位线接触开口的位置，刻蚀位线接触开口所暴露出的有源区、第一介质层和隔离结构，直至将有源区刻蚀至预设深度形成位线接触窗；形成第二介质层于深度大于位线接触窗内有源区表面的隔离结构表面和第一介质层表面。
为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施方式的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施方式在不矛盾的前提下可以相互结合，相互引用。
下面对本实施方式的半导体结构的形成方法的实现细节进行具体说明：
本实施方式涉及的半导体形成方法形成的半导体结构，参考图1，该图表示，半导体衬底101中有源区103与埋入式字线结构106的布局。参考图2，该图表示，采用本发明实施方式形成的位线接触窗105，电容接触窗104与埋入式字线结构106之间的位置关系，位线接触窗口105完全覆盖埋入式字线结构106之间的有源区103。
形成的位线接触窗105在半导体衬底101上的正投影能完全覆盖有源区103，使得后续在填充间隙时，位线接触窗105可以完全隔离有源区103与电容接触窗104，避免了有源区103与电容接触窗104之间的可能造成的短接问题。
需要说明的是，在本实施方式中，位线接触窗105和电容接触窗104的图示为矩形，仅仅是为了在俯视平面上截断有源区103，从而便于本领域技术人员理解本方案，并不构成对本方案的限定；在实际应用中，位线接触窗105和电容接触窗104可以设置为椭圆形、圆形或梯形等，但只要符合位线接触窗105在半导体衬底101上的正投影完全覆盖有源区103，即在本发明的保护范围内。
垂直于埋入式字线结构106的剖面示意图如图3～图11所示，图中提供的半导体衬底结构为结构示意图，是为了让本领域技术人员了解本方案的实现方法，并不构成对本方案的限定。该半导体形成方法包括：
S101，提供半导体衬底101。
半导体衬底101已形成隔离结构111、有源区(未图示)和埋入式字线结构106，埋入式字线结构106顶部形成有第一介质层107；需要说明的是，在本实施方式中对第一介质层107的顶部表面与半导体衬底101的顶部表面齐平的情况进行详细描述；本领域技术人员清楚，在实施方式中限定的第一介质层107的顶部表面与半导体衬底101的顶部表面齐平并不对构成对本申请的限定，只是为了清楚的介绍本方案的实施流程。
需要说明的是，半导体衬底101的材料包括蓝宝石、硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施方式中半导体衬底101采用硅材料形成，本领域技术人员清楚，本实施方式采用硅材料作为半导体衬底101是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的半导体衬底101的材料。
参考图3，埋入式字线结构106位于半导体衬底101内，埋入式字线结构106顶部具有第一介质层107，第一介质层107的顶部表面与半导体衬底101的顶部表面齐平；通过隔离结构111限定的有源区(未图示)包括位于埋入式字线结构106之间的部分，在本实施方式中，隔离结构111采用浅沟道隔离槽。
参考图4，S102，在半导体衬底101的顶部表面和第一介质层107的顶部表面形成第三介质层201。
需要说明的是，本实施方式是以形成第三介质层201，然后在第三介质层201中形成位线接触开口401为例进行说明，并不构成对本方案的限定，在其他实施方式中，可以直接在半导体衬底的顶部表面和第一介质层的顶部表面确定位线接触开口的位置，后续过程中直接通过位线接触开口的位置刻蚀形成位线接触窗。
具体地，第三介质层201的材料可以为氮化硅、氧化硅或氮氧化硅，在本实施方式中，第三介质层201的厚度为50nm～300nm，例如100nm、150nm、200nm或者250nm。
参考图5，S103，在第三介质层201中形成位线接触开口401，位线接触开口401至少暴露部分有源区(未图示)和部分第一介质层107。
具体地，参考图6，S103-1，在第三介质层201顶部表面形成掩膜层301，在掩膜层301上形成后续形成位线接触开口401所需的刻蚀图案。
需要说明的是，刻蚀图案在半导体衬底101上的正投影位于相邻埋入式字线结构106之间，且完全覆盖相邻埋入式字线结构之间的有源区。
在本实施方式中，参考图7，掩膜层301包括子掩膜层311、抗反射层321和光刻胶331。具体地，在第三介质层201顶部表面形成子掩膜层311，在子掩膜层311顶部表面形成抗反射层321，在抗反射层321顶部表面形成光刻胶331；刻蚀图案形成于光刻胶331上。具体地，子掩膜层311的材料包括碳、硅、氧化硅或氮化硅，在本实施方式中，子掩膜层311的厚度为30nm～150nm，例如50nm、80nm、100nm或者130nm；光刻胶的厚度为50nm～250nm，例如100nm、150nm或者200nm。
S103-2，依据刻蚀图案，刻蚀第三介质层201形成位线接触开口401；刻蚀去除第三介质层201顶部表面的掩膜层301；即形成图5所示的结构。
具体地，通过光刻胶331上的刻蚀图案进行刻蚀，依次刻蚀掉抗反射层321、子掩膜层311和第三介质层201形成开口，再刻蚀掉剩余的光刻胶331、抗反射层321和子掩膜层311，形成位线接触开口401，位线接触开口401相比于开口而言，仅仅是将开口高度进行了缩减，其底部构造并不会发生变化。
需要说明的是，刻蚀去除第三介质层201顶部表面的掩膜层301，可以在刻蚀形成位线接触开口401后刻蚀去除，也可以在后续刻蚀形成位线接触窗105后刻蚀去除，本实施方式以刻蚀去除第三介质层201顶部表面的掩膜层301后刻蚀去除掩膜层301为例进行描述，并不构成对本申请的限定。
参考图8，S104，刻蚀位线接触开口401底部的有源区(未图示)和第一介质层107至预设深度形成位线接触窗105。
参考图9，由于前期的结构设计因素，部分埋入式字线结构106位于隔离结构111中，在将光刻胶331上的刻蚀图案转移到半导体衬底101表面的同时，由于此时位线接触开口401底部具有部分第一介质层107表面、部分半导体衬底101表面和部分隔离结构111表面，由于刻蚀材料的选择比不同(通常刻蚀材料对氧化硅、氮化硅的刻蚀速率要大于硅材料)，在形成位线接触开口401底部时，对第一介质层107和隔离结构111的刻蚀速率要大于半导体衬底101，此时会形成空隙，即刻蚀缺陷501，导致后期填充形成的位线接触窗105与埋入式字线结构106的距离过近，从而导致位线接触窗105与埋入式字线结构106之间的短接或因强电场而造成的电性能下降的问题。
S105，形成第二介质层602于深度大于有源区(未图示)表面的隔离结构111表面和第一介质层107表面。需要说明的是，预设深度应小于第一介质层107的底部表面。
具体地，S105-1，填充所述位线接触窗形成第二介质中间层601；
参考图10，在第三介质层201的顶部表面以及位线接触窗105中形成第二介质中间层601，第二介质中间层601的材料通常采用氧化硅。
需要说明的是，在本实施方式中，填充位线接触窗105采用非保形填充，在其他实施方式中，也可以采用保形填充的方式填充位线接触窗。
S105-2，对第二介质中间层601进行回刻蚀，形成第二介质层602；其中，回刻蚀为刻蚀深度小于有源区(未图示)表面的第二介质中间层601。
参考图11，刻蚀第三介质层201顶部表面的第二介质中间层601，刻蚀位线接触窗105中的第二介质中间层601直至有源区表面，形成第二介质层602。
由于此时被刻蚀材料都为第二介质中间层601，其刻蚀速率一致，当刻蚀位线接触开口401暴露出位线接触开口底部的半导体衬底101表面时，原先形成刻蚀缺陷501的位置被第二介质层602填充，此时避免了因为刻蚀缺陷501导致的位线接触窗105与埋入式字线结构106之间的短接或因强电场而造成的电性能下降的问题。
通过向位线接触开口401中填充第二介质中间层601，再对第二介质中间层601进行回刻蚀；此时由于被刻蚀的材料是同一种材料，刻蚀速率相同且刻蚀出的底面较为平整，当刻蚀暴露出半导体衬底101表面时停止刻蚀，由于刻蚀速率相同，原先形成刻蚀缺陷的位置被第二介质中间层601填充的部分并没有被刻蚀清除；通过回填因前期的对准问题而造成的刻蚀缺陷501，从而增大了位线接触窗105与埋入式字线结构106之间的距离，避免了位线接触窗105与埋入式字线结构106之间的短接或因强电场而造成的电性能下降的问题。
需要说明的是，在其他实施方式中，形成第二介质层于深度大于有源区表面的隔离结构表面和第一介质层表面后，还包括：形成第二介质层于深度大于预设深度的有源区表面、隔离结构表面和第一介质层表面；其中，第二介质层的顶部表面与所述预设深度齐平。通过这种方式进一步增大了位线接触窗与埋入式字线结构之间的距离。
平行于埋入式字线结构106的剖面示意图如图12～图20所示，图中提供的半导体衬底结构为结构示意图，是为了让本领域技术人员了解本方案的实现方法，并不构成限定。该半导体形成方法包括：与上述垂直于埋入式字线结构106相似部分不再赘述，具体如下：
S101，提供半导体衬底101。
参考图12，半导体衬底101内具有多个隔离结构111，通过隔离结构111限定的有源区(未图示)，位于半导体衬底101内。
参考图13，S102，在半导体衬底101的顶部表面和第一介质层107的顶部表面形成第三介质层201。
参考图14，S103，在第三介质层201中形成位线接触开口401，位线接触开口401至少暴露部分有源区(未图示)和部分隔离结构111。
具体地，参考图15，S103-1，在第三介质层201顶部表面形成掩膜层301，在掩膜层301上形成后续形成位线接触开口401所需的刻蚀图案。
需要说明的是，刻蚀图案在半导体衬底101上的正投影位于相邻埋入式字线结构106之间，且完全覆盖相邻埋入式字线结构106之间的有源区。
在本实施方式中，参考图16，掩膜层301包括子掩膜层311、抗反射层321和光刻胶331。具体地，在第三介质层201顶部表面形成子掩膜层311，在子掩膜层311顶部表面形成抗反射层321，在抗反射层321顶部表面形成光刻胶331；刻蚀图案形成于光刻胶331上。
S103-2，依据刻蚀图案，刻蚀第三介质层201形成位线接触开口401；刻蚀去除第三介质层201顶部表面的掩膜层301；即形成图14所示结构。
具体地，通过光刻胶331上的刻蚀图案进行刻蚀，依次刻蚀掉抗反射层321、子掩膜层311、第三介质层201和部分半导体衬底101以形成开口，再刻蚀掉剩余的光刻胶331、抗反射层321和子掩膜层311，形成位线接触开口401。
需要说明的是，刻蚀去除第三介质层201顶部表面的掩膜层301，可以在刻蚀形成位线接触开口401后刻蚀去除，也可以在后续刻蚀形成位线接触窗105后刻蚀去除，本实施方式以刻蚀去除第三介质层201顶部表面的掩膜层301后刻蚀去除掩膜层301为例进行描述，并不构成对本申请的限定。
参考图17，S104，刻蚀位线接触开口401底部的有源区和隔离结构111至预设深度形成位线接触窗105。
参考图18，因半导体结构制造工艺前期的对准问题，导体将刻蚀图案转移到半导体衬底101上时并没有对准，从而形成的位线接触开口401底部暴露出了部分隔离结构111的部分表面，由于刻蚀材料的选择比不同(通常刻蚀材料对氧化硅、氮化硅的刻蚀速率要大于硅材料)，在形成位线接触开口401底部时，对隔离结构111的刻蚀速率要大于半导体衬底101，此时会形成刻蚀缺陷501，或者由于钻蚀的影响，也可能会形成刻蚀缺陷501，导致后期填充形成的位线接触窗105与埋入式字线结构106的距离过近，从而导致位线接触窗105与埋入式字线结构106之间的短接或因强电场而造成的电性能下降的问题。
S105，形成第二介质层602于深度大于有源区表面的隔离结构111表面和第一介质层107表面，此处由于光刻未对准或钻蚀的影响，与隔离结构111或第一介质层107紧邻的有源区可能会有部分被过蚀刻，导致边缘位置的有源区深度可能大于预设深度，也即大于位线接触窗105内中间区域有源区的表面深度。需要说明的是，预设深度应小于第一介质层107的厚度。
具体地，S105-1，填充所述位线接触窗形成第二介质中间层601；
参考图19，在第三介质层201的顶部表面以及位线接触窗105中形成第二介质中间层601，第二介质中间层601的材料通常采用氧化硅。
S105-2，对第二介质中间层601进行回刻蚀，形成第二介质层602；其中，回刻蚀为刻蚀深度小于有源区表面的第二介质中间层601。
参考图20，刻蚀第三介质层201顶部表面的第二介质中间层601，刻蚀位线接触窗105中的第二介质中间层601直至预设高度，形成第二介质层602。
在形成位线接触窗105之后，后续还形成电容接触窗104，其半导体结构的俯视示意图参考图2，位线接触窗105完全覆盖相邻埋入式字线结构106之间的有源区，电容接触窗104覆盖埋入式字线结构106边缘的有源区，位线接触窗105和电容接触窗104覆盖全部的有源区，保证后续在采用氮化硅填充间隙时能够保证本应与位线接触窗105接触的有源区与电容接触窗104之间发生短接。
相对于现有技术而言，通过回填位线接触窗底部的刻蚀缺陷，增大了位线接触窗与埋入式字线结构间的间距，避免了因刻蚀缺陷而导致的位线接触窗口与埋入式字线结构之间可能出现的短接或因强电场而造成的DRAM电性能下降的问题。
同时，形成的位线接触窗105在半导体衬底101上的正投影能完全覆盖有源区103，使得后续在采用氮化硅填充间隙时，通过位线接触窗105可以完全隔离有源区103与电容接触窗104，避免了有源区103与电容接触窗104之间的可能造成的短接问题；同时其形成方法其制备工艺简单稳定，节约成本。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
本发明第二实施方式涉及一种半导体结构，其俯视示意图参考图2，以及其剖面示意图参考图21和图22所示，包括：
半导体衬底101，半导体衬底101已形成隔离结构111、有源区(未图示)和埋入式字线结构106，埋入式字线结构106顶部形成有第一介质层107；
具体地，埋入式字线结构106位于半导体衬底101内，埋入式字线结构106顶部具有第一介质层107，第一介质层107的顶部表面与半导体衬底101的顶部表面齐平；通过隔离结构111限定的有源区(未图示)位于埋入式字线结构106的之间，在本实施方式中，隔离结构111采用浅沟道隔离槽。
需要说明的是，半导体衬底101的材料包括蓝宝石、硅、锗、绝缘体上硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施方式中半导体衬底101采用硅材料形成，本领域技术人员清楚，本实施方式采用硅材料作为半导体衬底101是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的半导体衬底101的材料。
需要说明的是，本实施方式是以半导体衬底不包括第三介质层为例进行说明，并不构成对本方案的限定，即在本实施方式中，半导体结构中不包括第三介质层。即通过在半导体衬底101的顶部表面和第一介质层107的顶部表面确定位线接触开口的位置通过位线接触开口的位置刻蚀形成位线接触窗105的方式形成的半导体结构。在其他实施方式中，参考图11和图20，半导体衬底101还包括：第三介质层201，位于半导体衬底101的顶部表面和第一介质层107的顶部表面；第三介质层201的材料可以为氮化硅、氧化硅或氮氧化硅。其中，第三介质层201的厚度为50nm～300nm。
位线接触窗105，位线接触窗105位于预设深度的半导体衬底101中；其中，位线接触窗105至少暴露部分有源区，位线接触窗105至少还暴露部分第一介质层107或部分隔离结构111。
第二介质层602，位于位线接触窗105底部且深度大于有源区表面的隔离结构111表面或第一介质层107表面。
参考图2，在本实施方式中，位线接触窗在半导体衬底上的正投影覆盖相邻埋入式字线结构106之间的有源区。位线接触窗完全覆盖相邻埋入式字线结构106之间的有源区，电容接触窗104覆盖埋入式字线结构106边缘的有源区，位线接触窗105和电容接触窗104覆盖全部的有源区，保证后续在采用氮化硅填充间隙时能够保证本应与位线接触窗105接触的有源区与电容接触窗104之间发生短接。
与现有技术相比，通过回填因前期造成的刻蚀缺陷，从而增大了位线接触窗与埋入式字线结构之间的距离，避免了位线接触窗与埋入式字线结构之间的短接或因强电场而造成的电性能下降的问题。
同时形成的位线接触窗在半导体衬底上的正投影能完全覆盖有源区，使得后续在采用氮化硅填充间隙时，通过位线接触窗可以完全隔离有源区与电容接触窗，避免了有源区与电容接触窗之间的可能造成的短接问题。
由于第一实施方式与本实施方式相互对应，因此本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，在第一实施方式中所能达到的技术效果在本实施方式中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施方式，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (13)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底已形成隔离结构、有源区和埋入式字线结构，所述埋入式字线结构的顶部表面形成有第一介质层；
在所述半导体衬底的顶部表面和所述第一介质层的顶部表面确定位线接触开口的位置；所述位线接触开口至少暴露部分有源区，且所述位线接触开口至少还暴露部分所述第一介质层或部分所述隔离结构；
依据所述位线接触开口的位置，刻蚀所述位线接触开口所暴露出的所述有源区、所述第一介质层和所述隔离结构，直至将所述有源区刻蚀至预设深度形成位线接触窗；
形成第二介质层于深度大于所述预设深度的所述有源区表面、所述隔离结构表面和所述第一介质层表面；
所述第二介质层的顶部表面与所述预设深度齐平。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述在所述半导体衬底的顶部表面和所述第一介质层的顶部表面确定位线接触开口的位置，包括：
在所述半导体衬底的顶部表面和所述第一介质层的顶部表面形成第三介质层；在所述第三介质层中形成所述位线接触开口。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述在所述第三介质层中形成位线接触开口，具体包括：
在所述第三介质层顶部表面形成掩膜层，在所述掩膜层上形成后续形成所述位线接触开口所需的刻蚀图案；其中，所述刻蚀图案在所述半导体衬底上的正投影覆盖相邻所述埋入式字线结构之间的有源区；
依据所述刻蚀图案，刻蚀所述第三介质层形成位线接触开口。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，刻蚀形成所述位线接触开口后或刻蚀形成所述位线接触窗后，还包括：刻蚀去除所述第三介质层顶部表面的所述掩膜层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述刻蚀图案为矩形。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，所述在所述第三介质层顶部表面形成掩膜层，在所述掩膜层上形成后续形成位线接触开口所需的刻蚀图案，具体包括：
在所述第三介质层顶部表面形成子掩膜层；在所述子掩膜层顶部表面形成抗反射层；在所述抗反射层顶部表面形成光刻胶；
在所述光刻胶上形成所述刻蚀图案。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述子掩膜层的厚度为30nm～150nm。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述光刻胶的厚度为50nm～250nm。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第三介质层的厚度为50nm～300nm。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成第二介质层于深度大于所述位线接触窗内有源区表面的所述隔离结构表面和所述第一介质层表面，具体包括：
填充所述位线接触窗形成第二介质中间层；
对所述第二介质中间层进行回刻蚀，形成所述第二介质层；其中所述回刻蚀为刻蚀深度小于所述有源区表面的第二介质中间层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述填充为非保形填充。
12.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底已形成隔离结构、有源区和埋入式字线结构，所述埋入式字线结构顶部形成有第一介质层；
位线接触窗，所述位线接触窗位于预设深度的所述半导体衬底中；其中，所述位线接触窗至少暴露部分所述有源区，所述位线接触窗至少还暴露部分所述第一介质层或部分所述隔离结构；
第二介质层，位于所述位线接触窗底部且深度大于所述预设深度的所述有源区表面、所述隔离结构表面和所述第一介质层表面，所述第二介质层的顶部表面与所述预设深度齐平。
13.如权利要求12所述的半导体结构，其特征在于，所述位线接触窗在所述半导体衬底上的正投影覆盖相邻所述埋入式字线结构之间的有源区。
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