KR100955678B1 - 반도체소자의 워드라인 형성방법 - Google Patents
반도체소자의 워드라인 형성방법 Download PDFInfo
- Publication number
- KR100955678B1 KR100955678B1 KR1020080000379A KR20080000379A KR100955678B1 KR 100955678 B1 KR100955678 B1 KR 100955678B1 KR 1020080000379 A KR1020080000379 A KR 1020080000379A KR 20080000379 A KR20080000379 A KR 20080000379A KR 100955678 B1 KR100955678 B1 KR 100955678B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate
- layer
- forming
- spacer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title description 3
- 125000006850 spacer group Chemical group 0.000 claims abstract description 53
- 229910052751 metal Inorganic materials 0.000 claims abstract description 41
- 239000002184 metal Substances 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 32
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명의 반도체소자의 워드라인 형성방법은, 기판 위에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 게이트도전막을 형성하는 단계와, 게이트도전막 위에 상호 이격되도록 희생막패턴들을 형성하는 단계와, 희생막패턴의 측벽에 제1 스페이서막을 형성하는 단계와, 제1 스페이서막 사이의 공간을 장벽금속막, 게이트 금속막 및 게이트 하드마스크막으로 채우는 단계와, 희생막패턴을 제거하여 제1 스페이서막의 내부 측면을 노출시키는 단계와, 그리고 노출된 제1 스페이서막의 내부 측면 위에 제2 스페이서막을 형성하는 단계를 포함한다.
워드라인, 스페이서막, 게이트 패터닝, 랜딩플러그컨택
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 워드라인 형성방법에 관한 것이다.
최근 반도체소자, 특히 디램(DRAM; Dynamic Random Access)과 같은 반도체 메모리소자의 집적도가 증가함에 따라 그 제조에 있어서 어려움이 가중되고 있다. 특히 0.08㎛ 이하의 선폭을 요구하는 경우, 트랜지스터의 게이트를 구성하는 워드라인(word line) 형성시, 워드라인의 미세 패터닝을 위해, 그리고 워드라인 및 랜딩플러그컨택(LPC; Landing Plug Contact) 사이의 안정된 절연을 위해 워드라인의 상부를 구성하는 게이트 하드마스크막의 두께가 점점 증가되고 있다.
그런데 이와 같이 게이트 하드마스크막의 두께가 증가하게 되면, 워드라인의 하부를 구성하는 게이트 금속막, 예컨대 텅스텐(W)막이나 텅스텐실리사이드(WSi)막이 받는 스트레스도 함게 증가하며, 특히 텅스텐실리사이드(WSi)의 경우 후속 열공정에서 결정화되면서 발생하는 볼륨(volume) 변화로 인해 원하지 않는 스트레스가 발생할 수도 있다. 또한 위와 같은 결정화과정에서 텅스텐실리사이드(WSi)막 내의 과잉 실리콘이 스트레스로 인하여 국부적으로 이동되고, 이로 인해 게이트 리닝(gate leaning) 현상이 발생하여 랜딩플러그컨택(LPC)을 위한 컨택홀 형성시 하부가 노출되지 않는 낫 오픈(not open) 현상이 발생할 수도 있다.
이 외에도 게이트 하드마스크막을 식각장벽층으로 하여 하부의 게이트 금속막, 예컨대 텅스텐(W)막을 식각하고, 이어서 게이트 도전막, 예컨대 폴리실리콘막을 식각하게 되는데, 이때 텅스텐(W)막과 폴리실리콘막 사이의 계면 프로파일이 비정상적으로, 예컨대 비정상적으로 함몰되는 부분이 형성되어 후속공정에서 랜딩플러그컨택 형성을 위한 매립과정에서 보이드(void)가 발생하기도 한다. 또한 이와 같은 비정상적인 프로파일로 인하여 게이트 스페이서막이 불균일하게 형성되며, 이는 주변회로영역의 문턱전압 분포가 불균일하게 되어 소자의 성능을 열화시키는 주요 원인으로 작용한다.
본 발명이 해결하고자 하는 과제는, 게이트 하드마스크막의 두께를 감소시키고 후속의 랜딩플러그컨택 공정에서의 불량 발생이 억제되도록 하는 반도체소자의 워드라인 형성방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체소자의 워드라인 형성방법은, 기판 위에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 게이트도전막을 형성하는 단계와, 게이트도전막 위에 상호 이격되도록 희생막패턴들을 형성하는 단계와, 희생막패턴의 측벽에 제1 스페이서막을 형성하는 단계와, 제1 스페이서막 사이의 공간을 장벽금속막, 게이트 금속막 및 게이트 하드마스크막으로 채우는 단계와, 희생막패턴을 제거하여 제1 스페이서막의 내부 측면을 노출시키는 단계와, 그리고 노출된 제1 스페이서막의 내부 측면 위에 제2 스페이서막을 형성하는 단계를 포함한다.
일 예에서, 희생막패턴은 옥사이드막으로 형성한다.
일 예에서, 제1 스페이서막은 나이트라이드막으로 형성한다.
일 예에서, 제1 스페이서막 사이의 공간을 장벽금속막, 게이트 금속막 및 게이트 하드마스크막으로 채우는 단계는, 게이트 도전막의 노출 표면, 희생막패턴의 상부면 및 제1 스페이서막 위에 장벽금속막을 형성하는 단계와, 장벽금속막 위에 게이트 금속막을 형성하는 단계와, 희생막패턴의 상부면이 노출되도록 게이트 금속막 및 장벽금속막에 대한 평탄화를 수행하는 단계와, 평탄화에 의해 노출된 희생막 패턴의 상부면이 덮여지도록 게이트 하드마스크막을 형성하는 단계와, 그리고 희생막패턴의 상부면이 노출되도록 게이트 하드마스크막에 대한 평탄화를 수행하는 단계를 포함한다. 게이트 금속막은 텅스텐(W)막으로 형성하고, 게이트 하드마스크막은 나이트라이드막으로 형성할 수 있다.
일 예에서, 희생막패턴의 제거는 습식식각방법을 사용하여 수행한다. 습식식각방법을 이용한 희생막패턴의 제거는, HF를 포함한 BOE를 식각액으로 사용하여 수행할 수 있다.
일 예에서, 제2 스페이서막은 나이트라이드막으로 형성한다.
본 발명의 다른 실시예에 따른 반도체소자의 워드라인 형성방법은, 셀영역 및 주변회로영역을 갖는 기판의 셀영역에 리세스게이트용 트랜치를 형성하는 단계와, 셀영역에 리세스게이트용 트랜치가 형성된 기판 위에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 게이트도전막을 형성하는 단계와, 게이트도전막 위에 상호 이격되도록 희생막패턴들을 형성하되, 희생막패턴들에 의해 셀영역의 리세스게이트용 트랜치와 중첩되는 게이트도전막 표면이 노출되도록 하는 단계와, 희생막패턴의 측벽에 제1 스페이서막을 형성하는 단계와, 제1 스페이서막 사이의 공간을 장벽금속막, 게이트 금속막 및 게이트 하드마스크막으로 채우는 단계와, 희생막패턴을 제거하여 제1 스페이서막의 내부 측면을 노출시키는 단계와, 그리고 노출된 제1 스페이서막의 내부 측면 위에 제2 스페이서막을 형성하는 단계를 포함한다.
본 발명에 따르면, 워드라인 형성을 위한 게이트 금속막 패터닝을 게이트 하 드마스크막을 이용하여 수행하지 않고 희생막패턴에 의해 한정된 영역에 증착 및 평탄화를 이용하여 수행함에 따라 게이트 하드마스크막의 두께를 감소시킬 수 있으며, 이 과정에서 내부의 제1 스페이서막 및 외부의 제2 스페이서막을 사용함으로써 후속의 랜딩플러그컨택 형성시 낫 오픈 현상의 발생을 억제할 수 있다는 이점이 제공된다. 더욱이 제1 스페이서막과 제2 스페이서막의 두께 조절로 워드라인의 임계치수(CD; Critical Dimension)를 조절할 수 있다는 이점도 또한 제공된다.
도 1 내지 도 6은 본 발명에 따른 반도체소자의 워드라인 형성방법을 설명하기 위하여 나타내 보인 단면도들이다. 먼저 도 1에 나타낸 바와 같이, 셀영역(100) 및 주변회로영역(300)을 갖는 기판(200)의 셀영역(100)에 리세스게이트용 트랜치(202)를 형성한다. 비록 도면에 나타내지는 않았지만, 리세스게이트용 트랜치(202) 형성전에 소자간 전기적 분리를 위한 소자분리막(미도시)을 형성할 수 있다. 다음에 전면에 게이트절연막(204)을, 예컨대 옥사이드(oxide)막으로 형성한다. 다음에 게이트절연막(204) 위에 게이트도전막(206)을, 예컨대 폴리실리콘막으로 형성한다. 게이트도전막(206)은 셀영역(100)의 리세스게이트용 트랜치(202) 내부를 채운다.
다음에 도 2에 나타낸 바와 같이, 게이트도전막(206) 위에 희생막패턴(208)을 형성한다. 희생막패턴(208)은 옥사이드막으로 형성한다. 희생막패턴(208)을 형성하기 위하여, 먼저 게이트도전막(206) 위에 희생막패턴용 절연막을 증착한다. 그리고 희생막패턴용 절연막 위에 희생막패턴용 절연막의 일부 표면을 노출시키는 개 구부(opening)를 갖는 마스크막패턴(미도시)을, 예컨대 포토레지스트막패턴으로 형성한다. 이때 포토레지스트막패턴에 의해 노출되는 희생막패턴용 절연막은 리세스게이트용 트랜치(202)와 중첩되는 영역, 즉 워드라인이 형성될 영역이 되도록 한다. 다음에 포토레지스트막패턴을 식각마스크로 한 식각으로 희생막패턴용 절연막의 노출부분을 제거하여, 워드라인이 형성될 영역의 게이트도전막(206) 표면을 노출시키는 희생막패턴(208)을 형성한다. 희생막패턴(208)에 의해 게이트 금속막이 형성될 영역이 한정되며, 이에 따라 후속에서 게이트 금속막 패터닝을 위한 식각공정이 불필요하다. 또한 게이트 금속막에 대한 패터닝이 이미 이루어져 있으므로, 게이트 금속막 패터닝시 식각장벽층으로 사용할 게이트 하드마스크막의 두께도 두꺼울 필요성이 제거된다.
다음에 도 3에 나타낸 바와 같이, 희생막패턴(208)의 측벽에 제1 스페이서막(210)을 형성한다. 제1 스페이서막(210)은 나이트라이드(nitride)막으로 형성할 수 있다. 이를 위해, 먼저 전면에, 즉 게이트도전막(206)의 노출면 및 희생막패턴(208) 위에 제1 스페이서막용 절연막(미도시)을 형성한다. 다음에 게이트도전막(206) 표면 및 희생막패턴(208)의 상부 표면이 노출되도록 제1 스페이서막용 절연막에 대한 식각을 수행하여 희생막패턴(208) 측벽에 제1 스페이서막(210)을 형성한다. 제1 스페이서막(210)의 내측은 희생막패턴(208)의 측벽에 접하고, 제1 스페이서막(210)의 외측은 외부로 노출된다. 제1 스페이서막(210) 형성을 위한 식각은 에치백(etch-back)과 같은 이방성식각방법을 사용하여 수행할 수 있다.
다음에 도 4에 나타낸 바와 같이, 전면에, 즉 게이트 도전막(206)의 노출표 면, 희생막패턴(208) 및 제1 스페이서막(210) 위에 장벽금속막(212)을 형성한다. 장벽금속막(212)은 텅스텐나이트라이드(WN)막으로 형성할 수 있다. 그리고 장벽금속막(212) 위에 제1 스페이서막(210) 사이의 공간이 채워지도록 게이트 금속막(214)을 형성한다. 게이트 금속막(214)은 텅스텐(W)막으로 형성할 수 있다.
다음에 도 5에 나타낸 바와 같이, 게이트 금속막(214) 및 장벽금속막(212)에 대한 평탄화를 수행하여 희생막패턴(208)의 상부 표면이 노출되도록 한다. 이 평탄화는 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing)방법을 사용하여 수행한다. 이 평탄화에 의해, 게이트 금속막(214) 패터닝을 위한 별도의 식각을 수행하지 않더라도 이미 패터닝이 이루어진 게이트 금속막(214)이 만들어진다. 따라서 게이트 금속막(214) 패터닝을 위한 식각공정에 의해 게이트 금속막(214)과 하부막 사이의 계면에 원하지 않는 프로파일이 생기지 않는다. 다음에 평탄화가 이루어진 결과물 전면에 게이트 하드마스크막(216)을 증착한 후에 다시 희생막패턴(208)의 상부 표면이 노출되도록 평탄화를 수행한다. 이 평탄화도 화학적기계적폴리싱(CMP)방법을 사용하여 수행한다. 평탄화에 의해 형성되는 게이트 하드마스크막(216)의 두께는 평탄화된 게이트 금속막(214)의 상부면과 희생막패턴(208)의 상부면 사이의 높이와 실질적으로 동일해지며, 따라서 낮은 두께의 게이트 하드마스크막(216)이 형성된다. 게이트 하드마스크막(216)은 나이트라이드막으로 형성할 수 있다.
다음에 도 6에 나타낸 바와 같이, 희생막패턴(도 5의 208)을 제거한다. 희생막패턴(208) 제거는 습식식각방법을 사용하여 수행한다. 이 경우 습식식각액으로 불화수소(HF)를 포함한 BOE(Buffered Oxide Etchant)를 사용할 수 있다. 희생막패 턴(208)을 제거함에 따라, 게이트 도전막(206)의 일부 상부표면이 노출되며, 제1 스페이서막(210)의 측면 중 희생막패턴(208)과 접하고 있었던 내측이 이제 외부로 노출되게 된다. 다음에 전면에 제2 스페이서막용 절연막(미도시)을 형성한다. 다음에 게이트 도전막(206) 표면 및 게이트 하드마스크막(216)의 상부 표면이 노출되도록 제2 스페이서막용 절연막에 대한 식각을 수행하여 제1 스페이서막(210)의 노출 측벽 위에 제2 스페이서막(218)을 형성한다. 이 식각은 에치백과 같은 이방성식각방법을 사용하여 수행할 수 있다. 다음에 게이트 하드마스크막(216) 및 제2 스페이서막(218)을 식각마스크로 한 식각으로 게이트 도전막(206)의 노출부분을 제거하여 워드라인을 형성한다.
도 1 내지 도 6은 본 발명에 따른 반도체소자의 워드라인 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
Claims (9)
- 기판 위에 게이트절연막을 형성하는 단계;상기 게이트절연막 위에 게이트도전막을 형성하는 단계;상기 게이트도전막 위에 상호 이격되도록 희생막패턴들을 형성하는 단계;상기 희생막패턴의 측벽에 제1 스페이서막을 형성하는 단계;상기 게이트 도전막의 노출 표면, 희생막패턴의 상부면 및 제1 스페이서막 위에 장벽금속막을 형성하는 단계;상기 장벽금속막 위에 게이트 금속막을 형성하는 단계;상기 희생막패턴의 상부면이 노출되도록 상기 게이트 금속막 및 장벽금속막에 대한 평탄화를 수행하는 단계;상기 평탄화에 의해 노출된 희생막패턴의 상부면이 덮여지도록 게이트 하드마스크막을 형성하는 단계; 및상기 희생막패턴의 상부면이 노출되도록 상기 게이트 하드마스크막에 대한 평탄화를 수행하는 단계;상기 희생막패턴을 제거하여 상기 제1 스페이서막의 내부 측면을 노출시키는 단계; 및상기 노출된 제1 스페이서막의 내부 측면 위에 제2 스페이서막을 형성하는 단계를 포함하는 반도체소자의 워드라인 형성방법.
- 제1항에 있어서,상기 희생막패턴은 옥사이드막으로 형성하는 반도체소자의 워드라인 형성방법.
- 제1항에 있어서,상기 제1 스페이서막은 나이트라이드막으로 형성하는 반도체소자의 워드라인 형성방법.
- 삭제
- 제1항에 있어서,상기 게이트 금속막은 텅스텐(W)막으로 형성하고, 상기 게이트 하드마스크막은 나이트라이드막으로 형성하는 반도체소자의 워드라인 형성방법.
- 제1항에 있어서,상기 희생막패턴의 제거는 습식식각방법을 사용하여 수행하는 반도체소자의 워드라인 형성방법.
- 제6항에 있어서,상기 습식식각방법을 이용한 희생막패턴의 제거는, HF를 포함한 BOE를 식각액으로 사용하여 수행하는 반도체소자의 워드라인 형성방법.
- 제1항에 있어서,상기 제2 스페이서막은 나이트라이드막으로 형성하는 반도체소자의 워드라인 형성방법.
- 셀영역 및 주변회로영역을 갖는 기판의 셀영역에 리세스게이트용 트랜치를 형성하는 단계;셀영역에 상기 리세스게이트용 트랜치가 형성된 기판 위에 게이트절연막을 형성하는 단계;상기 게이트절연막 위에 게이트도전막을 형성하는 단계;상기 게이트도전막 위에 상호 이격되도록 희생막패턴들을 형성하되, 상기 희생막패턴들에 의해 상기 셀영역의 리세스게이트용 트랜치와 중첩되는 게이트도전막 표면이 노출되도록 하는 단계;상기 희생막패턴의 측벽에 제1 스페이서막을 형성하는 단계;상기 제1 스페이서막 사이의 공간을 장벽금속막, 게이트 금속막 및 게이트 하드마스크막으로 채우는 단계;상기 희생막패턴을 제거하여 상기 제1 스페이서막의 내부 측면을 노출시키는 단계; 및상기 노출된 제1 스페이서막의 내부 측면 위에 제2 스페이서막을 형성하는 단계를 포함하는 반도체소자의 워드라인 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080000379A KR100955678B1 (ko) | 2008-01-02 | 2008-01-02 | 반도체소자의 워드라인 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080000379A KR100955678B1 (ko) | 2008-01-02 | 2008-01-02 | 반도체소자의 워드라인 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090074559A KR20090074559A (ko) | 2009-07-07 |
| KR100955678B1 true KR100955678B1 (ko) | 2010-05-06 |
Family
ID=41331829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080000379A KR100955678B1 (ko) | 2008-01-02 | 2008-01-02 | 반도체소자의 워드라인 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100955678B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101186033B1 (ko) | 2009-09-30 | 2012-09-25 | 에스케이하이닉스 주식회사 | 반도체 기억 장치 및 그의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990066542A (ko) * | 1998-01-30 | 1999-08-16 | 윤종용 | 스페이서를 이용한 게이트 전극 형성방법 및 이를 이용한 자기정렬콘택 형성방법 |
| KR100753136B1 (ko) * | 2005-06-30 | 2007-08-30 | 주식회사 하이닉스반도체 | 듀얼 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조방법 |
-
2008
- 2008-01-02 KR KR1020080000379A patent/KR100955678B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990066542A (ko) * | 1998-01-30 | 1999-08-16 | 윤종용 | 스페이서를 이용한 게이트 전극 형성방법 및 이를 이용한 자기정렬콘택 형성방법 |
| KR100753136B1 (ko) * | 2005-06-30 | 2007-08-30 | 주식회사 하이닉스반도체 | 듀얼 폴리실리콘게이트를 구비한 반도체소자 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090074559A (ko) | 2009-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100459724B1 (ko) | 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법 | |
| KR100431656B1 (ko) | 반도체 장치의 제조 방법 | |
| US20110165756A1 (en) | Method for manufacturing semiconductor device | |
| KR100378200B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| CN114093870B (zh) | 半导体结构及其制作方法 | |
| US8216938B2 (en) | Method for forming semiconductor device | |
| KR20120074850A (ko) | 반도체 소자의 제조 방법 | |
| KR100207462B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR100505450B1 (ko) | 다마신 공정을 이용한 반도체소자 제조 방법 | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| US20080160759A1 (en) | Method for fabricating landing plug contact in semiconductor device | |
| KR100652793B1 (ko) | 반도체 소자 제조 방법 | |
| KR100889313B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100955678B1 (ko) | 반도체소자의 워드라인 형성방법 | |
| KR100507862B1 (ko) | 반도체소자 제조 방법 | |
| KR100832018B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100348315B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100853477B1 (ko) | 반도체 소자 제조방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR20090008607A (ko) | 콘택 형성 방법 | |
| KR100672763B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR100755059B1 (ko) | 반도체 소자의 랜딩 플러그 형성방법 | |
| KR100897249B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR20070002235A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JP2005086150A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |