CN117832195A - 半导体结构及其制作方法 - Google Patents
半导体结构及其制作方法 Download PDFInfo
- Publication number
- CN117832195A CN117832195A CN202211176956.8A CN202211176956A CN117832195A CN 117832195 A CN117832195 A CN 117832195A CN 202211176956 A CN202211176956 A CN 202211176956A CN 117832195 A CN117832195 A CN 117832195A
- Authority
- CN
- China
- Prior art keywords
- layer
- bit line
- forming
- sub
- landing pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 230000007704 transition Effects 0.000 claims abstract description 79
- 230000004888 barrier function Effects 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 63
- 239000003990 capacitor Substances 0.000 claims description 53
- 239000000463 material Substances 0.000 claims description 42
- 125000006850 spacer group Chemical group 0.000 claims description 38
- 238000002955 isolation Methods 0.000 claims description 33
- 230000008569 process Effects 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 13
- 230000000903 blocking effect Effects 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 3
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 304
- 238000011109 contamination Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- -1 phosphorus ions Chemical class 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910021645 metal ion Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910001439 antimony ion Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
本公开实施例涉及半导体领域，提供一种半导体结构及其制作方法，其中，半导体结构包括：衬底；位线结构，位线结构位于衬底上且间隔排布；电容接触结构，位于相邻位线结构之间，电容接触结构包括：接触插塞，着陆垫以及位于着陆垫与接触插塞之间的阻挡层，接触插塞的顶面低于位线结构的顶面；其中，接触插塞顶部包含过渡层，阻挡层还位于过渡层和位线结构之间。可以提高半导体结构的可靠性。
Description
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或通过位线将数据信息写入到电容器中进行存储。
目前，在形成动态随机存储器的过程中，部分工艺步骤会影响形成的电容接触结构的可靠性。
发明内容
本公开实施例提供一种半导体结构及其制作方法，至少可以提高半导体结构的可靠性。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：衬底；位线结构，所述位线结构位于所述衬底上且间隔排布；电容接触结构，位于相邻所述位线结构之间，所述电容接触结构包括：接触插塞，着陆垫以及位于所述着陆垫与所述接触插塞之间的阻挡层，所述接触插塞的顶面低于所述位线结构的顶面；其中，所述接触插塞顶部包含过渡层，所述阻挡层还位于所述过渡层和所述位线结构之间。
在一些实施例中，所述阻挡层包括：第一子阻挡层，所述第一子阻挡层覆盖所述过渡层朝向所述位线结构的侧壁；第二子阻挡层，所述第二子阻挡层覆盖所述过渡层的顶面。
在一些实施例中，所述第一子阻挡层的厚度为0.2～2nm。
在一些实施例中，所述第一子阻挡层与所述第二子阻挡层的材料相同，包括：氮化钛或氮化钽。
在一些实施例中，所述接触插塞的材料包括硅，所述过渡层的材料包括：硅化钴、硅化镍或硅化钛。
在一些实施例中，所述着陆垫的材料包括：钨、铝或铜。
在一些实施例中，所述位线结构包括位线主体及侧壁隔离层，所述侧壁隔离层位于所述位线主体朝向所述电容接触结构的侧壁，所述阻挡层还位于所述着陆垫与所述侧壁隔离层之间，所述侧壁隔离层为多层复合结构。
在一些实施例中，所述侧壁隔离层由所述位线主体朝向所述电容接触结构依次包括：第一绝缘层、空气间隙层及第二绝缘层。
在一些实施例中，所述第一子阻挡层和所述第二子阻挡层还位于所述着陆垫朝向所述位线结构的侧壁。
在一些实施例中，所述着陆垫还覆盖与所述电容接触结构相邻的两个所述位线结构中的一者的部分顶面。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制作方法，包括：提供衬底；形成位线结构，所述位线结构位于所述衬底上，且多个所述位线结构间隔排布；形成电容接触结构，所述电容接触结构包括：接触插塞，着陆垫以及位于所述着陆垫与所述接触插塞之间的阻挡层，所述接触插塞的顶面低于所述位线结构的顶面，其中，所述接触插塞顶部包含过渡层，所述阻挡层还位于所述过渡层和所述位线结构之间。
在一些实施例中，形成所述阻挡层的方法包括：形成第一子阻挡层，所述第一子阻挡层覆盖所述过渡层朝向所述位线结构的侧壁；形成第二子阻挡层，所述第二子阻挡层覆盖所述过渡层的顶面。
在一些实施例中，形成所述第一子阻挡层的方法包括：形成第一初始阻挡层，所述第一初始阻挡层覆盖所述位线结构的侧壁及所述位线结构的顶面；刻蚀所述第一初始阻挡层，剩余所述第一初始阻挡层覆盖所述位线结构的侧壁，剩余所述第一初始阻挡层作为所述第一子阻挡层。
在一些实施例中，形成所述过渡层的方法包括：形成金属导电层，所述金属导电层位于所述接触插塞的顶面；采用退火工艺使所述金属导电层与所述接触插塞反应形成过渡层；去除所述金属导电层。
在一些实施例中，形成所述着陆垫的方法包括：形成初始着陆垫，所述初始着陆垫覆盖所述位线结构的顶面，所述初始着陆垫还覆盖所述阻挡层的侧壁；刻蚀所述初始着陆垫，以使剩余所述初始着陆垫覆盖与所述电容接触结构相邻的两个所述位线结构中的一者的部分顶面，剩余所述初始着陆垫作为所述着陆垫。
在一些实施例中，形成所述位线结构的方法包括：形成位线主体，所述位线主体位于所述衬底上且间隔排布；形成初始侧壁隔离层，所述初始侧壁隔离层位于所述位线主体朝向所述电容接触结构的侧壁；刻蚀部分所述初始侧壁隔离层，以暴露所述衬底的顶面，剩余所述初始侧壁隔离层作为侧壁隔离层，所述侧壁隔离层与所述位线主体构成所述位线结构。
在一些实施例中，形成所述初始侧壁隔离层的方法包括：形成第一绝缘层，所述第一绝缘层位于所述位线主体朝向所述电容接触结构的侧壁；形成介质层，所述介质层位于所述第一绝缘层朝向所述电容接触结构的侧壁；形成第二绝缘层，所述第二绝缘层位于所述介质层朝向所述电容接触结构的侧壁。
本公开实施例提供的技术方案至少具有以下优点：通过设置电容接触结构位于相邻的位线结构之间，且电容接触结构包括：接触插塞，着陆垫以及位于着陆垫与接触插塞之间的阻挡层，且阻挡层还位于过渡层和位线结构之间，通过阻挡层将过渡层进行保护，从而可以避免后续的工艺步骤对过渡层造成影响，从而可以提高半导体结构的可靠性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种半导体结构的结构示意图；
图2至图8为本公开一实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前在形成电容接触结构的时候会通常会先形成初始接触插塞，然后通过回刻蚀的方式形成接触插塞，然而在回刻蚀的过程中会导致位线结构的侧壁隔离层减薄，后续的工艺步骤中可能会生成污染杂质，且污染杂质透过这部分减薄的侧壁隔离层与过渡层发生反应，导致过渡层的材料被污染，降低了半导体结构的可靠性。
本公开实施提供一种半导体结构，通过设置电容接触结构位于相邻的位线结构之间，且电容接触结构包括：接触插塞，着陆垫以及位于着陆垫与接触插塞之间的阻挡层，且阻挡层还位于过渡层和位线结构之间，通过阻挡层将过渡层进行保护，从而可以避免后续的工艺步骤对过渡层造成影响，从而可以提高半导体结构的可靠性。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
参考图1，图1为本公开实施例提供的一种半导体结构，包括：衬底100；位线结构110，位线结构110位于衬底100上且间隔排布；电容接触结构120，位于相邻位线结构110之间，电容接触结构120包括：接触插塞121，着陆垫122以及位于着陆垫122与接触插塞121之间的阻挡层123，接触插塞121的顶面低于位线结构110的顶面；其中，接触插塞121顶部包含过渡层124，阻挡层123还位于过渡层124和位线结构110之间。
本公开实施例通过设置位于衬底100上的位线结构110读取存储单元中的数据信息，或者通过位线结构110将数据信息写入到存储单元内进行存储，通过设置电容接触结构120可以将电容的信号引出，或者便于向电容中存储信号，通过接触插塞121与衬底100进行电连接，通过设置着陆垫122可以将接触插塞121的电信号引出，通过设置过渡层124可以避免出现因为着陆垫122与接触插塞121之间差异过大导致的异常，通过设置位于过渡层124和位线结构110之间的阻挡层123可以将过渡层124保护起来，从而可以避免过渡层124受到其他工艺步骤的影响，从而可以提高半导体结构的可靠性。
在一些实施例中，在一些实施例中，衬底100为半导体材料，半导体材料包括但不限于硅衬底、锗衬底、锗硅衬底或碳化硅衬底的任一种。衬底100还可以是离子掺杂衬底，掺杂离子为N型离子或者P型离子，N型离子具体可以为磷离子、砷离子或者锑离子，P型离子具体可以为硼离子、铟离子或者氟化硼离子。
在一些实施例中，位线结构110包括位线主体111及侧壁隔离层112，侧壁隔离层112位于位线主体111朝向电容接触结构120的侧壁，阻挡层123还位于着陆垫122与侧壁隔离层112之间，侧壁隔离层112为多层复合结构。
可以理解的是，位线主体111也就是位线结构110中用于读取存储单元中的数据信息，或者通过位线结构110将数据信息写入到存储单元内进行存储的部分，侧壁隔离层112也就是将位线结构110与其他不需要进行电连接的结构进行隔离的部分，通过侧壁隔离层112可以提高半导体结构的可靠性，通过设置阻挡层123位于着陆垫122与侧壁隔离层112之间可以在形成侧壁隔离层112的工艺步骤中或者形成侧壁隔离层112之后的工艺步骤中，避免着陆垫122通过与侧壁隔离层112正对的侧壁导致着陆垫122被污染，从而可以提高半导体结构的可靠性。
在一些实施例中，位线主体111可以包括位线导电层130及位线保护层140，位线保护层140可以位于位线导电层130的顶面，位线导电层130也就是位线主体111中用于导电的部分，位线保护层140也就是用于保护位线主体111的部分，通过位线导电层130可以用于读取存储单元中的数据信息，或者通过位线导电层130将数据信息写入到存储单元内进行存储，通过位线保护层140可以在后续的工艺步骤中保护位线导电层130不受影响，且可以通过位线保护层140将位线导电层130与外界进行隔离，从而当位线结构110受到外界应力作用时可以通过位线保护层140吸收一部分的应力作用从而可以减少位线导电层130上受到的应力作用。
在一些实施例中，位线导电层130可以为多层膜层结构的堆叠，或者也可以为单层膜层。
在一些实施例中，位线导电层130的材料可以包括钨、钴或者镍等金属材料，也可以包括一些常用的金属半导体化合物材料，例如硅化钴、硅化镍或硅化钛等等。
在一些实施例中，位线保护层140也可以是多层膜层结构的堆叠，或者也可以是单层膜层。
在一些实施例中，位线保护层140的材料可以包括氮化硅或者氧化硅等绝缘材料。
在一些实施例中，侧壁隔离层112由位线主体111朝向电容接触结构120依次包括：第一绝缘层150、空气间隙层160及第二绝缘层170。可以理解的是，由于位线结构110与电容接触结构120都为导电结构，因此在位线结构110与电容接触结构120之间会形成有寄生电容，通过设置侧壁隔离层112的结构依次包括第一绝缘层150、空气间隙层160及第二绝缘层170可以减少位线结构110与电容接触结构120之间的寄生电容，且空气间隙的体积越大、形貌越完整，就越能降低位线结构110与电容接触结构120之间的寄生电容。
在一些实施例中，第一绝缘层150的材料可以与第二绝缘层170的材料相同，例如都可以是氮化硅材料。
在一些实施例中，如图1所示，在垂直于衬底100表面的方向上第二绝缘层170的厚度分布为位于上面部分的第二绝缘层170的厚度比位于下面部分的第二绝缘层170的厚度薄，然而这部分较薄的第二绝缘层170也就是后续工艺步骤中污染杂质容易渗透的部分，因此通过形成第一子阻挡层180覆盖第二绝缘层170这部分较薄的侧壁可以避免污染杂质透过第二绝缘层170污染电容接触结构120，从而可以提高半导体结构的可靠性。
在一些实施例中，接触插塞121的材料可以包括硅，过渡层124的材料可以包括：硅化钴、硅化镍或硅化钛等，通过控制接触插塞121的材料为硅可以减少接触插塞121与衬底100之间的界面态，从而可以提高半导体结构可靠性，通过控制过渡层124的材料为金属半导体化合物可以减少过渡层124与接触插塞121之间的接触电阻，可以提高半导体结构的性能。
在一些实施例中，着陆垫122的材料包括：钨、铝或铜，可以理解的是，钨、铝或铜的导电性能较好，通过设置着陆垫122的材料为铝或铜可以提高着陆垫122的导电性能，且还可以降低电信号的传导时间，提高半导体结构的响应速度。
在另一些实施例中，着陆垫122还可以是其他金属材料，在又一些实施例中，着陆垫122也可以是其他可以导电的材料。
在一些实施例中，着陆垫122还覆盖与电容接触结构120相邻的两个位线结构110中的一者的部分顶面。以图示为例，图示中，着陆垫122位于电容接触结构120右侧的位线结构110的部分顶面，通过设置着陆垫122覆盖与电容接触结构120相邻的两个位线结构110中的一者的部分顶面可以将接触插塞121的4F2排布改为6F2排布，从而可以增加半导体结构的排布密度，提高半导体结构的集成度。
需要说明的是上述的4F2排布及6F2排布中的F表示在给定工艺条件下可获得的最小图案尺寸。
在一些实施例中，阻挡层123包括：第一子阻挡层180，第一子阻挡层180覆盖过渡层124朝向位线结构110的侧壁；第二子阻挡层190，第二子阻挡层190覆盖过渡层124的顶面，第一子阻挡层180用于将过渡层124朝向位线结构110的侧壁保护起来，从而可以在形成侧壁隔离层112的工艺步骤中或者形成侧壁隔离层112之后的工艺步骤中，避免着陆垫122通过与侧壁隔离层112正对的侧壁导致着陆垫122被污染，从而可以提高半导体结构的可靠性；第二子阻挡层190可以用于将过渡层124与着陆垫122进行隔离，可以避免着陆垫122的金属材料的金属离子进入过渡层124中，可以保证器件结构的电学性能和可靠性。
在一些实施例中，第一子阻挡层180还覆盖高于过渡层124的侧壁隔离层112的侧壁，通过覆盖高于过渡层124的侧壁隔离层112的侧壁可以避免污染杂质通过第二绝缘层170进入电容接触结构120，可以避免电容接触结构120被污染，从而可以提高半导体结构的可靠性。
在一些实施例中，第一子阻挡层180的厚度为0.2～2nm，通过设置第一子阻挡层180的厚度为0.2～2nm可以在保证第一子阻挡层180具有较好的保护效果的同时减少第一子阻挡层180所需占用的空间，当第一子阻挡层180的厚度小于0.2nm时，第一子阻挡层180保护过渡层124的能力并不强，当第一子阻挡层180的厚度大于2nm时，第一子阻挡层180的厚度太厚，会占用后续形成过渡层124的空间，可能影响过渡层124的性能。
在另一些实施例中，第一子阻挡层180的厚度还可以是其他厚度，可以根据实际半导体结构的具体尺寸进行调整。
在一些实施例中，将第二绝缘层170分为两个部分，第一部分是与接触插塞121接触的部分，第二部分是位于第一部分顶面的部分，可以理解的是，第二部分的厚度小于第一部分的厚度，第二部分的厚度与第一子阻挡层180的厚度之和可以等于第一部分的厚度，通过设置第二部分的厚度与第一子阻挡层180的厚度之和等于第一部分的厚度，可以减少第一子阻挡层180所占用的空间，也就是说，不改变原有半导体结构的形貌的基础上通过形成有第一子阻挡层180提高半导体结构的可靠性。
需要说明的是，上述中的厚度相等可以指厚度完全相等，也可以指第二部分的厚度与第一子阻挡层180的厚度之和与第一部分的厚度之间的厚度差异在一个预设范围内，在这个范围内的也可以视为第二部分的厚度与第一子阻挡层180的厚度之和等于第一部分的厚度。
在一些实施例中，第一子阻挡层180与第二子阻挡层190的材料相同，包括：氮化钛或氮化钽。通过设置第一子阻挡层180与第二子阻挡层190的材料相同可以改善第一子阻挡层180与第二子阻挡层190之间连接的界面态，从而可以提高第一子阻挡层180和第二子阻挡层190之间连接的紧密型，从而可以提高半导体结构的可靠性。
在另一些实施例中，第一子阻挡层180和第二子阻挡层190的材料也可以不同，例如，第一子阻挡层180的材料为氮化钛，第二子阻挡层190的材料为氮化钽、氮化钨等。
在另一些实施例中，第一子阻挡层180和第二子阻挡层190的材料还可以是其他材料，第一子阻挡层180的材料仅需要满足第一子阻挡层180用于保护过渡层124的目的即可，第二子阻挡层190的材料需满足具有一定的导电性能，且可以避免着陆垫122的金属离子扩散至接触插塞121中即可。
在一些实施例中，第一子阻挡层180和第二子阻挡层190还位于着陆垫122朝向位线结构110的侧壁；换句话说，第一子阻挡层180不仅覆盖过渡层124朝向位线结构110的侧壁，还覆盖部分着陆垫122朝向位线结构110的侧壁，第二子阻挡层190还覆盖第一子阻挡层180的侧壁，通过设置第一子阻挡层180覆盖着陆垫122朝向位线结构110的侧壁可以降低后续工艺步骤对位线结构110的影响，从而可以提高半导体结构的可靠性。
在一些实施例中，第一子阻挡层180覆盖部分着陆垫122朝向位线结构110的侧壁，第二子阻挡层190还可以覆盖第一子阻挡层180的侧壁，从而刻蚀增加着陆垫122与空气间隙层160之间的间距，从而可以提高半导体结构的可靠性。
本公开实施例通过设置位于衬底100上的位线结构110读取存储单元中的数据信息，或者通过位线结构110将数据信息写入到存储单元内进行存储，通过设置电容接触结构120可以将电容的信号引出，以便向电容中存储信号，通过接触插塞121与衬底100进行电连接，通过设置着陆垫122可以将接触插塞121的电信号引出，通过设置过渡层124可以避免出现因为着陆垫122与接触插塞121之间差异过大导致的异常，通过设置位于过渡层124和位线结构110之间的阻挡层123可以将过渡层124保护起来，从而可以避免过渡层124受到其他工艺步骤的影响，从而可以提高半导体结构的可靠性。
本公开另一实施例还提供一种半导体结构的制作方法，可以用于形成上述半导体结构，以下将结合附图对本公开另一实施例提供的半导体结构的制作方法进行说明，需要说明的是前述实施例相同或相应的部分，可参考前述实施例的相应说明，以下将不做赘述。
参考图2至图8及图1，其中图2至图8及图1为本公开实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。
本公开实施例提供的半导体结构的制作方法包括：提供衬底100；形成位线结构110，位线结构110位于衬底100上，且多个位线结构110间隔排布；形成电容接触结构120，电容接触结构120包括：接触插塞121，着陆垫122以及位于着陆垫122与接触插塞121之间的阻挡层123，接触插塞121的顶面低于位线结构110的顶面，其中，接触插塞121顶部包含过渡层124，阻挡层123还位于过渡层124和位线结构110之间。
本公开实施例通过形成位线结构110可以通过位线结构110向后续工艺步骤中形成的存储单元中写入数据信息，或者通过位线结构110读取存储单元中存储的数据信息，通过形成电容接触结构120可以用于连接后续形成的电容结构及衬底100，通过形成位于着陆垫122与接触插塞121之间的阻挡层123可以避免接触插塞121中的材料粒子扩散至着陆垫122中，避免着陆垫122的材料被污染，通过形成位于过渡层124和位线结构110之间的阻挡层123可以避免后续的工艺步骤对过渡层124造成污染，从而可以将过渡层124进行保护，可以提高半导体结构的可靠性。
在一些实施例中，形成位线结构110的方法包括：形成位线主体111，位线主体111位于衬底100上且间隔排布；形成初始侧壁隔离层113，初始侧壁隔离层113位于位线主体111朝向电容接触结构120的侧壁；刻蚀部分初始侧壁隔离层113，以暴露衬底100的顶面，剩余初始侧壁隔离层113作为侧壁隔离层112，侧壁隔离层112与位线主体111构成位线结构110。通过形成位线主体111可以用于读取存储单元中的数据信息，或者通过位线结构110将数据信息写入到存储单元内进行存储的部分，通过形成初始侧壁隔离层113为后续形成侧壁隔离层112提供工艺基础，通过刻蚀初始侧壁隔离层113以形成暴露衬底100顶面的侧壁隔离层112从而可以形成具有空气间隙的侧壁隔离层112，从而可以提高侧壁隔离层112的性能，可以减少位线结构110与电容接触结构120之间的寄生电容。
参考图2，在一些实施例中，形成初始侧壁隔离层113的方法可以包括：形成第一绝缘层150，第一绝缘层150位于位线主体111朝向电容接触结构120的侧壁；形成介质层161，介质层161位于第一绝缘层150朝向电容接触结构120的侧壁；形成第二绝缘层170，第二绝缘层170位于介质层161朝向电容接触结构120的侧壁。通过形成的介质层161可以为后续形成的具有空气间隙的侧壁隔离层提供工艺基础，后续可以通过直接刻蚀介质层161的方式形成空气间隙，从而可以降低半导体结构形成方法的工艺难度。
在一些实施例中，第一绝缘层150的材料可以是氮化硅，介质层161的材料可以是氧化硅，第二绝缘层162的材料可以是氮化硅，也就是初始侧壁隔离层113的结构为NON(氮化物-氧化物-氮化物)结构，通过形成NON结构可以提高初始侧壁隔离层113的绝缘性能，且氮化硅的材料材质较硬，通过形成NON结构可以改善初始侧壁隔离层113的形貌。
在一些实施例中，形成初始侧壁隔离层113的方法可以是，通过依次沉积的方式，以分别形成第一绝缘层150、介质层161及第二绝缘层170；在另一些实施例中，形成初始侧壁隔离层113的方法还可以是形成初始绝缘层，初始绝缘层占用需要形成的第一绝缘层150、介质层161及第二绝缘层170的空间，通过刻蚀初始绝缘层的方式形成第一绝缘层150及第二绝缘层170，再通过沉积的方式在第一绝缘层150及第二绝缘层170之间形成介质层161。
在一些实施例中，形成的第一绝缘层150、介质层161及第二绝缘层170的厚度可以是相等，通过控制第一绝缘层150、介质层161及第二绝缘层170的厚度相等，可以在通过沉积的方式形成第一绝缘层150、介质层161及第二绝缘层170的过程中，不需要调整沉积的数量及喷涂相应材料的速率，从而可以简化半导体结构的工艺步骤；在另一些实施例中，第一绝缘层150、介质层161及第二绝缘层170的厚度也可以不相等，例如可以控制形成的介质层161的厚度大于第一绝缘层150及第二绝缘层170的厚度，可以理解的是，介质层161的厚度越大，后续形成的空气间隙层的厚度也就越大，后续形成的侧壁隔离层112的绝缘性能也就越好，降低位线结构110与电容接触结构120之间的寄生电容的能力也就越强；第一绝缘层150、介质层161及第二绝缘层170的厚度还可以是依次增加或者依次减小等。
需要说明的是，上述提到的第一绝缘层150、介质层161及第二绝缘层170的厚度是指沿图示中位线结构110朝向电容接触结构的方向上第一绝缘层150、介质层161及第二绝缘层170的尺寸。
参考图3，形成顶面低于位线主体111顶面的接触插塞121，可以理解的是，通过回刻蚀图2所示的半导体结构的接触插塞121，在回刻蚀的过程中部分第二绝缘层170还被同时刻蚀，然而这部分被刻蚀的第二绝缘层170可能导致污染杂质通过第二绝缘层170进入电容接触结构120内，导致电容接触结构120被污染。
参考图4至图8，形成阻挡层123的方法可以包括：形成第一子阻挡层180，第一子阻挡层180覆盖过渡层124朝向位线结构110的侧壁；形成第二子阻挡层190，第二子阻挡层190覆盖过渡层124的顶面，通过形成第一子阻挡层180可以将过渡层124朝向位线结构110的侧壁保护起来，从而可以在形成侧壁隔离层112的工艺步骤中或者形成侧壁隔离层112之后的工艺步骤中，避免着陆垫122通过与侧壁隔离层112正对的侧壁导致着陆垫122被污染，从而可以提高半导体结构的可靠性，通过形成第二子阻挡层190可以将过渡层124与着陆垫122进行隔离，可以避免着陆垫122的金属材料的金属离子进入过渡层124中，可以保证器件结构的电学性能和可靠性。
具体的参考图4及图5，形成第一子阻挡层180的方法包括：形成第一初始阻挡层181，第一初始阻挡层181覆盖位线结构110的侧壁及位线结构110的顶面；刻蚀第一初始阻挡层181，剩余第一初始阻挡层181覆盖位线结构110的侧壁，剩余第一初始阻挡层181为第一子阻挡层180。
具体的，参考图4，形成第一初始子阻挡层181，第一初始子阻挡层181覆盖位线主体111的顶面、初始侧壁隔离层113的顶面及侧壁以及接触插塞121的顶面。
在一些实施例中，形成第一初始子阻挡层181的方法可以是通过化学气相沉积，以在位线主体111的顶面、初始侧壁隔离层113的顶面及侧壁以及接触插塞121的顶面形成第一初始子阻挡层181。
参考图5，刻蚀第一初始子阻挡层181以暴露位线主体111顶面、初始侧壁隔离层113的顶面及接触插塞121的顶面，剩余第一初始子阻挡层181作为第一子阻挡层180。
参考图6，形成过渡层124，在一些实施例中，形成过渡层124的方法可以包括：形成金属导电层(图中未示出)，金属导电层位于接触插塞121的顶面；采用退火工艺使金属导电层与接触插塞121反应形成过渡层124；去除金属导电层，换句话说，也就是加热使得金属导电层和接触插塞121的离子相互扩散以形成过渡层124，可以减小过渡层124与接触插塞121之间的接触电阻，从而可以提高半导体结构的电学性能。
在一些实施例中，退火工艺的工艺维度可以为400℃～1000℃。可以理解的是，当热退火工艺的工艺温度小于400℃时，金属导电层与接触插塞121反应的效果不佳，且反应速率较慢，当热退火工艺的工艺温度大于1000℃时，形成的过渡层124不稳定，导致部分过渡层124还原成半导体材料，可能会影响形成的电容接触结构的可靠性。
参考图7，形成第二子阻挡层190，第二子阻挡层190覆盖位线主体111的顶面、初始侧壁隔离层113的顶面及第一子阻挡层180的顶面，第二子阻挡层还覆盖第一子阻挡层180的侧壁及过渡层124的顶面，
参考图8，刻蚀部分第二子阻挡层190，剩余第二子阻挡层190覆盖第一子阻挡层180的侧壁、过渡层124的顶面、与电容接触结构120相邻的初始侧壁隔离层113中的一者的顶面以及与该初始侧壁隔离层113接触连接的位线主体111的顶面。
继续参考图7及图8，形成着陆垫122的方法包括：形成初始着陆垫200，初始着陆垫200覆盖位线结构110的顶面，初始着陆垫200还覆盖阻挡层123的侧壁；刻蚀初始着陆垫200，以使剩余初始着陆垫200覆盖与电容接触结构120相邻的两个位线结构110中的一者的部分顶面，剩余初始着陆垫200作为着陆垫122。通过在图6所示的半导体结构的表面整面沉积的方式形成初始着陆垫200，从而可以确保初始着陆垫200可以填充满过渡层124以及第一子阻挡层180围成的空间，从而可以提高后续形成的着陆垫122的可靠性，通过刻蚀初始着陆垫200的方式以形成间隔排布的着陆垫122，避免相邻的着陆垫122之间电连接，从而可以提高半导体结构的可靠性。
参考图1，形成着陆垫122之后，刻蚀介质层161以形成空气间隙层160，通过形成空气间隙层160可以提高侧壁隔离层112的绝缘性能，且可以减少位线结构110与电容接触结构120之间的寄生电容。
本公开实施例通过形成位线结构110可以通过位线结构110向后续工艺步骤中形成的存储单元中写入数据信息，或者通过位线结构110读取存储单元中存储的数据信息，通过形成电容接触结构120可以用于连接后续形成的电容结构及衬底100，通过形成位于着陆垫122与接触插塞121之间的阻挡层123可以避免接触插塞121中的材料粒子扩散至着陆垫122中，避免着陆垫122的材料被污染，通过形成位于过渡层124和位线结构110之间的阻挡层123可以避免后续的工艺步骤对过渡层124造成污染，从而可以将过渡层124进行保护，可以提高半导体结构的可靠性。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。
Claims (17)
1.一种半导体结构，其特征在于，包括：
衬底；
位线结构，所述位线结构位于所述衬底上且间隔排布；
电容接触结构，位于相邻所述位线结构之间，所述电容接触结构包括：接触插塞，着陆垫以及位于所述着陆垫与所述接触插塞之间的阻挡层，所述接触插塞的顶面低于所述位线结构的顶面；
其中，所述接触插塞顶部包含过渡层，所述阻挡层还位于所述过渡层和所述位线结构之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述阻挡层包括：
第一子阻挡层，所述第一子阻挡层覆盖所述过渡层朝向所述位线结构的侧壁；
第二子阻挡层，所述第二子阻挡层覆盖所述过渡层的顶面。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一子阻挡层的厚度为0.2～2nm。
4.根据权利要求2所述的半导体结构，其特征在于，所述第一子阻挡层与所述第二子阻挡层的材料相同，包括：氮化钛或氮化钽。
5.根据权利要求1所述的半导体结构，其特征在于，所述接触插塞的材料包括硅，所述过渡层的材料包括：硅化钴、硅化镍或硅化钛。
6.根据权利要求1所述的半导体结构，其特征在于，所述着陆垫的材料包括：钨、铝或铜。
7.根据权利要求2所述的半导体结构，其特征在于，所述位线结构包括位线主体及侧壁隔离层，所述侧壁隔离层位于所述位线主体朝向所述电容接触结构的侧壁，所述阻挡层还位于所述着陆垫与所述侧壁隔离层之间，所述侧壁隔离层为多层复合结构。
8.根据权利要求7所述的半导体结构，其特征在于，所述侧壁隔离层由所述位线主体朝向所述电容接触结构依次包括：第一绝缘层、空气间隙层及第二绝缘层。
9.根据权利要求7所述的半导体结构，其特征在于，所述第一子阻挡层和所述第二子阻挡层还位于所述着陆垫朝向所述位线结构的侧壁。
10.根据权利要求1所述的半导体结构，其特征在于，所述着陆垫还覆盖与所述电容接触结构相邻的两个所述位线结构中的一者的部分顶面。
11.一种半导体结构的制作方法，其特征在于，包括：
提供衬底；
形成位线结构，所述位线结构位于所述衬底上，且多个所述位线结构间隔排布；
形成电容接触结构，所述电容接触结构包括：接触插塞，着陆垫以及位于所述着陆垫与所述接触插塞之间的阻挡层，所述接触插塞的顶面低于所述位线结构的顶面，其中，所述接触插塞顶部包含过渡层，所述阻挡层还位于所述过渡层和所述位线结构之间。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述阻挡层的方法包括：
形成第一子阻挡层，所述第一子阻挡层覆盖所述过渡层朝向所述位线结构的侧壁；
形成第二子阻挡层，所述第二子阻挡层覆盖所述过渡层的顶面。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，形成所述第一子阻挡层的方法包括：
形成第一初始阻挡层，所述第一初始阻挡层覆盖所述位线结构的侧壁及所述位线结构的顶面；
刻蚀所述第一初始阻挡层，剩余所述第一初始阻挡层覆盖所述位线结构的侧壁，剩余所述第一初始阻挡层作为所述第一子阻挡层。
14.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述过渡层的方法包括：
形成金属导电层，所述金属导电层位于所述接触插塞的顶面；
采用退火工艺使所述金属导电层与所述接触插塞反应形成过渡层；
去除所述金属导电层。
15.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述着陆垫的方法包括：
形成初始着陆垫，所述初始着陆垫覆盖所述位线结构的顶面，所述初始着陆垫还覆盖所述阻挡层的侧壁；
刻蚀所述初始着陆垫，以使剩余所述初始着陆垫覆盖与所述电容接触结构相邻的两个所述位线结构中的一者的部分顶面，剩余所述初始着陆垫作为所述着陆垫。
16.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述位线结构的方法包括：
形成位线主体，所述位线主体位于所述衬底上且间隔排布；
形成初始侧壁隔离层，所述初始侧壁隔离层位于所述位线主体朝向所述电容接触结构的侧壁；
刻蚀部分所述初始侧壁隔离层，以暴露所述衬底的顶面，剩余所述初始侧壁隔离层作为侧壁隔离层，所述侧壁隔离层与所述位线主体构成所述位线结构。
17.根据权利要求16所述的半导体结构的制作方法，其特征在于，形成所述初始侧壁隔离层的方法包括：
形成第一绝缘层，所述第一绝缘层位于所述位线主体朝向所述电容接触结构的侧壁；
形成介质层，所述介质层位于所述第一绝缘层朝向所述电容接触结构的侧壁；
形成第二绝缘层，所述第二绝缘层位于所述介质层朝向所述电容接触结构的侧壁。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211176956.8A CN117832195A (zh) | 2022-09-26 | 2022-09-26 | 半导体结构及其制作方法 |
| PCT/CN2022/133246 WO2024065989A1 (zh) | 2022-09-26 | 2022-11-21 | 半导体结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211176956.8A CN117832195A (zh) | 2022-09-26 | 2022-09-26 | 半导体结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117832195A true CN117832195A (zh) | 2024-04-05 |
Family
ID=90475742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211176956.8A Pending CN117832195A (zh) | 2022-09-26 | 2022-09-26 | 半导体结构及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117832195A (zh) |
| WO (1) | WO2024065989A1 (zh) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112490180A (zh) * | 2019-09-12 | 2021-03-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN114093870B (zh) * | 2020-08-25 | 2023-10-13 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN115020376A (zh) * | 2022-05-31 | 2022-09-06 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
-
2022
- 2022-09-26 CN CN202211176956.8A patent/CN117832195A/zh active Pending
- 2022-11-21 WO PCT/CN2022/133246 patent/WO2024065989A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2024065989A1 (zh) | 2024-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5168073A (en) | Method for fabricating storage node capacitor having tungsten and etched tin storage node capacitor plate | |
| US20010028082A1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| US6242809B1 (en) | Integrated circuit memory devices including titanium nitride bit lines | |
| CN112071841A (zh) | 半导体结构及其形成方法 | |
| US20240008263A1 (en) | Semiconductor structure and method for manufacturing same | |
| TWI822898B (zh) | 動態隨機存取記憶體及其製造方法 | |
| CN114725106A (zh) | 半导体结构及半导体结构的制备方法、存储器 | |
| CN110391247B (zh) | 半导体元件及其制作方法 | |
| JP2023507038A (ja) | 半導体構造及びその製造方法 | |
| US6080621A (en) | Method of manufacturing dynamic random access memory | |
| CN117832195A (zh) | 半导体结构及其制作方法 | |
| CN114927523A (zh) | 半导体结构及半导体结构的制备方法 | |
| CN115101523A (zh) | 半导体结构及半导体结构的制备方法 | |
| US5867362A (en) | Storage capacitor for DRAM memory cell | |
| CN110391185B (zh) | 制作半导体元件的方法 | |
| CN115988877B (zh) | 一种半导体结构及其制作方法 | |
| WO2024098545A1 (zh) | 半导体结构的制作方法及其结构 | |
| US20240064969A1 (en) | Semiconductor structure and method for fabricating same | |
| CN110391233B (zh) | 半导体元件及其制作方法 | |
| US20220310611A1 (en) | Method of forming semiconductor device and semiconductor device | |
| CN116489992B (zh) | 半导体结构及其制备方法 | |
| US20230012447A1 (en) | Semiconductor structure and method for manufacturing semiconductor structure | |
| CN110391231B (zh) | 半导体元件及其制作方法 | |
| KR20020078432A (ko) | 반도체 메모리 장치의 제조 방법 | |
| CN115064495A (zh) | 一种半导体结构的制作方法及其结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |