CN115020376A - 半导体结构及其制作方法 - Google Patents

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Abstract

本申请提供一种半导体结构及其制作方法，半导体结构包括：衬底；位线，位于衬底中，包括导电主体和介质层，导电主体包括主体部和多个接触部，主体部沿第一方向延伸，接触部伸出在主体部的背离衬底的底部的一侧表面，且多个接触部沿第一方向间隔设置，介质层覆盖在主体部的延伸方向的左右两侧的侧壁面；晶体管，位于接触部的背离主体部的顶表面上，晶体管的沟道的延伸方向垂直于衬底所在平面。半导体结构能够降低位线的电阻，并降低位线之间的寄生电容，提升DRAM的传输速率。

Description

半导体结构及其制作方法
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)属于易失性存储器，其由多个存储单元构成，每个存储单元主要包括一个晶体管和一个电容器，且各存储单元通过字线(Word Line，WL)和位线(Bit Line，BL)彼此电性连接。
为了提高DRAM的集成度，现已提出将水平方向的晶体管改为垂直方向的晶体管的4F2(其中“F”表示最小特征尺寸)架构方案。此种DRAM是在衬底上形成垂直延伸的有源柱，在有源柱外侧形成环绕型栅极，并形成埋入式位线与埋入式字线。如此，可以在缩小DRAM的平面尺寸的情况下，保持晶体管的沟道长度，提高晶体管的工作效率。
然而，随着DRAM的集成度提升，晶体管的尺寸逐渐缩小，晶体管的传输速率受限，影响了DRAM的性能。
发明内容
为了解决背景技术中提到的至少一个问题，本发明提供一种半导体结构及其制作方法，半导体结构能够降低位线的电阻，并降低位线之间的寄生电容，提升DRAM的传输速率。
为了实现上述目的，本申请提供如下技术方案：
一方面，本申请提供一种半导体结构，包括：
衬底；
位线，位于衬底中，包括导电主体和介质层，导电主体包括主体部和多个接触部，主体部沿第一方向延伸，接触部伸出在主体部的背离衬底的底部的一侧表面，且多个接触部沿第一方向间隔设置，介质层覆盖在主体部的延伸方向的左右两侧的侧壁面；
晶体管，位于接触部的背离主体部的顶表面上，晶体管的沟道的延伸方向垂直于衬底所在平面。
在一种可能的实施方式中，接触部与主体部为一体成型结构。
在一种可能的实施方式中，相邻位线之间具有气隙。
在一种可能的实施方式中，介质层为绝缘层。
在一种可能的实施方式中，介质层为导体层。
在一种可能的实施方式中，介质层为复合层，复合层包括依次层叠在主体部的侧壁面上的导体层和绝缘层。
在一种可能的实施方式中，晶体管包括：
有源柱，位于接触部的顶表面，有源柱的延伸方向垂直于衬底所在平面；
栅极，围设在有源柱的至少部分周侧；
栅极绝缘层，位于有源柱的外侧壁和栅极之间。
在一种可能的实施方式中，半导体结构还包括：
字线，位于位线背离衬底的底部的一侧并沿第二方向延伸，且字线包围晶体管的周向上的至少部分区域并与栅极电连接；其中，第二方向与第一方向相互交叉。
在一种可能的实施方式中，半导体结构还包括：
接触插塞，位于晶体管的背离位线的顶表面；
电容器，位于接触插塞的背离晶体管的顶表面。
另一方面，本申请提供一种半导体结构的制作方法，包括：
提供衬底；
形成位线；位线形成在衬底中，位线包括导电主体和介质层，导电主体包括主体部和多个接触部，主体部沿第一方向延伸，接触部伸出在主体部的背离衬底的底部的一侧表面，且多个接触部沿第一方向间隔设置，介质层覆盖在主体部的延伸方向的左右两侧的侧壁面；
形成晶体管；晶体管形成在接触部的背离主体部的顶表面上，晶体管的沟道的延伸方向垂直于衬底所在平面。
在一种可能的实施方式中，形成位线包括：
形成第一沟槽，第一沟槽位于衬底中并沿第一方向延伸；
形成介质层，介质层覆盖第一沟槽的下部区域的内壁面并暴露出位于第一沟槽的底部的衬底；
形成隔离层，隔离层位于第一沟槽内；
形成第二沟槽，第二沟槽位于衬底中并沿第二方向延伸，且第二沟槽的底部与介质层的顶部平齐；其中，第二方向与第一方向交叉，位于第一沟槽和第二沟槽之间的衬底形成柱状结构；
形成金属层，金属层位于第二沟槽内；
处理金属层和衬底，以在衬底中形成位线。
在一种可能的实施方式中，形成介质层包括：
形成介质材料层，介质材料层覆盖第一沟槽的内壁面；
形成初始隔离层，初始隔离层位于第一沟槽内并覆盖介质材料层；
去除部分高度的初始隔离层；
去除暴露在初始隔离层之上的介质材料层；
去除剩余的初始隔离层；
去除剩余的介质材料层的覆盖在第一沟槽的底部的部分，以形成介质层。
在一种可能的实施方式中，去除部分高度的初始隔离层后，剩余初始隔离层的高度占据第一沟槽的深度的1/10-1/2。
在一种可能的实施方式中，形成隔离层包括：
形成与第一沟槽的底部之间具有气隙的隔离层。
在一种可能的实施方式中，处理金属层和衬底包括：
采用退火工艺处理金属层和衬底，使部分金属层的金属颗粒渗入衬底中形成金属复合层，金属复合层形成位线；
去除未渗入衬底的金属层。
在一种可能的实施方式中，形成位线之后，形成晶体管之前，还包括：
形成氧化硅层，氧化硅层覆盖第二沟槽的内壁面；
形成氮化硅层，氮化硅层位于第二沟槽内并覆盖氧化硅层。
本申请提供的半导体结构及其制作方法，半导体结构通过将位线设置为导电主体加介质层的方式，导电主体包括伸出在主体部上的接触部，通过接触部增大位线的体积，加深位线的埋入深度，降低了位线的电阻，提升了晶体管的传输速率，并且，通过在主体部的两侧形成介质层，可以增强位线的导电能力和位线之间的电隔离性能，并有利于在位线之间形成气隙，有效降低位线之间的寄生电容，从而，提升半导体结构的性能。
本申请的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单介绍，显而易见地，下面描述中的附图是本发明的一些实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中具有垂直沟道晶体管的DRAM的一个存储单元的透视图；
图2为本申请实施例提供的半导体结构的衬底的俯视透视图；
图3为本申请实施例提供的半导体结构的立体透视图；
图4为本申请实施例提供的位线的结构示意图；
图5为对应图2的半导体结构的a-a处的剖视图；
图6a为对应图2的一种半导体结构的c-c处的剖视图；
图6b为对应图2中的另一种半导体结构的c-c处的剖视图；
图7为本申请实施例提供的半导体结构的制作方法的步骤流程图；
图8为本申请实施例提供的形成位线的步骤流程图；
图9为在图2的衬底中形成第一沟槽的剖视图；
图10为本申请实施例提供的形成介质层的步骤流程图；
图11为在图2的衬底中形成介质材料层的剖视图；
图12为在图2的衬底中形成初始隔离层的剖视图；
图13为在图2的衬底中去除部分高度的初始隔离层的剖视图；
图14为在图2的衬底中去除暴露在初始隔离层之上的介质材料层的剖视图；
图15为在图2的衬底中去除剩余的初始隔离层的剖视图；
图16为在图2的衬底中形成介质层的剖视图；
图17a为在图2的衬底中形成一种隔离层的剖视图；
图17b为在图2的衬底中形成另一种隔离层的剖视图；
图18为在图2的衬底中形成第二沟槽的剖视图；
图19为在图2的衬底中形成金属层的剖视图；
图20为在图2的衬底中形成位线的剖视图；
图21为在图2的衬底中形成氧化硅层和氮化硅层的剖视图。
附图标记说明：
100-半导体结构；
110-衬底；120-位线；130-字线；140-晶体管；150-电容结构；160-隔离结构；
111-第一沟槽；112-第二沟槽；113-半导体柱；114-金属层；121-导电主体；122-介质层；141-有源柱；142-栅极结构；151-接触插塞；161-隔离层；162-氧化硅层；163-氮化硅层；
1211-主体部；1212-接触部；1221-介质材料层；1411-源极；1412-漏极；1421-栅极绝缘层；1611-初始隔离层；
a-气隙；
101-晶体管；102-位线；103-字线；104-接触插塞；
1011-有源柱；1012-栅极绝缘层。
具体实施方式
随着半导体器件的集成度提高，半导体器件的衬底上集成的晶体管单元的尺寸逐渐缩小，由此逐渐提出了具有垂直沟道的4F2(F表示最小特征尺寸)架构的晶体管，相较于平面状的6F2架构的晶体管，4F2架构的晶体管单元的面积可降低30％左右。
以DRAM为例，DRAM由阵列排布的多个存储单元构成，存储单元由多组相互交错的字线(Word Line，WL)和位线(Bit Line，BL)分隔而成，每个存储单元通过字线与位线彼此电性连接，每个存储单元主要包括一个晶体管和一个电容器。
图1为现有技术中具有垂直沟道晶体管的DRAM的一个存储单元的透视图。参照图1所示，对于4F2架构的存储单元，晶体管101包括有源柱1011和栅极(图中未示出)，有源柱1011垂直于衬底(图中未示出)所在平面向上延伸，栅极环绕在有源柱1011的周侧，栅极和有源柱1011的外壁面之间设置有栅极绝缘层1012，位线102埋入在衬底中并与有源柱1011的底部连接，字线103位于有源柱1011所在的高度区间内并与栅极连接，有源柱1011的顶部形成有接触插塞104，电容器(图中未示出)形成在接触插塞104上，电容器通过接触插塞104与有源柱1011电连接。
然而，现有4F2架构的DRAM中，位线102的电阻较高，且位线102之间存在较大的寄生电容，限制了晶体管101的传输速率，影响了DRAM的性能。
有鉴于此，本申请实施例提供一种半导体结构及其制作方法，半导体结构通过将位线设置为导电主体加介质层的方式，导电主体包括伸出在主体部上的接触部，通过接触部增大位线的体积，加深位线的埋入深度，提升晶体管的传输速率，通过在主体部的两侧形成介质层，可以增强位线的导电能力和位线之间的电隔离性能，并有利于在位线之间形成空隙，有效降低位线之间的寄生电容，从而，提升半导体结构的性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本实施例提供一种半导体结构，半导体结构可以为存储器件或非存储器件。存储器件例如可以包括动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)。非存储器件可以是逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。以下均以半导体结构为DRAM为例进行说明。
图2为本申请实施例提供的半导体结构的衬底的俯视透视图；图3为本申请实施例提供的半导体结构的立体透视图；图4为本申请实施例提供的位线的结构示意图；图5为对应图2的半导体结构的a-a处的剖视图；图6a为对应图2的一种半导体结构的c-c处的剖视图；图6b为对应图2中的另一种半导体结构的c-c处的剖视图。
参照图2所示，半导体结构100包括衬底110，衬底110通常为半导体衬底，构成衬底110的材料可以包括单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(silicon-on-insulator，简称SOI)中的一种或多种，或者，构成衬底110的材料还可以为本领域技术人员已知的其他材料。
衬底110中形成有多条埋入式的位线120和字线130，各位线120相互平行，位线120沿第一方向延伸，且各位线120之间可以等间距设置，与位线120类似的，各字线130相互平行，字线130沿第二方向延伸，且各字线130之间可以等间距设置，通过位线120和字线130将衬底110分隔为多个阵列排布的区域，这些区域对应DRAM的各存储单元。其中，第一方向和第二方向相交叉，示例性的，第一方向和第二方向可以相互垂直，第一方向例如为图2中的Y方向，第二方向例如为图2中的X方向。
继续参照图2所示，晶体管140也形成在衬底110中，对于具有垂直沟道的晶体管140，晶体管140通常包括有源柱141和环绕有源柱141的栅极结构(图中未示出)。有源柱141沿垂直于衬底110的平面方向的方向延伸，即，有源柱141沿衬底110的厚度方向朝向衬底110的顶表面延伸，栅极结构围设在有源柱141的周侧。
需要说明的是，在衬底110的厚度方向上，各位线120通常位于同一水平高度，各字线130通常也位于同一水平高度，并且，位线120和字线130通常位于不同的高度区间内，位线120和字线130之间相互隔离，相邻位线120之间及相邻字线130之间也相互隔离，以通过位线120和字线130控制各存储单元的运行情况。
另外，本实施例中，有源柱141可以形成在位线120和字线130的交叠区域内，以便于位线120和字线130与晶体管140之间的连接。
参照图3所示，具体的，沿衬底110的厚度方向(图中的Z方向)，有源柱141设置在位线120上，有源柱141的底部与位线120接触，有源柱141垂直向上伸出，DRAM的电容结构150设置在有源柱141的顶部，电容结构150包括接触插塞151和电容器(图中未示出)，接触插塞151位于有源柱141的顶部与有源柱141接触，电容器通常设置在接触插塞151上，电容器通过接触插塞151与有源柱141电连接。
字线130设置在位线120的上方，且字线130位于有源柱141所在高度区域内，字线130可以对应有源柱141设置，示例性的，有源柱141可以穿过字线130，以便于字线130与有源柱141外周环绕的栅极结构142连接。
结合图2和图3所示，本实施例通过设置具有垂直沟道的晶体管140，可以减小晶体管140的平面尺寸，有效减少晶体管140在衬底110中占据的空间，进而，提高衬底110中晶体管140的密度，提升DRAM的集成度。另外，通过将栅极结构142设置为环设在周侧的结构，可以增大栅极结构142与有源柱141的沟道的重叠面积，提高晶体管140的栅控能力。
其中，有源柱141可以包括源极1411、沟道(图中未示出)和漏极1412，源极1411、沟道和漏极1412沿有源柱141的长度方向依次设置，示例性的，由有源柱141的底部至顶部依次为源极1411、沟道和漏极1412，或者，由有源柱141的底部至顶部依次为漏极1412、沟道和源极1411。以下均以由有源柱141的底部至顶部依次为源极1411、沟道和漏极1412为例，进行说明。
栅极结构142环绕在有源柱141的沟道所在部位的外周，栅极结构142包括依次层叠在有源柱141的外侧壁上的栅极绝缘层1421和栅极(图中未示出)，栅极绝缘层1421与沟道的外壁面接触，栅极位于字线130和栅极绝缘层1421之间。
也就是说，晶体管140的源极1411与位线120连接，晶体管140的漏极1412与电容结构150连接，晶体管140的栅极与字线130连接。DRAM中通常还设置有字线130驱动器(Wordline driver)，字线130与字线130驱动器连接，字线130驱动器向字线130中输入电压信号，字线130上的电压信号作用于栅极，通过栅极导通有源柱141的源极1411和漏极1412，从而，晶体管140打开，以连接位线120和电容结构150，通过位线120读取存储在电容器中的数据，或者，通过位线120将数据写入到电容器中进行存储。
在实际应用中，通过对栅极结构142的成型工艺进行设计，栅极结构142可以围设在有源柱141的部分周侧，栅极结构142为半环形结构，例如，栅极结构142包围有源柱141的沟道的外侧壁的部分区域，而有源柱141的沟道的另一部分区域的外侧壁则可以暴露在栅极结构142之外。或者，如图3中所示，栅极结构142可以形成全包围有源柱141的沟道的周侧的环状结构，形成环栅结构(Gate-All-Around，简称GAA)。与栅极结构142对应的，字线130可以半包围有源柱141的周侧，或者，如图3所示，字线130可以完全包围有源柱141的周侧，有源柱141穿过字线130的宽度方向的中间区域。
另外，为了保证栅极绝缘层1421的绝缘效果，避免发生栅极漏电流的现象，栅极绝缘层1421的延伸高度可以大于栅极的延伸高度，栅极位于栅极绝缘层1421的覆盖区域内。示例性的，栅极绝缘层1421的至少一侧可以暴露在字线130之外。
参照图4所示，本实施例中，位线120包括导电主体121，导电主体121包括主体部1211和多个接触部1212，接触部1212伸出在主体部1211的背离衬底110的底部的一侧表面，即，接触部1212伸出在主体部1211的顶表面上，接触部1212例如垂直朝向衬底110的顶表面伸出。结合图3所示，晶体管140的有源柱141设置在接触部1212上，有源柱141的底部与接触部1212的顶部接触。结合图2所示，位线120的主体部1211沿第一方向(Y方向)延伸，接触部1212沿第一方向间隔设置，即，接触部1212沿位线120的延长方向间隔设置，各接触部1212一一对应各有源柱141，各有源柱141均位于相应接触部1212的顶部，以确保各有源柱141位于同一水平高度区域内。
参照图3所示，通过将位线120的导电主体121设置为包括主体部1211和接触部1212的结构形式，接触部1212伸出在主体部1211的顶表面上，有源柱141的底部与接触部1212的顶部接触。相较于传统的位线120(例如图1中所示的位线120)，本实施例通过在主体部1211上增加接触部1212，增大了位线120的体积，并且，接触部1212间隔在主体部1211和有源柱141之间，增大了主体部1211与有源柱141之间的距离，如此，可以降低位线120的电阻。
数据写入电容器或从电容器读取数据的速度取决于位线120的电阻，位线120的电阻越低，数据传输速度越快。因此，本实施例通过设置接触部1212，增大了位线120的体积，降低了位线120的电阻，进而，提高了DRAM的存储单元的数据传输速度，提升了DRAM的性能。
参照图5所示，图中示出了图2中的半导体结构100中a-a处的剖视图，图中示出的位线120为沿其延长方向的剖视结构，可以看出，位线120形成在衬底110中，位线120包括沿其延长方向延伸的主体部1211以及主体部1211上伸出的多个接触部1212，接触部1212沿位线120的延长方向间隔设置。
在实际应用中，可以先在衬底110中形成初始的半导体柱113，之后，通过对衬底110进行处理，在衬底110中形成位线120，位线120包括位于半导体柱113下方的衬底110区域(主体部1211)和半导体柱113的底部区域(接触部1212)。然后，可以通过诸如掺杂等方式使半导体柱113形成为有源柱141，以衬底110为N型掺杂的硅衬底为例，可以通过对半导体柱113进行P型掺杂，以形成有源柱141。
参照图4所示，在位线120的导电主体121包括主体部1211和伸出在主体部1211上的接触部1212的基础上，本实施例的位线120还包括介质层122，介质层122覆盖在主体部1211的延伸方向上的左右两侧，即，介质层122覆盖在位线120的延长方向的两侧。结合图2所示，相邻位线120的主体部1211的相向侧均覆盖有介质层122，如此，在位线120之间的隔离结构160的基础上，通过隔离结构160两侧的介质层122，可以增强位线120的导电能力和位线120之间的隔离性能，降低位线120之间的寄生电容，减弱位线120之间的耦合作用，以防造成DRAM的读写时间延迟，提升DRAM的性能。
参照图6a所示，作为一种实施方式，相邻位线120之间可以具有气隙a，气隙a例如可以位于相邻位线120的主体部1211之间的区域具有气隙a，由于位线120的主体部1211的朝向相邻位线120的侧壁面覆盖有介质层122，相邻位线120的相向侧覆盖的介质层122减小了相邻位线120之间的间隙宽度，易于在形成位线120之间的隔离结构160的过程中，在相邻位线120的主体部1211之间的区域形成气隙a。
通过在位线120之间形成气隙a，在位线120的侧壁面覆盖介质层122的基础上，气隙a可以进一步增强位线120之间的隔离效果，降低位线120之间的寄生电容，减弱位线120之间的耦合作用。并且，气隙a还可以吸收衬底110中的应力，降低衬底110中的位线120、字线130、晶体管140等结构层的晶格缺陷，进而，提升DRAM的性能。
示例性的，在形成位线120之间的隔离结构160时，可以通过加快沉积隔离材料的速度，在相邻位线120的主体部1211之间形成气隙a。
参照图6b所示，作为另一种实施方式，在位线120之间可以仅靠位线120的侧壁面上的介质层122，起到良好的隔离效果时，相邻位线120之间也可以没有气隙a。此时，在形成位线120之间的隔离结构160时，可以通过降低沉积隔离材料的速度，提高隔离材料的沉积均匀性，以使隔离材料将位线120之间的空隙填充完全。
另外，覆盖在主体部1211的侧壁面上的介质层122可以为绝缘层，介质层122主要起到提高位线120之间的隔离性能，减少位线120之间不必要的寄生电容的作用。其中，介质层122可以采用介电常数较低的材料制作而成，例如，构成介质层122的材料可以为SiN、SiON或SiCN。
示例性的，介质层可以包括单层的导体层，例如，介质层122可以为SiN层或SiON层；或者，介质层122也可以为依次层叠在位线120的主体部1211的侧壁面上的多层绝缘层，相邻绝缘层的材料可以相同也可以不同，本实施例不作限制。
在另一些实施方式中，介质层122可以为导体层，通过在主体部1211的侧壁面上覆盖导体层，相当于增大了位线120的导电主体121的体积，可以增强位线120的导电性能。示例性的，介质层122可以包括单层的导体层，例如，介质层122可以为钨层、TiN层或其他金属层；或者，介质层122也可以包括依次层叠在主体部1211的侧壁面上的多层导体层，相邻导体层的材料可以相同也可以不同。
在其他实施方式中，介质层122也可以为复合层，复合层包括依次层叠在主体部1211的侧壁面上的导体层和绝缘层。可以理解的是，覆盖在主体部1211的侧壁面的最外侧的绝缘层，其主要作用还是提高位线120之间的隔离性能，减少位线120之间的寄生电容。而通过在隔离层161和主体部1211的侧壁面之间增设导体层，导体层例如为钨或铝等金属构成的金属层114，通过导体层增大了导电主体121的体积，增强了位线120的导电性能。
在上述实施例的基础上，本申请实施例还提供一种半导体结构100的制作方法(以下简称制作方法)，该制作方法用于制作上述半导体结构100。以下对该制作方法进行详细说明。
图7为本申请实施例提供的半导体结构的制作方法的步骤流程图；图8为本申请实施例提供的形成位线的步骤流程图；图9为在图2的衬底中形成第一沟槽的剖视图。
参照图7所示，该制作方法包括：
S100、提供衬底。
首先，参照图8所示，提供具有一定厚度的衬底110，衬底110可以为半导体衬底，构成衬底110的材料可以包括单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(silicon-on-insulator，简称SOI)中的一种或多种，或者，构成衬底110的材料还可以为本领域技术人员已知的其他材料。
S200、形成位线；位线形成在衬底中，位线包括导电主体和介质层，导电主体包括主体部和多个接触部，主体部沿第一方向延伸，接触部伸出在主体部的背离衬底的底部的一侧表面，且多个接触部沿第一方向间隔设置，介质层覆盖在主体部的延伸方向的左右两侧的侧壁面。
结合图3所示，形成衬底110之后，接着在衬底110中形成位线120，形成的位线120包括导电主体121和介质层122。导电主体121包括主体部1211和多个接触部1212，主体部1211沿位线120的延长方向(图2中的Y方向)延伸，接触部1212形成在主体部1211的背离衬底110的底部的顶表面上，且接触部1212沿主体部1211的延长方向间隔设置，以在各接触部1212的顶部一一对应形成各有源柱141。介质层122形成在主体部1211的延长方向的左右两侧的侧壁面上，即，相邻位线120的主体部1211的相向侧的侧壁面上均形成有介质层122。
图10为本申请实施例提供的形成介质层的步骤流程图；图11为在图2的衬底中形成介质材料层的剖视图；图12为在图2的衬底中形成初始隔离层的剖视图；图13为在图2的衬底中去除部分高度的初始隔离层的剖视图；图14为在图2的衬底中去除暴露在初始隔离层之上的介质材料层的剖视图；图15为在图2的衬底中去除剩余的初始隔离层的剖视图；图16为在图2的衬底中形成介质层的剖视图。
参照图8所示，形成位线120具体包括：
S210、形成第一沟槽，第一沟槽位于衬底中并沿第一方向延伸。
参照图9所示，形成衬底110之后，首先在衬底110中刻蚀形成第一沟槽111，第一沟槽111沿第一方向延伸，即，第一沟槽111沿位线120的延伸方向延伸。其中，第一沟槽111位于相邻位线120之间的区域，以在衬底110中没有被刻蚀、被保留的区域形成位线120的初始结构。
需要说明的是，图9中从左往右分别为图2中a-a、b-b、c-c和d-d四处的剖视图，后续的剖视图均与此类似，不再赘述。
S220、形成介质层，介质层覆盖第一沟槽的下部区域的内壁面并暴露出位于第一沟槽的底部的衬底。
参照图10所示，在衬底110中形成第一沟槽111后，接着是在第一沟槽111内形成位线120的介质层122，形成介质层122之后，再形成位线120的导电主体121。
形成的介质层122覆盖在第一沟槽111的下部区域的内壁面，且第一沟槽111的底部未覆盖介质层122，暴露出位于第一沟槽111的底部的衬底110，以使介质层122覆盖的区域对应后续形成的导电主体121的主体部1211的侧壁面。
其中，形成介质层122具体包括：
S221、形成介质材料层，介质材料层覆盖第一沟槽的内壁面。
参照图11所示，在衬底110中形成第一沟槽111后，首先是通过ALD(Atomic layerdeposition，原子层沉积)工艺、PVD(Physical Vapor Deposition，物理气相沉积)工艺或CVD(Chemical Vapor Deposition，化学气相沉积)工艺等工艺，在第一沟槽111的内壁面沉积整层的介质材料层1221。其中，由于介质材料层1221为覆盖第一沟槽111的内壁面的薄层结构，因而，可以优先选择线性覆盖率好的ALD工艺沉积介质材料层1221。
以介质层122为前述的单层的绝缘层为例，可以一次性沉积形成介质材料层1221，例如，在第一沟槽111的内壁面沉积一层SiN层形成介质材料层1221。以介质层122为前述的单层的导体层为例，同样可以一次性沉积形成介质材料层1221，例如，在第一沟槽111的内壁面沉积一层TiN层形成介质材料层。
以介质层122为前述的复合层为例，例如，介质层122包括依次层叠的多层绝缘层，可以经多次沉积依次形成各绝缘层，示例性的，先在第一沟槽111的内壁面沉积一层SiN层，再在SiN层上沉积一层SiON层，形成由SiN层和SiON层复合而成的介质材料层1221；或者，介质层122包括依次层叠的多层导体层，可以经多次沉积依次形成各导体层，示例性的，先在第一沟槽111的内壁面沉积一层钨层，再在钨层上沉积一层TiN层，形成由钨层和TiN层复合而成的介质材料层。
又或者，介质层122包括主体部1211的侧壁面上依次层叠的导体层和绝缘层，可以经多次沉积依次形成导体层和绝缘层，示例性的，先在第一沟槽111的内壁面沉积一层钨层或铝层作为导体层，再在导体层上沉积一层SiON层作为绝缘层，形成由导体层和绝缘层复合而成的介质材料层1221。
S222、形成初始隔离层，初始隔离层位于第一沟槽内并覆盖介质材料层。
参照图12所示，在第一沟槽111内形成覆盖其内壁面的介质层122之后，在第一沟槽111内形成初始隔离层1611，构成初始材料层的材料例如为SiO2，可以采用旋涂的方式，使SiO2填满第一沟槽111。
需要说明的是，形成介质材料层1221之后，在第一沟槽111内填充初始隔离层1611，是为了便于限定处后续需要保留的介质材料层1221，以便形成所需高度的介质层122。
S223、去除部分高度的初始隔离层。
参照图13所示，在第一沟槽111内填满初始隔离层1611后，对初始隔离层1611进行刻蚀，去除部分高度的初始隔离层1611，降低初始隔离层1611的高度，保留位于第一沟槽111的下部的初始隔离层1611，以便于通过剩余的初始隔离层1611限定出需要保留的介质材料层1221的高度。
其中，剩余的初始隔离层1611的高度可以占据第一沟槽111的深度的1/10-1/2，例如，剩余的初始隔离层1611的高度为第一沟槽111的深度的1/4、1/5、1/6、1/7、1/8或1/9等，如此，后续根据剩余的初始隔离层1611刻蚀介质材料层1221，以使保留的介质材料层1221的高度区域可对应后续形成的主体部1211的高度区域。
至于对初始隔离层1611进行刻蚀，可以采用湿法刻蚀，例如，湿法刻蚀的蚀刻液可以选择氢氟酸，以去除部分高度的初始隔离层1611，而对介质材料层1221没有明显影响。或者，也可以采用干法刻蚀，可以限定刻蚀选择比，以确保仅刻蚀初始隔离层1611，而不刻蚀或十分缓慢的刻蚀介质材料层1221。
S224、去除暴露在初始隔离层之上的介质材料层。
参照图14所示，去除了部分高度的初始隔离层1611之后，接着去除覆盖在第一沟槽111的内侧壁上的被暴露的介质材料层1221，例如，可以采用湿法刻蚀，用磷酸作为蚀刻液，对暴露在初始隔离层1611之上的介质材料层1221进行刻蚀，保留位于第一沟槽111下部的介质材料层1221，以使剩余的介质材料层1221与后续形成的主体部1211对应。
应说明，刻蚀介质材料层1221时，可以稍微延长刻蚀时间，过刻蚀一部分介质材料层1221，以使剩余的介质材料层1221的顶部低于初始隔离层1611的顶表面，如此，可以确保剩余的介质材料层1221完全位于后续形成的主体部1211的侧壁面的覆盖区域内，以免介质层122对衬底110中的其他结构层造成影响。
S225、去除剩余的初始隔离层。
参照图15所示，将介质材料层1221刻蚀至预定高度后，接下来是去除第一沟槽111内剩余的初始隔离层1611，以使介质材料层1221完全暴露在第一沟槽111内。其中，可以采用S223中所述的湿法刻蚀或干法刻蚀对初始隔离层1611进行刻蚀，以去除全部的初始隔离层1611，此处不再赘述。
S226、去除剩余的介质材料层的覆盖在第一沟槽的底部的部分，以形成介质层。
参照图16所示，在第一沟槽111内仅剩余介质材料层1221之后，可以采用干法刻蚀去除覆盖在第一沟槽111的底部的介质材料层1221，暴露出位于第一沟槽111的底部的衬底110，以使介质材料层1221仅覆盖第一沟槽111的下部区域的两侧的内侧壁，形成介质层122，以便于介质层122覆盖在后续形成的主体部1211的两侧的侧壁面。
其中，刻蚀位于第一沟槽111的底部的介质材料层1221时，可以稍微延长刻蚀时间，以确保覆盖在第一沟槽111的底部的介质材料层1221完全被去除。
S230、形成隔离层，隔离层位于第一沟槽内。
图17a为在图2的衬底中形成一种隔离层的剖视图；图17b为在图2的衬底中形成另一种隔离层的剖视图。参照图17a或图17b所示，在第一沟槽111内形成介质层122之后，接着在第一沟槽111内沉积形成隔离层161，隔离层161将第一沟槽111填充完全，该隔离层161即为相邻位线120之间的隔离结构160。示例性的，构成隔离层161的隔离材料例如为SiO2，可以采用CVD工艺在第一沟槽111内沉积SiO2。
此时，位线120的主体结构，即，位线120的主体部1211的初始结构及覆盖在主体部1211两侧的介质层122制作完成，可以在沉积形成隔离层161之后，将衬底110的顶表面找平，例如，可以采用CMP(Chemical Mechanical Polishing，化学机械抛光)工艺将衬底110的顶表面磨平。
参照图17a所示，作为一种实施方式，形成的隔离层161的底部与第一沟槽111的底部之间具有气隙a。如此，在介质层122的基础上，气隙a可以进一步增强相邻位线120之间的隔离效果，并且，气隙a可以吸收衬底110中的应力，减少衬底110中的结构层内的晶格缺陷，提升DRAM的性能。
其中，由于第一沟槽111的下部区域的两侧侧壁覆盖有介质层122，介质层122减小了该区域的第一沟槽111的槽宽，可以通过加快隔离材料的沉积速度，以在第一沟槽111的底部和隔离层161之间形成气隙a。
参照图17b所示，作为另一种实施方式，形成的隔离层161的底部与第一沟槽111的底部之间也可以没有气隙a，依靠第一沟槽111的下部区域的两侧侧壁上覆盖的介质层122，即可满足位线120之间的隔离需求。其中，可以通过降低隔离材料的沉积速度，提升隔离材料的沉积均匀性，以使隔离材料将第一沟槽111的底部区域填充完全。
以下均以第一沟槽111内形成的隔离层161具有气隙a，进行说明。
图18为在图2的衬底中形成第二沟槽的剖视图；图19为在图2的衬底中形成金属层的剖视图；图20为在图2的衬底中形成位线的剖视图；图21为在图2的衬底中形成氧化硅层和氮化硅层的剖视图。
S240、形成第二沟槽，第二沟槽位于衬底中并沿第二方向延伸，且第二沟槽的底部与介质层的顶部平齐；其中，第二方向与第一方向交叉，位于第一沟槽和第二沟槽之间的衬底形成柱状结构。
参照图18所示，在第一沟槽111内形成隔离层161后，在衬底110中沿第二方向(字线130的延长方向)刻蚀第二沟槽112，即，沿图2中所示的X方向刻蚀第二沟槽112。其中，通过控制刻蚀速度和刻蚀时间，使第二沟槽112的槽底与介质层122的顶部平齐。
如此，在介质层122的顶部所在的平面之上，衬底110形成了沿位线120的延长方向(第一方向)间隔设置的多个柱状结构，柱状结构位于第一沟槽111和第二沟槽112之间围成的区域内，该柱状结构即为初始的半导体柱113。位于介质层122所在厚度区域内的衬底110用于形成位线120的导电主体121的主体部1211；半导体柱113中，由其底部向上的一段高度区域，用于形成导电主体121的接触部1212，半导体柱113的其他区域可以用于形成有源柱141。
S250、形成金属层，金属层位于第二沟槽内。
参照图19所示，在衬底110中刻蚀形成第二沟槽112后，接着在第二沟槽112内沉积金属层114，例如，可以采用PVD工艺在第二沟槽112内沉积金属层114，该金属层114用于渗入到第二沟槽112周围的衬底110中，以形成最终所需的导电主体121。
示例性的，构成金属层114的金属材料可以为钨或铝。
在第二沟槽112内沉积金属材料的过程中，可能会存在金属材料的填充高度高于实际需要的高度，甚至金属材料填满第二沟槽112的情况，也会存在形成的金属层114的表面不平整，影响后续形成的导电主体121的均匀性的问题。因此，沉积完金属层114之后，可以采用蚀刻液对第二沟槽112内金属层114进行清洗，以降低金属层114的高度、提高金属层114的表面平整度，使金属层114满足导电主体121的结构及性能需求。示例性的，蚀刻液可以采用H2O2和HCl的混合溶液。
S260、处理金属层和衬底，以在衬底中形成位线。
参照图20所示，在第二沟槽112内形成金属层114之后，需要对金属层114和衬底110进行热处理，以使金属层114渗入衬底110中，形成金属硅化物，衬底110中金属硅化物所在的区域即形成位线120的导电主体121。
金属层114会从紧挨的第二沟槽112的内壁面渗入周围的衬底110中，其中，金属层114从第二沟槽112的底部区域向第二沟槽112下方的衬底110中扩散，形成导电主体121的主体部1211，且金属层114会从第二沟槽112的侧壁区域水平向半导体柱113中扩散，形成导电主体121的接触部1212。
具体的，可以采用退火工艺对金属层114和衬底110进行处理，使金属层114中的金属颗粒渗入衬底110中，形成金属复合层，即前述金属硅化物层，以在衬底110中形成位线120的导电主体121。其中，退火温度可以为300℃-800℃之间，例如，退火温度为400℃、450℃、500℃、550℃、600℃、650℃、700℃、750℃或800℃等。
热处理过程结束之后，对于未渗入衬底110中的金属颗粒，即，第二沟槽112内残留的金属层114，可以通过刻蚀工艺，去除第二沟槽112内残留的金属材料，以免残留的金属材料影响位线120之间的隔离性能。示例性的，可以采用H2O2和HCl的混合溶液作为蚀刻液刻蚀去除第二沟槽112内残留的金属材料。
参照图21所示，形成位线120之后，可以在第二沟槽112内填充隔离材料，以在第二沟槽112内形成隔离结构160，通过位线120之间的隔离层161及第二沟槽112内的隔离结构160，将各半导体柱113之间相互隔离。
其中，第二沟槽112内形成的隔离结构160可以包括氧化硅层162和氮化硅层163，可以先在第二沟槽112内沉积氧化硅层162，氧化硅层162覆盖在第二沟槽112的内壁面上，之后，在第二沟槽112内沉积氮化硅层163，氮化硅层163覆盖氧化硅层162，并将第二沟槽112填充完全。
S300、形成晶体管；晶体管形成在接触部的背离主体部的顶表面上，晶体管的沟道的延伸方向垂直于衬底所在平面。
结合图3所示，在第二沟槽112内形成隔离结构160后，接着可以在衬底110中形成晶体管140。具体的，可以先对半导体柱113进行掺杂处理，使半导体柱113形成有源柱141；之后，再在衬底110中形成环绕在有源柱141周侧的栅极结构142。
其中，以衬底110为N型掺杂的硅衬底为例，可以通过对半导体柱113进行P型掺杂，以形成有源柱141。示例性的，结合图3所示，自衬底110向上的方向上，有源柱141可以包括依次排布的源极1411、沟道和漏极1412，或者，有源柱141包括依次排布的漏极1412、沟道和源极1411。
另外，形成的环绕在有源柱141周侧的栅极结构142可以包括依次层叠在有源柱141的沟道所在部位的外壁面的栅极绝缘层1421和栅极，可以先形成栅极绝缘层1421，栅极绝缘层1421包裹在沟道的周向上的至少部分区域，再形成栅极，栅极包裹在栅极绝缘层1421外。
结合图3所示，形成晶体管140之后，还包括在衬底110中形成字线130，字线130可以沿第二方向延伸，字线130可以位于有源柱141所在的高度区间内，字线130包围晶体管140的周向上的至少部分区域，且字线130与栅极接触。
形成字线130之后，可以在衬底110的顶表面上形成接触插塞151，接触插塞151与有源柱141一一对应，接触插塞151的底表面与有源柱141的顶表面接触。之后，在接触插塞151上形成电容器，电容器通过接触插塞151与有源柱141电连接。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，本文中使用的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或成为一体；可以是直接相连，也可以通过中间媒介间接相连，可以使两个元件内部的相连或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (16)

1.一种半导体结构，其特征在于，包括：
衬底；
位线，位于所述衬底中，包括导电主体和介质层，所述导电主体包括主体部和多个接触部，所述主体部沿第一方向延伸，所述接触部伸出在所述主体部的背离所述衬底的底部的一侧表面，且多个所述接触部沿所述第一方向间隔设置，所述介质层覆盖在所述主体部的延伸方向的左右两侧的侧壁面；
晶体管，位于所述接触部的背离所述主体部的顶表面上，所述晶体管的沟道的延伸方向垂直于所述衬底所在平面。
2.根据权利要求1所述的半导体结构，其特征在于，所述接触部与所述主体部为一体成型结构。
3.根据权利要求1所述的半导体结构，其特征在于，相邻所述位线之间具有气隙。
4.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述介质层为绝缘层。
5.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述介质层为导体层。
6.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述介质层为复合层，所述复合层包括依次层叠在所述主体部的侧壁面上的导体层和绝缘层。
7.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述晶体管包括：
有源柱，位于所述接触部的顶表面，所述有源柱的延伸方向垂直于所述衬底所在平面；
栅极，围设在所述有源柱的至少部分周侧；
栅极绝缘层，位于所述有源柱的外侧壁和所述栅极之间。
8.根据权利要求7所述的半导体结构，其特征在于，还包括：
字线，位于所述位线背离所述衬底的底部的一侧并沿第二方向延伸，且所述字线包围所述晶体管的周向上的至少部分区域并与所述栅极电连接；其中，所述第二方向与所述第一方向相互交叉。
9.根据权利要求1-3任一项所述的半导体结构，其特征在于，还包括：
接触插塞，位于所述晶体管的背离所述位线的顶表面；
电容器，位于所述接触插塞的背离所述晶体管的顶表面。
10.一种半导体结构的制作方法，其特征在于，包括：
提供衬底；
形成位线；所述位线形成在所述衬底中，所述位线包括导电主体和介质层，所述导电主体包括主体部和多个接触部，所述主体部沿第一方向延伸，所述接触部伸出在所述主体部的背离所述衬底的底部的一侧表面，且多个所述接触部沿所述第一方向间隔设置，所述介质层覆盖在所述主体部的延伸方向的左右两侧的侧壁面；
形成晶体管；所述晶体管形成在所述接触部的背离所述主体部的顶表面上，所述晶体管的沟道的延伸方向垂直于所述衬底所在平面。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，形成所述位线包括：
形成第一沟槽，所述第一沟槽位于所述衬底中并沿所述第一方向延伸；
形成介质层，所述介质层覆盖所述第一沟槽的下部区域的内壁面并暴露出位于所述第一沟槽的底部的衬底；
形成隔离层，所述隔离层位于所述第一沟槽内；
形成第二沟槽，所述第二沟槽位于所述衬底中并沿第二方向延伸，且所述第二沟槽的底部与所述介质层的顶部平齐；其中，所述第二方向与所述第一方向交叉，位于所述第一沟槽和所述第二沟槽之间的衬底形成柱状结构；
形成金属层，所述金属层位于所述第二沟槽内；
处理所述金属层和所述衬底，以在所述衬底中形成位线。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述介质层包括：
形成介质材料层，所述介质材料层覆盖所述第一沟槽的内壁面；
形成初始隔离层，所述初始隔离层位于所述第一沟槽内并覆盖所述介质材料层；
去除部分高度的所述初始隔离层；
去除暴露在所述初始隔离层之上的所述介质材料层；
去除剩余的所述初始隔离层；
去除剩余的所述介质材料层的覆盖在所述第一沟槽的底部的部分，以形成所述介质层。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，去除部分高度的所述初始隔离层后，剩余所述初始隔离层的高度占据所述第一沟槽的深度的1/10-1/2。
14.根据权利要求11-13任一项所述的半导体结构的制作方法，其特征在于，形成所述隔离层包括：
形成与所述第一沟槽的底部之间具有气隙的隔离层。
15.根据权利要求11-13任一项所述的半导体结构的制作方法，其特征在于，处理所述金属层和所述衬底包括：
采用退火工艺处理所述金属层和所述衬底，使部分所述金属层的金属颗粒渗入所述衬底中形成金属复合层，所述金属复合层形成所述位线；
去除未渗入所述衬底的所述金属层。
16.根据权利要求11-13任一项所述的半导体结构的制作方法，其特征在于，形成位线之后，形成晶体管之前，还包括：
形成氧化硅层，所述氧化硅层覆盖所述第二沟槽的内壁面；
形成氮化硅层，所述氮化硅层位于所述第二沟槽内并覆盖所述氧化硅层。
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WO2024077980A1 (zh) * 2022-10-09 2024-04-18 长鑫存储技术有限公司 半导体结构及其制备方法
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024065989A1 (zh) * 2022-09-26 2024-04-04 长鑫存储技术有限公司 半导体结构及其制作方法
WO2024077980A1 (zh) * 2022-10-09 2024-04-18 长鑫存储技术有限公司 半导体结构及其制备方法
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