CN114649285A - 半导体结构和半导体结构的制备方法 - Google Patents

半导体结构和半导体结构的制备方法 Download PDF

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Abstract

本申请提供一种半导体结构和半导体结构的制备方法，属于半导体技术领域，该半导体结构包括衬底，衬底上设置有栅极结构和接触结构，接触结构位于栅极结构两侧；接触结构包括第一接触段和第二接触段，第一接触段与衬底接触且与衬底电性连接，第二接触段连接在第一接触段远离衬底的一端；第一接触段中与衬底接触部分的横截面积大于第二接触段的横截面积。该半导体结构能够有效减小接触结构与衬底的接触电阻，提升半导体结构的性能。

Description

半导体结构和半导体结构的制备方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构和半导体结构的制备方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
在DRAM中，通过接触插塞与部分衬底连接，完成信号的传输。例如，在DRAM的晶体管结构中，不同的接触插塞分别连接衬底的有源区内的源极区和漏极区，从而分别形成晶体管结构的源极和漏极，实现晶体管结构内的信号传输。
然而，DRAM的集成度的不断提高，接触插塞与衬底的接触电阻较大，影响半导体存储器的存储性能。
发明内容
本申请提供一种半导体结构和半导体结构的制备方法，能够有效减小接触结构与衬底的接触电阻，提升半导体结构的性能。
为了实现上述目的，第一方面，本申请提供一种半导体结构，包括衬底，衬底上设置有栅极结构和接触结构，接触结构位于栅极结构两侧。
接触结构包括第一接触段和第二接触段，第一接触段与衬底接触且与衬底电性连接，第二接触段连接在第一接触段远离衬底的一端。
第一接触段中与衬底接触部分的横截面积大于第二接触段的横截面积。
在上述的半导体结构中，可选的是，第一接触段的材料与第二接触段的材料相同。
在上述的半导体结构中，可选的是，衬底中设置有导电接触垫，导电接触垫位于第一接触段的靠近衬底的一侧，且与第一接触段电连接。
在上述的半导体结构中，可选的是，栅极结构包括第一栅极结构和第二栅极结构，第一栅极结构与第二栅极结构间隔设置。
在上述的半导体结构中，可选的是，接触结构包括第一接触结构、第二接触结构和第三接触结构，第一接触结构和第二接触结构分别位于第一栅极结构两侧，第二接触结构和第三接触结构分别位于第二栅极结构两侧。
在上述的半导体结构中，可选的是，第二接触结构位于第一栅极结构和第二栅极结构的中间，并分别与第一栅极结构和第二栅极结构的侧壁接触。
在上述的半导体结构中，可选的是，第一接触结构、第二接触结构和第三接触结构的第一接触段的顶表面齐平。
在上述的半导体结构中，可选的是，栅极结构包括栅极导电层，第一接触段的顶表面与栅极导电层的顶表面齐平。
在上述的半导体结构中，可选的是，第一接触段与栅极结构侧壁接触，第二接触段与栅极结构之间具有间距。
在上述的半导体结构中，可选的是，沿远离衬底的方向，第一接触段和/或第二接触段的横截面积逐渐增大。
第二方面，本申请提供一种半导体结构的制备方法，包括：
提供衬底，衬底上设置有栅极结构；
在衬底上形成第一接触段；第一接触段位于栅极结构的两侧，第一接触段与衬底接触且与衬底电性连接；
在第一接触段的顶部形成第二接触段；第二接触段与第一接触段连接且共同形成接触结构；
第一接触段中与衬底的接触部分的横截面积大于第二接触段的横截面积。
在上述的半导体结构的制备方法中，可选的是，衬底上设置有栅极结构包括：
在衬底上形成间隔设置的第一栅极结构和第二栅极结构。
在上述的半导体结构的制备方法中，可选的是，在衬底上形成第一接触段包括：
第一栅极结构和第二栅极结构之间形成第一介质层，在第一介质层上方形成第一开口，第一开口暴露第一栅极结构和第二栅极结构；
以第一开口刻蚀去除部分第一介质层，在第一栅极结构和第二栅极结构两侧及第一栅极结构和第二栅极结构之间形成第一接触开口；
在第一接触开口中形成第一导电层，保留部分第一导电层形成第一接触段。
在上述的半导体结构的制备方法中，可选的是，在形成第一接触开口之后，在第一接触开口中形成第一导电层之前，还包括：
在第一接触开口暴露的衬底中形成导电接触垫。
在上述的半导体结构的制备方法中，可选的是，形成导电接触垫包括：
在第一接触开口内形成前驱物层；
前驱物层与第一接触开口内暴露的部分衬底形成导电接触垫。
在上述的半导体结构的制备方法中，可选的是，保留部分第一导电层形成第一接触段包括：
回刻蚀去除部分第一导电层，保留的第一导电层形成第一接触段；
栅极结构包括栅极导电层，保留的第一导电层的顶表面与栅极结构的栅极导电层的顶表面齐平。
在上述的半导体结构的制备方法中，可选的是，在第一接触段的顶部形成第二接触段包括：
形成第二介质层，第二介质层覆盖保留的第一导电层的顶表面；
形成第三介质层，第三介质层覆盖第二介质层的顶表面；栅极结构包括栅极隔离层，第三介质层的材料与栅极结构的栅极隔离层的材料相同；
在第三介质层上方形成第二开口；
以第二开口刻蚀去除部分第二介质层和第三介质层，形成第二接触开口，第二接触开口暴露第一接触段的部分顶表面；
在第二接触开口中形成第二导电层，第二导电层覆盖第一接触段的顶表面和第二介质层的顶表面，第二导电层形成第二接触段。
在上述的半导体结构的制备方法中，可选的是，在第一接触段的顶部形成第二接触段包括：
形成第二介质层，第二介质层覆盖保留的第一导电层的顶表面；
在第二介质层上方形成第三开口；
以第三开口刻蚀去除部分第二介质层，形成第三接触开口，第三接触开口暴露第一接触段的部分顶表面；
在第三接触开口中形成第二导电层；第二导电层覆盖部分第一接触段的顶表面和第二介质层的顶表面，第二导电层形成第二接触段。
在上述的半导体结构的制备方法中，可选的是，第二介质层的顶表面与栅极结构的栅极隔离层的顶表面齐平。
本申请提供的半导体结构和半导体结构的制备方法，通过在衬底上设置栅极结构和接触结构，并将接触结构设置于栅极结构两侧，可以减小接触结构和栅极结构在半导体结构中所占用的空间，有助于提高半导体结构的集成度。通过将接触结构设置为相互连接且电性导通的第一接触段和第二接触段，第一接触段位于靠近衬底的一侧，与衬底接触且电性连接，这样可以实现接触结构与衬底的电性连接，便于接触结构与衬底之间的信号传输。通过将第一接触段中与衬底接触部分的横截面积设置为大于第二接触段的横截面积，可以有效增大接触结构与衬底的接触面积，从而减小接触电阻，提高两者之间信号传输效率和传输稳定性，优化半导体结构的性能。
本申请的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的半导体结构的结构示意图；
图2为本申请实施例提供的半导体结构的沿第一方向的截面图；
图3为本申请实施例提供的半导体结构的沿第二方向的截面图；
图4为本申请实施例提供的半导体结构的制备方法的流程图；
图5为本申请实施例提供的半导体结构的制备方法中制备第一接触段的流程图；
图6为本申请实施例提供的半导体结构的制备方法中一种制备第二接触段的流程图；
图7为本申请实施例提供的半导体结构的制备方法中另一种制备第二接触段的流程图；
图8为本申请实施例提供的衬底上设置栅极结构的结构示意图；
图9为图8的俯视图；
图10为本申请实施例提供的栅极结构顶部设置第一掩膜层的结构示意图；
图11为图10的俯视图；
图12为图10的沿第一方向的截面图；
图13为本申请实施例提供的栅极结构两侧形成第一接触开口的结构示意图；
图14为图13的俯视图；
图15为图13的沿第一方向的截面图；
图16为图13的沿第二方向的截面图；
图17为本申请实施例提供的形成导电接触垫的结构示意图；
图18为本申请实施例提供的形成第一导电层的结构示意图；
图19为图18的沿第一方向的截面图；
图20为本申请实施例提供的形成第一接触段的结构示意图；
图21为图20的俯视图；
图22为图20的沿第一方向的截面图；
图23为本申请实施例提供的形成第二介质层的结构示意图；
图24为图23的俯视图；
图25为图23的沿第一方向的截面图；
图26为本申请实施例提供的形成第三介质层的结构示意图；
图27为图26的沿第一方向的截面图；
图28为本申请实施例提供的形成第二掩膜层的结构示意图；
图29为图28的俯视图；
图30为图28的沿第一方向的截面图；
图31为本申请实施例提供的形成第二接触开口的一种结构示意图；
图32为图31的俯视图；
图33为图31的沿第一方向的截面图；
图34为本申请实施例提供的形成第三掩膜层的结构示意图；
图35为图34的俯视图；
图36为图34的沿第一方向的截面图；
图37为本申请实施例提供的形成第二接触开口的另一种结构示意图；
图38为图37的俯视图；
图39为图37的沿第一方向的截面图；
图40为本申请实施例提供的形成第二导电层的另一种结构示意图；
图41为图40的沿第一方向的截面图；
图42为图40的沿第二方向的截面图。
附图标记说明：
100-衬底； 200-栅极结构；
201-栅极导电层； 202-栅极隔离层；
203-侧墙； 211-第一栅极结构；
212-第二栅极结构； 300-接触结构；
301-第一接触段； 302-第二接触段；
311-第一接触结构； 312-第二接触结构；
313-第三接触结构； 400-导电接触垫；
501-第一介质层； 502-第二介质层；
503-第三介质层； 601-第一接触开口；
602-第二接触开口； 603-第三接触开口；
701-第一导电层； 702-第二导电层；
801-第一掩膜层； 811-第一开口；
802-第二掩膜层； 812-第二开口；
803-第三掩膜层； 813-第三开口；
900-字线； 901-第一字线接触段；
902-第二字线接触段。
具体实施方式
本申请的发明人在实际研究过程中发现，在相关技术的DRAM中，通过接触插塞与部分衬底连接，完成信号的传输。例如，在DRAM的晶体管结构中，衬底通过掺杂形成有源区，并在有源区中分别形成源极区和漏极区，源极区和漏极区之间具有沟道。不同的接触插塞分别与位于源极区和漏极区的衬底接触并电性连接，不同的插塞可以分别形成晶体管结构的源极和漏极的至少部分。源极内的信号，可以通过一个接触插塞传输至源极区内，源极区内的信号通过沟道传输至漏极区内，再通过漏极区与另一个接触插塞接触，将信号引出衬底，从而实现晶体管结构内的信号传输。其中，接触插塞为一体的柱状结构，其横截面积在其延伸方向上大致相等，该接触插塞通常可以通过一次沉积形成。然而，随着DRAM的集成度不断提高，在上述的DRAM中，接触插塞与衬底的接触部分的面积会相应减小，导致接触插塞与衬底的接触电阻增大，影响了衬底中源极区和漏极区与接触插塞的信号传输，这也导致半导体存储器的存储性能受到影响。
有鉴于此，本申请实施例提供的半导体结构和半导体结构的制备方法，通过在衬底上设置栅极结构和接触结构，并将接触结构设置于栅极结构两侧，可以减小接触结构和栅极结构在半导体结构中所占用的空间，有助于提高半导体结构的集成度。通过将接触结构设置为相互连接且电性导通的第一接触段和第二接触段，第一接触段位于靠近衬底的一侧，与衬底接触且电性连接，这样可以实现接触结构与衬底的电性连接，实现接触结构与衬底之间的信号传输。通过将第一接触段中与衬底接触部分的横截面积设置为大于第二接触段的横截面积，可以有效增大接触结构与衬底的接触面积，从而减小接触电阻，提高两者之间信号传输效率和传输稳定性，优化半导体结构的性能。
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请的优选实施例中的附图，对本申请实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本申请一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本申请的实施例进行详细说明。
参照图1所示，本申请实施例第一方面提供一种半导体结构。该半导体结构包括衬底100，衬底100上设置有栅极结构200和接触结构300，接触结构300位于栅极结构200两侧。接触结构300包括第一接触段301和第二接触段302，第一接触段301与衬底100接触且与衬底100电性连接，第二接触段302连接在第一接触段301远离衬底100的一端。第一接触段301中与衬底100接触部分的横截面积大于第二接触段302的横截面积。
需要说明的是，本申请实施例提供的半导体结构可以为存储器件或非存储器件。存储器件可以包括例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)。非存储器件可以是逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。本申请实施例以DRAM存储器件为例进行说明。
其中，衬底100可以为后续结构和工艺提供结构基础，该衬底100的材料可以包括硅、锗、硅锗、碳化硅，绝缘体上硅衬底100以及绝缘体上锗衬底100中任一者或多者。在本实施例中，衬底100为硅衬底100。在硅衬底100中可以通过掺杂的方式形成导电接触区，例如，可以在硅衬底100中掺杂磷元素。该导电接触区可以供衬底100与接触结构300接触并电性导通。
衬底100还可以设置有核心区和外围区，外围区围绕在核心区的外周。位于核心区内的衬底100上设置有存储元件，位于外围区的衬底100上可以设置有包括控制元件在内的多种电子元件，本实施例对此并不加以限制。位于核心区内的存储元件可以包括电容器和晶体管，晶体管的栅极与字线(Word line，简称为WL)相连、漏极与位线相连、源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。字线通过位于存储单元的外围区的接触件(Local interconnect contact，简称为LICON)与字线驱动器(Wordline driver)连接，从而便于字线驱动器向字线中输入电压信号。
需要说明的是，本实施例中的导电接触区可以形成于核心区内，也可以形成于外围区内。
其中，衬底100上设置的栅极结构200可以形成核心区的存储元件的栅极，也可以位于外围区中。该栅极结构200可以包括栅极导电层201、栅极隔离层202和侧墙203。栅极导电层201设置在衬底100上，与衬底100之间具有栅极介质层(图中未示出)，栅极隔离层202位于栅极导电层201的远离衬底100的一侧，侧墙203则覆盖于栅极导电层201和栅极隔离层202的侧壁。栅极导电层201可以选用金属材料制成，例如钨。栅极隔离层202可以选用氮化硅，侧墙203可以为氮化硅-氧化硅-氮化硅的复合层，或者氧化硅-氮化硅-氧化硅的复合层。
栅极结构200两侧的接触结构300可以与衬底100接触并电性导通，该接触结构300可以形成与栅极结构200配合的源极或漏极。其中，参照图1所示，本实施例中的接触结构300包括相互连接且电性导通的第一接触段301和第二接触段302，第一接触段301位于靠近衬底100的一侧，与衬底100接触且电性连接，这样可以实现接触结构300与衬底100的电性连接，实现接触结构300与衬底100之间的信号传输。接触结构300分为连接第一接触结构311和第二接触结构312，可以有效避免接触结构300坍塌，保证结构的稳定性。
进一步地，第一接触段301中与衬底100接触部分的横截面积设置为大于第二接触段302的横截面积，可以有效增大接触结构300与衬底100的接触面积。相比于相关技术中，本申请在随着半导体结构的集成度不断提高的过程中，能够保证接触结构300与衬底100的接触面积，从而减小接触电阻，提高两者之间信号传输效率和传输稳定性，优化半导体结构的性能。
作为一种可实现的实施方式，第一接触段301的材料与第二接触段302的材料相同。第一接触段301和第二接触段302的材料可以选用钨。这样，一方面可以减小第一接触段301和第二接触段302的制备难度，另一方面可以避免第一接触段301和第二接触段302选用不同材料时所导致的影响接触结构300整体导电性的问题。进一步地，第一接触段301和第二接触段302的材料可以与栅极结构200中的栅极导电层201的材料相同，这样，可以降低半导体结构的整体制备难度。
结合图2和图3所示，沿远离衬底100的方向，第一接触段301和/或第二接触段302的横截面积逐渐增大。该第一接触段301的横截面积可以整体均上大于第二接触段302的横截面积。其中，图2是图1的半导体结构的沿第一方向的截面图，图3是图1的半导体结构的沿第二方向的截面图。该第一方向和第二方向可以是平行于衬底100的两个相互垂直的方向。第一方向可以为垂直于存储元件中字线900的方向，第二方向可以为平行于存储元件中字线900的方向。后续图中的第一方向和第二方向与此相同，不再赘述。
继续参照图1所示，衬底100中设置有导电接触垫400，导电接触垫400位于第一接触段301的靠近衬底100的一侧，且与第一接触段301电连接。该导电接触段可以设置在衬底100的导电接触区中，作为导电接触区与接触结构300的导电媒介，降低两者之间的传输电阻。该导电接触垫400可以包括高电导率的材料，例如铜化合物、钴化合物或者钨化合物等。
具体的，在本实施例中，栅极结构200包括第一栅极结构211和第二栅极结构212，第一栅极结构211与第二栅极结构212间隔设置。接触结构300包括第一接触结构311、第二接触结构312和第三接触结构313，第一接触结构311和第二接触结构312分别位于第一栅极结构211两侧，第二接触结构312和第三接触结构313分别位于第二栅极结构212两侧。第一接触结构311和第二接触结构312可以分别形成第一栅极结构211的源极和漏极，第二接触结构312和第三接触结构313可以分别形成第二栅极结构212的源极和漏极。第二接触结构312可以作为第一栅极结构211和第二栅极结构212的共同接触结构300。这样，可以有效减少半导体结构中接触结构300的数量，从而有助于提高半导体结构的集成度。
其中，第二接触结构312位于第一栅极结构211和第二栅极结构212的中间，并分别与第一栅极结构211和第二栅极结构212的侧壁接触。这样，可以提高第二接触结构312与第一栅极结构211和第二栅极结构212的结构稳定，同时减小第一栅极结构211和第二栅极结构212之间的距离，可以提高半导体结构的集成度。
参照图1所示，第一接触结构311、第二接触结构312和第三接触结构313的第一接触段301的顶表面齐平。这样可以提高接触结构300的结构规整性，同时，减小半导体结构的制备难度。
可以实现的是，第一接触段301的顶表面与栅极导电层201的顶表面齐平。这样，可以提高半导体结构的结构规整性，降低制备难度。
作为一种可选的实施方式，第一接触段301与栅极结构200侧壁接触，第二接触段302与栅极结构200之间具有间距。基于第一接触段301位于靠近衬底100的一侧，并且第一接触段301的横截面积可以大于第二接触段302的横截面积，因此将第一接触段301设置为与栅极结构200侧壁接触，可以避免第一接触段301占用半导体结构中较多的空间，有助于提高半导体结构的集成度。同时，基于第二接触段302位于远离衬底100的一侧，将第二接触段302设置为与栅极结构200之间具有间距，可以有效减小第二接触段302的制备难度。
同时参照图2和图3所示，衬底100内设置有埋入式的字线900，衬底100的上方会依次形成相互连接且电性导通的第一字线接触段901和第二字线接触段902，第一字线接触段901位于第二字线接触段902的靠近字线900的一侧，并与衬底100中的字线900接触且电连接。其中，第一字线接触段901与本实施例中的第一接触段301同层形成，第二字线接触段902与本实施例中的第二接触段302同层形成。这样，可以有效减少半导体结构的制程工序，提高制备效率。与第一接触段301和第二接触段302类似的是，沿远离衬底100的方向上，第一字线接触段901和第二字线接触段902的横截面积均逐渐增大。可以实现的是，字线900、第一字线接触段901以及第二字线接触段902的材料可以均相同，可以选用钨。这样，可以提高字线900、第一字线接触段901以及第二字线接触段902之间信号传输的稳定性。
在上述实施例的基础上，参照图4所示，本申请实施例第二方面提供一种半导体结构的制备方法，包括：S100：提供衬底，衬底上设置有栅极结构。
需要说明的是，结合图8和图9所示，衬底100可以为栅极结构200提供结构基础。该衬底100上设置有栅极结构200可以包括：在衬底100上形成间隔设置的第一栅极结构211和第二栅极结构212。该衬底100中可以具有多个导电接触区，一个栅极结构200与一个导电接触区对应设置。与上述实施例类似的是，栅极结构200可以位于核心区的衬底100上，也可以位于外围区的衬底100上。
S200：在衬底上形成第一接触段；第一接触段位于栅极结构的两侧，第一接触段与衬底接触且与衬底电性连接。
具体的，参照图5所示，同时结合图8、图10-图12所示，在衬底100上形成第一接触段301包括：
S201：第一栅极结构和第二栅极结构之间形成第一介质层，在第一介质层上方形成第一开口，第一开口暴露第一栅极结构和第二栅极结构。
该第一介质层501可以覆盖靠近第一栅极结构211和第二栅极结构212的衬底100的顶表面，同时覆盖第一栅极结构211和第二栅极结构212的表面。第一介质层501的顶表面与栅极结构200的栅极隔离层202的顶表面齐平。
其中，在第一介质层501的上方形成第一开口811，可以包括：在第一介质层501的顶表面形成第一掩膜层801，第一掩膜层801具有第一开口811，第一开口811可以同时暴露第一栅极结构211和第二栅极结构212。
需要说明的是，此处的“暴露”是指在图10中沿第一栅极结构211和第二栅极结构212的间隔排布方向，第一开口811同时暴露两者；在图11中沿第一栅极结构211和第二栅极结构212的延伸方向，第一开口811暴露部分延伸长度的第一栅极结构211和第二栅极结构212。并且，第一掩膜层801呈环状分布于第一介质层501的顶表面。
结合图12所示，本实施例中的第一开口811还可以分布于与衬底100中的字线900对应的位置，以保证后续在第一介质层501中形成的第一接触开口601可以暴露该字线900。
S202：以第一开口刻蚀去除部分第一介质层，在第一栅极结构和第二栅极结构两侧及第一栅极结构和第二栅极结构之间形成第一接触开口。
参照图13和图14所示，第一开口811刻蚀去除部分第一介质层501可以是通过湿法刻蚀的方式完成，基于湿法刻蚀的特性，第一介质层501中形成的第一接触开口601的横截面积在沿远离衬底100方向逐渐增大。第一接触开口601位于第一栅极结构211和第二栅极结构212两侧及第一栅极结构211和第二栅极结构212之间，并且暴露第一栅极结构211和第二栅极结构212两侧及第一栅极结构211和第二栅极结构212之间的衬底100的顶表面。
参照图15和图16所示，形成的第一接触开口601还可以暴露字线900，便于在与字线900对应的第一接触开口601中形成第一字线接触段901。
需要指出的是，第一接触开口601可以暴露第一栅极结构211和第二栅极结构212的侧壁面，便于后续形成的接触结构300的至少部分能够抵接第一栅极结构211和第二栅极结构212的侧壁面，以减小接触结构300占用的空间。
参照图17所示，在形成第一接触开口601之后，在第一接触开口601中形成第一导电层701之前，还包括：在第一接触开口601暴露的衬底100中形成导电接触垫400。
其中，形成导电接触垫400包括：
在第一接触开口601内形成前驱物层；
处理前驱物层，前驱物层与第一接触开口601内暴露的部分衬底100形成导电接触垫400；去除未与衬底100反应的前驱物层。
需要说明是的，该前驱物层可以为金属材料层，金属材料层覆盖于第一接触口暴露的衬底的顶表面，在处理过程中可以与衬底中的硅发生反应，从而形成金属硅化物，该金属硅化物具备导电性能，可以形成导电接触垫400。而后，去除未与衬底100反应的金属材料层。该“处理”过程可以包括但不限于退火工艺。此处的金属材料层的材料可以包括但不限于铜、钴或者钨，对应地，所形成的导电接触垫400的材料可以包括铜硅化物、钴硅化物以及钨硅化物。
S203：在第一接触开口中形成第一导电层，保留部分第一导电层形成第一接触段。
参照图18所示，在第一接触开口601中形成第一导电层701，该第一导电层701可以通过沉积的方式形成。形成的第一导电层701不仅填充第一接触开口601，同时覆盖第一介质层501的顶表面，以保证对第一接触开口601的填充效果。
参照图20和图21所示，保留部分第一导电层701形成第一接触段301包括：回刻蚀去除部分第一导电层701，保留的第一导电层701形成第一接触段301。保留的第一导电层701的厚度可以通过控制回刻蚀工艺参数调整。在本实施例中，栅极结构200包括栅极导电层201，保留的第一导电层701的顶表面与栅极结构200的栅极导电层201的顶表面齐平。这样，可以有效接触结构300的制备难度，同时，提高半导体结构的结构规整性。
参照图19和图22所示，与字线900对应的第一接触开口601中同样沉积有第一导电层701，并对该第一导电层701同样进行回刻蚀的处理。使得，暴露字线900的第一接触开口601中的第一导电层701形成第一字线接触段901。这样，保证了第一接触段301和第一字线接触段901可以同步形成，减少制备工序。
S300：在第一接触段的顶部形成第二接触段；第二接触段与第一接触段连接且共同形成接触结构。此处的“连接”可以指第二接触段302与第一接触段301在结构上连接，且电性导通。
相比于相关技术中，接触插塞为一体的柱状结构。在本实施例中，将接触结构300设置为两段，即连接且电性导通的第一接触段301和第二接触段302，这样的设置，在接触结构300的延伸长度较大时，可以有效减小接触结构300的制备难度，同时避免接触结构300坍塌，保证接触结构300的结构稳定性。同时，第一接触段301中与衬底100的接触部分的横截面积大于第二接触段302的横截面积，可以有效增大接触结构300与衬底100的接触面积，在半导体结构的集成度不断提高的过程中，本申请的接触结构300也能够保证与衬底100的接触面积，从而减小接触电阻，提高两者之间信号传输效率和传输稳定性，优化半导体结构的性能。
在本申请实施例中，制备第二接触段302可以包括以下两种实施方式：
作为第一种可实现的实施方式，参照图6所示，同时结合图23至图33所示，在第一接触段301的顶部形成第二接触段302包括：
S301：形成第二介质层，第二介质层覆盖保留的第一导电层的顶表面。
参照图23和图24所示，形成的第二介质层502的顶表面可以与栅极隔离层202的顶表面齐平。参照图25所示，形成的第二介质层502的顶表面也可以覆盖第一字线接触段901的顶表面。
S302：形成第三介质层，第三介质层覆盖第二介质层的顶表面；栅极结构包括栅极隔离层，第三介质层的材料与栅极结构的栅极隔离层的材料相同。参照图26和图27所示，第三介质层503的厚度可以根据需要调整，第三介质层503的厚度可以影响第二接触段302的长度。
S303：在第三介质层上方形成第二开口。
参照图28和图29所示，在第三介质层503上形成第二掩膜层802，第二掩膜层802中具有第二开口812，第二开口812可以为图29中示出的长圆孔，也可以为圆形孔或方形孔，本实施例对此并不加以限制。第二开口812与第一接触段301位置相对应，保证后续形成的第二接触开口602可以暴露该第一接触段301。
参照图30所示，本实施例中的第二开口812还可以分布于与第一字线接触段901对应的位置，以保证后续在第二介质层502和第三介质层503中形成的第二接触开口602可以暴露该第一字线接触段901。
S304：以第二开口刻蚀去除部分第二介质层和第三介质层，形成第二接触开口，第二接触开口暴露第一接触段的部分顶表面。
参照图31所示，第二接触开口602可以暴露第一接触段301的顶表面，便于后续形成的第二接触段302与第一接触段301抵接并电性导通。并且，需要指出的是，第二接触开口602仅暴露部分第一接触段301的顶表面，在沿平行于衬底100所在平面的方向上，第二接触开口602与栅极结构200之间具有间距，这样可以在实现接触结构300传输信号的基础上，同时避免后续形成的第二接触段302占用较大的空间，以便于提高半导体结构的集成度。
参照图32所示，第二接触开口602的形状可以与第二开口812相同。并且，参照图33所示，以第二开口812刻蚀去除部分第二介质层502和第三介质层503可以通过湿法刻蚀的方式实现，基于湿法刻蚀的特性，第二介质层502和第三介质层503中形成的第二接触开口602的横截面积在沿远离衬底100方向逐渐增大。
参照图33所示，形成的第二接触开口602还可以暴露第一字线接触段901，便于在与第一字线接触段901对应的第二接触开口602中形成第二字线接触段902。
S305：在第二接触开口中形成第二导电层，第二导电层覆盖第一接触段的顶表面和第二介质层的顶表面，第二导电层形成第二接触段。在第二接触开口602中形成第二导电层702可以通过沉积的方式实现。第二导电层702不仅填充在第二接触开口602中，也覆盖第三介质层503的表面，形成后的结构参照图1至图3所示。
作为第二种可实现的实施方式，参照图7所示，同时结合图34至图42所示，在第一接触段301的顶部形成第二接触段302包括：
S311：形成第二介质层，第二介质层覆盖保留的第一导电层的顶表面。
在本实施方式中，形成第二介质层502的步骤可以与上述第一种可实现的实施方式中的步骤相同，此处不再赘述。与上述实施方式不同的是，本实施方式中并不形成第三介质层503，可以有效减少半导体结构制备过程的工序，减小制备难度，提高制备效率。
S312：在第二介质层上方形成第三开口。
参照图34所示，在第二介质层502的顶表面可以形成第三掩膜层803，第三掩膜层803中具有第三开口813，第三开口813可以为图35中示出的长圆孔，也可以为圆形孔或方形孔，本实施例对此并不加以限制。第二开口812同样可以与第一接触段301位置相对应，保证后续形成的第三接触开口603可以暴露该第一接触段301。
参照图36所示，本实施例中的第三开口813还可以分布于与第一字线接触段901对应的位置，以保证后续在第二介质层502中形成的第三接触开口603可以暴露该第一字线接触段901。
S313：以第三开口刻蚀去除部分第二介质层，形成第三接触开口，第三接触开口暴露第一接触段的部分顶表面。
参照图37所示，第三接触开口603可以暴露第一接触段301的顶表面，在沿平行于衬底100所在平面的方向上，第三接触开口603与栅极结构200之间具有间距。该技术效果与上述的第三接触开口603相同，此处不再赘述。
同样的，参照图38所示，第三接触开口603的形状可以与第三开口813相同。并且，参照图39所示，以第三开口813刻蚀去除部分第二介质层502可以通过湿法刻蚀的方式实现，基于湿法刻蚀的特性，第二介质层502中形成的第三接触开口603的横截面积在沿远离衬底100方向逐渐增大。
参照图39所示，形成的第三接触开口603还可以暴露第一字线接触段901，便于在与第一字线接触段901对应的第三接触开口603中形成第二字线接触段902。
S314：在第三接触开口中形成第二导电层；第二导电层覆盖部分第一接触段的顶表面和第二介质层的顶表面，第二导电层形成第二接触段。在第二接触开口602中形成第二导电层702可以通过沉积的方式实现。第二导电层702不仅填充在第二接触开口602中，也覆盖第三介质层503的表面，形成后的结构参照图40所示。
参照图41和图42所示，在上述第二种可实现的实施方式中，第一接触段301和第一字线接触段901可以同步形成，第二接触段302和第二字线接触段902同样可以同步形成，从而有效减少半导体结构的制程工序，提高制备效率。
其中，第二介质层502的顶表面与栅极结构200的栅极隔离层202的顶表面齐平；第二介质层502的材料与第一介质层501的材料相同。这样的设置，可以有效减小第二介质层502的制备难度。
上述的描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。在本申请的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (19)

1.一种半导体结构，其特征在于，包括衬底，所述衬底上设置有栅极结构和接触结构，所述接触结构位于所述栅极结构两侧；
所述接触结构包括第一接触段和第二接触段，所述第一接触段与所述衬底接触且与所述衬底电性连接，所述第二接触段连接在所述第一接触段远离所述衬底的一端；
所述第一接触段中与所述衬底接触部分的横截面积大于所述第二接触段的横截面积。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一接触段的材料与所述第二接触段的材料相同。
3.根据权利要求1所述的半导体结构，其特征在于，所述衬底中设置有导电接触垫，所述导电接触垫位于所述第一接触段的靠近所述衬底的一侧，且与所述第一接触段电连接。
4.根据权利要求1所述的半导体结构，其特征在于，所述栅极结构包括第一栅极结构和第二栅极结构，所述第一栅极结构与所述第二栅极结构间隔设置。
5.根据权利要求4所述的半导体结构，其特征在于，所述接触结构包括第一接触结构、第二接触结构和第三接触结构，所述第一接触结构和所述第二接触结构分别位于所述第一栅极结构两侧，所述第二接触结构和所述第三接触结构分别位于所述第二栅极结构两侧。
6.根据权利要求5所述的半导体结构，其特征在于，所述第二接触结构位于所述第一栅极结构和所述第二栅极结构的中间，并分别与所述第一栅极结构和所述第二栅极结构的侧壁接触。
7.根据权利要求5所述的半导体结构，其特征在于，所述第一接触结构、第二接触结构和第三接触结构的第一接触段的顶表面齐平。
8.根据权利要求1-7中任一项所述的半导体结构，其特征在于，所述栅极结构包括栅极导电层，所述第一接触段的顶表面与所述栅极导电层的顶表面齐平。
9.根据权利要求1-7任一所述的半导体结构，其特征在于，所述第一接触段与栅极结构侧壁接触，所述第二接触段与所述栅极结构之间具有间距。
10.根据权利要求1-7中任一项所述的半导体结构，其特征在于，沿远离所述衬底的方向，所述第一接触段和/或所述第二接触段的横截面积逐渐增大。
11.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底上设置有栅极结构；
在所述衬底上形成第一接触段；所述第一接触段位于所述栅极结构的两侧，所述第一接触段与所述衬底接触且与所述衬底电性连接；
在所述第一接触段的顶部形成第二接触段；所述第二接触段与所述第一接触段连接且共同形成接触结构；
所述第一接触段中与所述衬底的接触部分的横截面积大于所述第二接触段的横截面积。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述衬底上设置有栅极结构包括：
在所述衬底上形成间隔设置的第一栅极结构和第二栅极结构。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，在所述衬底上形成第一接触段包括：
所述第一栅极结构和所述第二栅极结构之间形成第一介质层，在所述第一介质层上方形成第一开口，所述第一开口暴露所述第一栅极结构和所述第二栅极结构；
以所述第一开口刻蚀去除部分所述第一介质层，在所述第一栅极结构和所述第二栅极结构两侧及所述第一栅极结构和所述第二栅极结构之间形成第一接触开口；
在所述第一接触开口中形成第一导电层，保留部分所述第一导电层形成第一接触段。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，在形成第一接触开口之后，在所述第一接触开口中形成第一导电层之前，还包括：
在所述第一接触开口暴露的所述衬底中形成导电接触垫。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，形成导电接触垫包括：
在所述第一接触开口内形成前驱物层；
所述前驱物层与所述第一接触开口内暴露的部分所述衬底形成导电接触垫。
16.根据权利要求13-15中任一项所述的半导体结构的制备方法，其特征在于，保留部分所述第一导电层形成第一接触段包括：
回刻蚀去除部分所述第一导电层，保留的所述第一导电层形成所述第一接触段；
所述栅极结构包括栅极导电层，保留的所述第一导电层的顶表面与所述栅极结构的栅极导电层的顶表面齐平。
17.根据权利要求13所述的半导体结构的制备方法，其特征在于，在所述第一接触段的顶部形成第二接触段包括：
形成第二介质层，所述第二介质层覆盖保留的所述第一导电层的顶表面；
形成第三介质层，所述第三介质层覆盖所述第二介质层的顶表面；所述栅极结构包括栅极隔离层，所述第三介质层的材料与所述栅极结构的栅极隔离层的材料相同；
在所述第三介质层上方形成第二开口；
以所述第二开口刻蚀去除部分所述第二介质层和所述第三介质层，形成第二接触开口，所述第二接触开口暴露所述第一接触段的部分顶表面；
在所述第二接触开口中形成第二导电层，所述第二导电层覆盖所述第一接触段的顶表面和所述第二介质层的顶表面，所述第二导电层形成所述第二接触段。
18.根据权利要求13所述的半导体结构的制备方法，其特征在于，在所述第一接触段的顶部形成第二接触段包括：
形成第二介质层，所述第二介质层覆盖保留的所述第一导电层的顶表面；
在所述第二介质层上方形成第三开口；
以所述第三开口刻蚀去除部分所述第二介质层，形成第三接触开口，所述第二接触开口暴露所述第一接触段的部分顶表面；
在所述第三接触开口中形成第二导电层；所述第二导电层覆盖部分所述第一接触段的顶表面和所述第二介质层的顶表面，所述第二导电层形成所述第二接触段。
19.根据权利要求17或18所述的半导体结构的制备方法，其特征在于，所述第二介质层的顶表面与所述栅极结构的栅极隔离层的顶表面齐平。
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Cited By (1)

* Cited by examiner, † Cited by third party
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WO2024051689A1 (en) * 2022-09-06 2024-03-14 International Business Machines Corporation Buried metal signal rail for memory arrays

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