TWI824618B - 半導體結構及其製作方法 - Google Patents
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Abstract
本申請提供一種半導體結構及其製作方法，該製作方法包括：在基體中形成多條間隔設置且沿第一方向延伸的第一溝槽；在第一溝槽的側壁上形成第一絕緣層，第一絕緣層的厚度小於目標值，第一絕緣層圍合成第二溝槽；對暴露在第二溝槽內的基底進行矽化反應；在第二溝槽的側壁上形成第二絕緣層，第二絕緣層圍合成第三溝槽，第一絕緣層和第二絕緣層的厚度之和等於目標值；在第三溝槽內形成隔離層。通過在第一溝槽的側壁形成第一絕緣層，且其厚度小於目標值，暴露的基底較多，矽化後的基底沿第二方向連成一體，以提高半導體結構的性能。
Description
本發明是有關於一種半導體技術領域，且特別是有關於一種半導體結構及其製作方法。
隨著半導體技術的發展，半導體結構的應用越來越廣，半導體記憶體，尤其是動態隨機記憶體（Dynamic Random Access Memory，簡稱DRAM）因其具有較高的存儲密度以及較快的讀寫速度被廣泛地應用在各種電子設備中。
動態隨機記憶體通常包括多個存儲單元，每個存儲單元包括電晶體和電容器，電晶體的閘極與動態隨機記憶體的字線（Word Line，簡稱WL）電連接，通過字線上的電壓控制電晶體的開啟和關閉；電晶體的源極和汲極中的一極與位線（Bit Line，簡稱BL）電連接，源極和汲極中的另一極與電容器電連接，通過位元線對資料資訊進行存儲或者輸出。
為了提高記憶體的存儲密度，動態隨機記憶體中的電晶體採用垂直電晶體，其具有全環閘（Gate All Around，簡稱GAA）結構，動態隨機記憶體中的位元線通常採用埋入式位線。然而，半導體結構的良率較低。
鑒於上述問題，本申請實施例提供一種半導體結構及其製作方法，用於減少埋入式位線的形成難度，提高半導體結構的良率。根據一些實施例，本申請的第一方面提供一種半導體結構的製作方法，其包括：在基體中形成多條間隔設置且沿第一方向延伸的第一溝槽；在所述第一溝槽的側壁上形成第一絕緣層，所述第一絕緣層的厚度小於目標值，位於所述第一溝槽內的所述第一絕緣層圍合成第二溝槽；對暴露在所述第二溝槽內的基底進行矽化反應；在所述第二溝槽的側壁上形成第二絕緣層，位於所述第二溝槽內的所述第二絕緣層圍合成第三溝槽，所述第一絕緣層和所述第二絕緣層的厚度之和等於目標值；在所述第三溝槽內形成隔離層，所述隔離層填充滿所述第三溝槽。
在一些可能的實施例中，在所述第一溝槽的側壁上形成第一絕緣層，所述第一絕緣層的厚度小於目標值，位於所述第一溝槽內的所述第一絕緣層圍合成第二溝槽，包括：在所述第一溝槽的側壁和底壁，以及所述基體上沉積初始第一絕緣層；蝕刻所述初始第一絕緣層，保留位於所述第一溝槽的側壁的所述初始第一絕緣層，保留的所述初始第一絕緣層形成所述第一絕緣層。
在一些可能的實施例中，在所述第二溝槽的側壁上形成第二絕緣層，位於所述第二溝槽內的所述第二絕緣層圍合成第三溝槽，所述第一絕緣層和所述第二絕緣層的厚度之和等於目標值，包括：在所述第二溝槽的側壁和底壁、所述基體，以及所述第一絕緣層上沉積初始第二絕緣層；蝕刻所述初始第二絕緣層，保留位於所述第二溝槽的側壁的所述初始第二絕緣層，保留的所述初始第二絕緣層形成所述第二絕緣層。
在一些可能的實施例中，所述第一絕緣層的厚度小於所述第二絕緣層的厚度，所述目標值為5-20nm。
在一些可能的實施例中，在所述第三溝槽內形成隔離層，所述隔離層填充滿所述第三溝槽之後，還包括：對所述基體和所述隔離層平坦化處理。
在一些可能的實施例中，在基體中形成多條間隔設置且沿第一方向延伸的第一溝槽之前，還包括：提供基體，所述基體包括基底和第三絕緣層，所述基底具有多條間隔設置且沿第二方向延伸的第四溝槽，所述第三絕緣層填充在所述第四溝槽內。
在一些可能的實施例中，提供基體，所述基體包括基底和第三絕緣層，所述基底具有多條間隔設置且沿第二方向延伸的第四溝槽，所述第三絕緣層填充在所述第四溝槽內，包括：提供基底；蝕刻所述基底，以在所述基底內形成多條所述第四溝槽，所述第四溝槽的深度大於所述第一溝槽的深度；在每個所述第四溝槽內沉積所述第三絕緣層，所述第三絕緣層填平所述第四溝槽。
在一些可能的實施例中，在每個所述第四溝槽內沉積所述第三絕緣層，所述第三絕緣層填平所述第四溝槽之後，還包括：在所述基底上沉積保護層，所述保護層覆蓋所述基底和所述第三絕緣層。
在一些可能的實施例中，在所述第三溝槽內形成隔離層，所述隔離層填充滿所述第三溝槽之後，還包括：去除部分所述第一絕緣層、部分所述第二絕緣層和部分所述第三絕緣層，形成填充空間，所述填充空間暴露所述基底；在所述填充空間內形成覆蓋至少部分所述基底的閘介質層、填充在所述閘介質層之間以及所述閘介質層和所述隔離層之間的導電層，以及覆蓋所述導電層的第四絕緣層。
在一些可能的實施例中，在所述填充空間內形成覆蓋至少部分所述基底的閘介質層、填充在所述閘介質層之間以及所述閘介質層和所述隔離層之間的導電層，以及覆蓋所述導電層的第四絕緣層，包括：在所述基底暴露的表面上形成初始介質層，位於所述填充空間下部的所述初始介質層形成所述閘介質層，各所述閘介質層之間具有間隙；在所述填充空間內沉積所述導電層，所述導電層填充在所述閘介質層之間，以及所述閘介質層和所述隔離層之間；在剩餘的所述填充空間內沉積所述第四絕緣層。
在一些可能的實施例中，在所述基底暴露的表面上形成初始介質層，位於所述填充空間下部的所述初始介質層形成所述閘介質層，各所述閘介質層之間具有間隙，包括：通過熱氧化工藝在暴露的所述基底的表面上形成所述初始介質層。
在一些可能的實施例中，在所述填充空間內形成覆蓋至少部分所述基底的閘介質層、填充在所述閘介質層之間以及所述閘介質層和所述隔離層之間的導電層，以及覆蓋所述導電層的第四絕緣層之後，還包括：去除所述隔離層，以暴露所述第三溝槽；將所述第三溝槽的開口密封，以使所述第三溝槽內形成空氣隙。
在一些可能的實施例中，將所述第三溝槽的開口密封，以使所述第三溝槽內形成空氣隙，包括：在所述基體上沉積蓋層，所述蓋層封堵在所述第三溝槽的開口，以形成所述空氣隙。
在一些可能的實施例中，去除部分所述第一絕緣層、部分所述第二絕緣層和部分所述第三絕緣層，形成填充空間，所述填充空間暴露所述基底，包括：自對準蝕刻所述第一絕緣層、所述第二絕緣層和所述第三絕緣層至初始深度，形成初始填充空間；在所述基底和所述隔離層暴露在所述初始填充空間的表面上形成支撐層，且所述支撐層填充滿所述基底和所述隔離層之間的所述初始填充空間；利用剩餘的所述初始填充空間，蝕刻所述第一絕緣層、所述第二絕緣層和所述第三絕緣層至預設深度，形成所述填充空間，所述填充空間包括剩餘的所述初始填充空間。
本申請實施例提供的半導體結構的製作方法至少具有如下優點：本申請實施例提供的半導體結構的製作方法中，基體具有沿第一方向延伸的第一溝槽，在第一溝槽的側壁上形成第一絕緣層，第一絕緣層圍合成第二溝槽且第一絕緣層的厚度小於目標值，其厚度較薄，暴露在第二溝槽內基底較多，對暴露在第二溝槽內的基底進行矽化反應時，便於位於相鄰的第二溝槽之間的基底內也發生矽化反應，使得矽化後的基底沿第二方向連成一體，以提高半導體結構的性能。此外，在第二溝槽的側壁形成第二絕緣層，第一絕緣層和第二絕緣層所在的區域後續形成字線，第一絕緣層和第二絕緣層的厚度之和等於目標值，以使字線有足夠的製作空間，進一步提高半導體結構的性能。
根據一些實施例，本申請的第二方面提供一種半導體結構，所述半導體結構通過如上所述的製作方法形成，因而至少具有半導體結構的良率較高的優點。
相關技術中存在半導體結構的良率較低的問題，經發明人研究發現，其原因在於，製作半導體結構的過程中，在基底的第一溝槽的側壁上形成第一絕緣層時，通常先在第一溝槽的側壁和槽底沉積第一絕緣層，再蝕刻去除位於第一溝槽的槽底的第一絕緣層。然而，第一絕緣層較厚，其所圍合的區域空間較小，另外沉積所形成的第一絕緣層的輪廓垂直性較差，位於第一溝槽的槽底的第一絕緣層往往難以去除，導致位於第一溝槽的槽底的基底上仍覆蓋有第一絕緣層，難以對該部分基底進行矽化反應，從而難以製作埋入式位元線，半導體結構的良率較低。
本申請實施例提供的半導體結構的製作方法中，通過在第一溝槽的側壁上依次形成第一絕緣層和第二絕緣層，且在形成第一絕緣層後，對暴露在第一絕緣層所圍合的區域內的基底進行矽化反應。相較于形成第二絕緣層後再進行矽化反應，形成第一絕緣層後進行矽化反應，暴露的基底較多，使得矽化後的基底可以沿第二方向連成一體，以提高半導體結構的性能。第一絕緣層和第二絕緣層所在的區域後續形成字線，第一絕緣層和第二絕緣層的厚度之和等於目標值，以使字線有足夠的製作空間，進一步提高半導體結構的性能。
為了使本申請實施例的上述目的、特徵和優點能夠更加明顯易懂，下面將結合本申請實施例中的附圖，對本申請實施例中的技術方案進行清楚、完整地描述。顯然，所描述的實施例僅僅是本申請的一部分實施例，而不是全部的實施例。基於本申請中的實施例，本領域普通技術人員在沒有作出創造性勞動的前提下所獲得的所有其它實施例，均屬於本申請保護的範圍。
參考圖1，圖1為本申請實施例中的半導體結構的俯視圖，該半導體結構包括字線2（Word Line，簡稱WL）和位線1（Bit Line，簡稱BL）。字線2沿第一方向延伸，位線1沿第二方向延伸，第二方向和第一方向之間具有夾角，例如第二方向和第一方向可以相垂直。具體的，如圖1所示，位線1沿豎直方向（圖1所示Y方向）延伸，字線2沿水準方向（圖1所示X方向）延伸。
圖1中具有A、B、C、D四種不同的位置。其中，A-A處的截面為平行於位線1延伸方向，且位於位線1上的截面；B-B處截面為平行於位線1延伸方向，且位於相鄰位線1之間的截面；C-C處的截面為平行於字線2延伸方向，且位於字線2上的截面；D-D處的截面為平行於字線2延伸方向，且位於相鄰字線2之間的截面；
參考圖2，圖2為本申請一實施例中的半導體結構的製作方法的流程圖，該製作方法包括以下步驟：
步驟S10：在基體中形成多條間隔設置且沿第一方向延伸的第一溝槽。
參考圖3至圖18，在本申請一些可能的實施例中，在基體10中形成多條間隔設置且沿第一方向延伸的第一溝槽21（步驟S10）之前，還包括：提供基體10，基體10包括基底11和第三絕緣層13，基底11具有多條間隔設置且沿第二方向延伸的第四溝槽12，第三絕緣層13填充在第四溝槽12內。
具體的，提供基體10，基體10包括基底11和第三絕緣層13，基底11具有多條間隔設置且沿第二方向延伸的第四溝槽12，第三絕緣層13填充在第四溝槽12內，可以包括以下步驟：提供基底11。蝕刻基底11，以在基底11內形成多條第四溝槽12，第四溝槽12的深度大於第一溝槽21的深度。如圖3至圖10所示，去除部分基底11，以在基底11內形成多條第四溝槽12，多條第四溝槽12間隔設置且沿第二方向延伸，其用於隔離位線1。示例性的，示例性的，通過自對準雙圖形化（Self-Aligned Double Patterning，簡稱SADP）工藝或者自對準四重圖形化（Self- Aligned Quadruple Patterning，簡稱SAQP）工藝形成上述多個第四溝槽12，以增大第四溝槽12的密度，保證第四溝槽12的深寬比。
其中，參考圖15至圖18，第四溝槽12的深度大於第一溝槽21的深度，第四溝槽12的寬度可以與第一溝槽21的寬度相同，其中，深度是指槽底相對與基底11的頂面之間的距離，寬度是指兩相對側壁之間的距離，即第四溝槽12的槽底可以位於第一溝槽21的槽底的下方。多個第四溝槽12和多個第一溝槽21相連通，其將部分基底11分隔成多個柱狀結構。
在每個第四溝槽12內沉積第三絕緣層13，第三絕緣層13填平第四溝槽12。如圖7至圖14所示，第三絕緣層13的頂面與基底11的頂面齊平，以填平第三溝槽25。
參考圖11至圖14，基體10包括基底11和第三絕緣層13，基底11內設置有多個間隔設置且與第二方向延伸的第四溝槽12，第四溝槽12內填充有第三絕緣層13。其中，基底11可以為半導體基底，例如，矽基底、鍺基底、碳化矽（SiC）基底、鍺化矽（SiGe）基底、絕緣體上鍺（Germanium on Insulator，簡稱GOI）基底或者絕緣體上矽（Silicon on Insulator，簡稱SOI）基底等。
第三絕緣層13填平第四溝槽12，如圖11至圖14所示，第三絕緣層13的頂面與基底11的頂面齊平，以使第三絕緣層13的頂面和基底11的頂面形成一個平整的表面，便於在該表面上形成其他結構。第三絕緣層13的材質可以為氧化物，例如氧化矽。
在一些可能的示例中，參考圖15至圖18，基體10還包括保護層14，保護層14覆蓋基底11和第三絕緣層13。如此設置，可以避免基底11暴露，從而避免後續矽化反應時基底11的頂面被污染，以保證其性能。
優選的，保護層14的材質可以與第三絕緣層13的材質相同，如此設置，保護層14和第三絕緣層13可以同時形成，以簡化半導體結構的製作過程。具體的，在第四溝槽12內和基底11上沉積第三絕緣材料，第三絕緣材料填充滿第四溝槽12且覆蓋基底11；通過平坦化處理工藝去除基底11上的部分第三絕緣材料，剩餘的第三絕緣材料與基底11的表面齊平。此時，位於第四溝槽12內的第三絕緣材料形成第三絕緣層13，位於基底11上的第三絕緣材料形成保護層14。當然，保護層14的形成並不是限定的，還可以通過其他方式形成。例如，在形成第三絕緣層13後，再在基底11和第三絕緣層13上沉積保護層14。
上述沉積可以為化學氣相沉積（Chemical Vapor Deposition，簡稱CVD）、物理氣相沉積（Physical Vapor Deposition，簡稱PVD）或者原子層沉積（Atomic Layer Deposition，簡稱ALD）等；上述平坦化處理工藝可以為化學機械研磨（Chemical Mechanical Polishing，簡稱CMP）。
第一溝槽21形成在基體10中，其沿第一方向延伸，即第一溝槽21的延伸方向與字線2的延伸方向相同。參考圖15至圖18，第一溝槽21的深度低於第四溝槽12的深度，即第一溝槽21的部分槽底位於基底11中，部分槽底位於第三絕緣層13中。
如此設置，第四溝槽12沿第二方向延伸，其將基底11的上部分分隔成多個條狀結構，第一溝槽21沿第一方向延伸，其將每個條狀結構的上部分分隔成多個柱狀結構，形成陣列排布的有源柱，有源柱用於形成電晶體的源極、汲極和溝道區，源極、汲極和溝道區垂直排布。每個條狀結構的下部分，剩餘的每個條狀結構中後續中形成位元線1，以與電晶體的源極和汲極中的一極電連接。相鄰的條狀結構之間填充有第三絕緣層13，還可以保證相鄰的位線1之間的絕緣設置。
步驟S20：在第一溝槽的側壁上形成第一絕緣層，第一絕緣層的厚度小於目標值，位於第一溝槽內的第一絕緣層圍合成第二溝槽。
參考圖15至圖22，第一絕緣層22覆蓋第一溝槽21的側壁，用於防止第一溝槽21的側壁發生矽化反應。第一絕緣層22的材質可以為氧化物，例如氧化矽。第一絕緣層22的厚度小於目標值，目標值可以為5-20nm，例如，第一絕緣層22的厚度可以為1-2nm，第一絕緣層22的厚度較薄，第一絕緣層22在第一溝槽21內佔據的空間較少，從而使得較多的基底11暴露在第一絕緣層22所圍合的第二溝槽23內。也就是說，第一絕緣層22所圍合成的第二溝槽23內暴露的基底11較多。如此設置，一方面便於製作第一絕緣層22，另一方面便於對暴露在第二溝槽23的槽底的基底11進行矽化處理。
在一些可能的實現方式中，參考圖15至圖22，在第一溝槽21的側壁上形成第一絕緣層22，第一絕緣層22的厚度小於目標值，位於第一溝槽21內的第一絕緣層22圍合成第二溝槽23，包括：在第一溝槽21的側壁和底壁，以及基體10上沉積初始第一絕緣層。初始第一絕緣層覆蓋第一溝槽21的側壁和底壁，以及基體10。在基體10包括保護層14的實施例中，初始第一絕緣層覆蓋在保護層14上。
沉積初始第一絕緣層後，蝕刻初始第一絕緣層，保留位於第一溝槽21的側壁的初始第一絕緣層，保留的初始第一絕緣層形成第一絕緣層22。即沉積初始第一絕緣層後，對初始第一絕緣層進行回刻（Etch Back），去除位於第一溝槽21的底壁和基體10上的初始第一絕緣層，保留位於第一溝槽21的側壁的初始第一絕緣層，以形成第一絕緣層22。
初始第一絕緣層的厚度可以為1-2nm，其形成第一絕緣層後，第一絕緣層22的厚度為1-2nm。如此設置，對初始第一絕緣層進行回刻時，位於第一溝槽21的底壁的初始第一絕緣層的蝕刻空間較大，可以保證該部分初始第一絕緣層能夠去除，以暴露基底11，使得後續可以對基底11進行處理。
此外，初始第一絕緣層的厚度較薄，位於第一溝槽21的底壁的初始第一絕緣層易去除，第一溝槽21的深度可以做得深一些，即第一溝槽21的深寬比增加，以相鄰第一溝槽21之間的基底11的高度增加，後續該部分基底11形成源區、漏區和溝道區時，源區/漏區的端部高度增加，減少帶間隧穿（Band to Band Tunneling，簡稱BTBT）、閘誘導汲極洩漏（Gate induced Drain Leakage，簡稱GIDL）電流。
步驟S30：對暴露在第二溝槽內的基底進行矽化反應。
參考圖23至圖26，對暴露在第二溝槽23內的基底11進行矽化反應，在基底11內形成金屬矽化物，金屬矽化物沿第二方向相連，形成位線1。其中，金屬矽化物可以為矽化鈦、矽化鉭、矽化鈷、矽化鎳或者矽化鎢等。具體的，在第二溝槽23內沉積金屬層，再對金屬層進行退火，以使金屬層內的金屬與基底11（例如矽）反應，形成金屬矽化物，再去除多餘的金屬層。
步驟S40：在第二溝槽的側壁上形成第二絕緣層，位於第二溝槽內的第二絕緣層圍合成第三溝槽，第一絕緣層和第二絕緣層的厚度之和等於目標值。
參考圖23至圖30，第二絕緣層24覆蓋第二溝槽23的側壁，第二絕緣層24圍合成第三溝槽25，第二絕緣層24和第一絕緣層22所佔據的空間後續用於形成字線2，第一絕緣層22和第二絕緣層24的厚度之和等於目標值，目標值可為5-20nm。如此設置，通過增大目標值，一方面可以使字線2具有較大的製作空間，便於字線2的形成；另一方面還可以使第三溝槽25的寬度較小，以便於後續空氣隙70（參考圖47）的形成。
如圖27至圖30所示，第一絕緣層22的厚度可以小於第二絕緣層24的厚度，即先在第一溝槽21的側壁上形成較薄的第一絕緣層22，再在第一絕緣層22的側表面上形成較厚的第二絕緣層24。第二絕緣層24的材質可以為氧化物，例如氧化矽。優選的，第二絕緣層24的材質與第一絕緣層22的材質相同，一方面可以使第二絕緣層24和第一絕緣層22形成一體，避免層間分離；另一方面可以同時去除第二絕緣層24和第一絕緣層22，便於後續的製作。
在一些可能的實施例中，在第二溝槽23的側壁上形成第二絕緣層24，位於第二溝槽23內的第二絕緣層24圍合成第三溝槽25，第一絕緣層22和第二絕緣層24的厚度之和等於目標值，包括：在第二溝槽23的側壁和底壁、基體10，以及第一絕緣層22上沉積初始第二絕緣層。初始第二絕緣層覆蓋第二溝槽23的側壁和底壁、基體10以及第一絕緣層22。在基體10包括保護層14的實施例中，初始第二絕緣層覆蓋在保護層14上。
蝕刻初始第二絕緣層，保留位於第二溝槽23的側壁的初始第二絕緣層，保留的初始第二絕緣層形成第二絕緣層24。沉積初始第二絕緣24後，對初始第二絕緣層進行回刻（Etch Back），去除位於第二溝槽23的底壁、第一絕緣層22和基體10上的初始第二絕緣層，保留位於第二溝槽23的側壁的初始第二絕緣24，以形成第二絕緣層24。如圖19至圖30所示，第一溝槽21的側壁上依次形成第一絕緣層22和第二絕緣層24。
步驟S50：在第三溝槽內形成隔離層，隔離層填充滿第三溝槽。
參考圖27至圖34，在第三溝槽25內沉積隔離層30，隔離層30填平第三溝槽25。隔離層30用於隔離字線2，以保證相鄰字線2之間的絕緣設置。第二絕緣層24相較於隔離層30具有高選擇比，在蝕刻第二絕緣層24時減少對隔離層30的損傷。當第二絕緣層24的材質為氧化物時，隔離層30的材質可以為氮化矽或者氮氧化矽，其材質較硬。
在一些可能的實施例中，在第三溝槽25內形成隔離層30，隔離層30填充滿第三溝槽25之後，還包括：對基體10和隔離層30平坦化處理。如此設置，基體10和隔離層30形成較為平整的頂面。其中，在基體10包括保護層14的實施例中，對基體10和隔離層30平坦化處理包括去除基底11上的保護層14和隔離層30，以使基底11暴露，便於將基底11與其他結構電連接。
綜上，本申請實施例提供的半導體結構的製作方法中，基體10具有沿第一方向延伸的第一溝槽21，在第一溝槽21的側壁上形成第一絕緣層22，第一絕緣層22圍合成第二溝槽23且第一絕緣層22的厚度小於目標值，其厚度較薄，暴露在第二溝槽23內基底11較多，對暴露在第二溝槽23內的基底11進行矽化反應時，矽化後的基底11沿第二方向連成一體，以提高半導體結構的性能。此外，在第二溝槽23的側壁形成第二絕緣層24，第一絕緣層22和第二絕緣層24所在的區域後續形成字線2，第一絕緣層22和第二絕緣層24的厚度之和等於目標值，以使字線2有足夠的製作空間，進一步提高半導體結構的性能。
在上述實施例的基礎上，在一些可能的實現方式中，在每個第四溝槽12內沉積第三絕緣層13，第三絕緣層13填平第四溝槽12之後，還包括：在基底11上沉積保護層14，保護層14覆蓋基底11和第三絕緣層13。保護層14對基底11進行隔離和保護，以避免基底11的頂面暴露，從而避免其產生矽化反應。
在上述實施例的基礎上，在另一些可能的實現方式中，在每個第四溝槽12內沉積第三絕緣層13，第三絕緣層13填平第四溝槽12的步驟之前或者之後，還包括：對相鄰的第四溝槽12之間的基底11進行摻雜，以形成源區、漏區，以及位於源區和漏區之間的溝道區。其中，摻雜可以通過離子注入（Ion Plantation）或者熱擴散（Thermal diffusion）等工藝實現，源區和漏區的摻雜材料的類型（N型或者P型）相同，溝道區的摻雜材料的類型與源區/漏區的摻雜材料的類型不同。
參考圖35至圖50，在本申請一些可能的實施例中，在第三溝槽25內形成隔離層30，隔離層30填充滿第三溝槽25（步驟S50）之後，還包括：步驟S60：去除部分第一絕緣層、部分第二絕緣層和部分第三絕緣層，形成填充空間，填充空間暴露基底。
如圖35至圖38所示，蝕刻第一絕緣層22、第二絕緣層24和第三絕緣層13，形成填充空間40，填充空間40的深度如圖37中H所示，其小於第一溝槽21的深度，以避免位線1暴露，從而保證位線1和形成在填充空間40內的字線2之間絕緣設置。
優選的，第一絕緣層22、第二絕緣層24和第三絕緣層13的材質相同，以使這三個絕緣層可以同時去除，簡化半導體結構的製作步驟。形成填充空間40後，填充空間40具有多個，多個填充空間40之間由隔離層30隔開，每個填充空間40內暴露的基底11呈柱狀結構。
在一些可能的實現方式中，去除部分第一絕緣層22、部分第二絕緣層24和部分第三絕緣層13，形成填充空間40，填充空間40暴露基底11，包括：自對準蝕刻第一絕緣層22、第二絕緣層24和第三絕緣層13至初始深度，形成初始填充空間40。其中，自對準蝕刻是指蝕刻第一絕緣層22、第二絕緣層24和第三絕緣層13時，無需設置掩膜，利用第一絕緣層22、第二絕緣層24和第三絕緣層13與基底11的選擇比，可以直接對第一絕緣層22、第二絕緣層24和第三絕緣層13進行蝕刻，簡化半導體結構的製作過程。形成初始填充空間後，初始填充空間的深度為初始深度，即初始填充空間的底面距離基底11的頂面之間的距離為初始深度。
在基底11和隔離層30暴露在初始填充空間的表面上形成支撐層，且支撐層填充滿基底11和隔離層30之間的初始填充空間。如此設置，支撐層可以對隔離層30進行支撐，以防止隨著填充空間40的深度的增加而使隔離層30倒塌。支撐層的材質可以與隔離層30的材質相同，例如均為氮化矽，以使支撐層和隔離層30形成一個整體。支撐層填充滿基底11和隔離層30之間的初始填充空間，相鄰的柱狀結構的基底11之間存在間隙，該部分初始填充空間剩餘，以便於對第一絕緣層22、第二絕緣層24和第三絕緣層13繼續進行蝕刻。
利用剩餘的初始填充空間，蝕刻第一絕緣層22、第二絕緣層24和第三絕緣層13至預設深度，形成填充空間40，填充空間40包括剩餘的初始填充空間。示例性的，向剩餘的初始填充空間內通入蝕刻氣體或者倒入蝕刻液，以蝕刻第一絕緣層22、第二絕緣層24和第三絕緣層13至預設深度，剩餘的初始填充空間和新形成的空間形成填充空間40。
步驟S70：在填充空間內形成覆蓋至少部分基底的閘介質層、填充在閘介質層之間以及閘介質層和隔離層之間的導電層，以及覆蓋導電層的第四絕緣層。
參考圖39至圖50，在填充空間40內的基底11上形成閘介質層，閘介質層環繞且覆蓋基底11的外周面。導電層52填充在閘介質層和隔離層30所圍合的區域內，其用作字線2。第四絕緣層53覆蓋導電層52和閘介質層，其將填充空間40填平。
閘介質層的材質可以為氧化物，例如氧化矽層、氮氧化矽、氧化鉭、氧化鋁、氧化鉿等，閘介質層的厚度可以根據實際需要而確定。導電層52的材質可以為金屬，例如鉭、鎢、氮化鉭或者氮化鈦等，導電層52的材質還可為多晶矽等其他導電材料。第四絕緣層53的材質可以為氧化物，例如氧化矽。
在一些可能的示例中，閘介質層覆蓋暴露在填充空間40內的每個基底11的所有表面，也就是說，位於填充空間40內的每個基底11的所有外周面上均覆蓋有閘介質層。在另一些可能的示例中，閘介質層覆蓋暴露在填充空間40內的每個基底11的溝道區的外周面。
具體的，參考圖39至圖50，在填充空間40內形成覆蓋至少部分基底11的閘介質層、填充在閘介質層之間以及閘介質層和隔離層30之間的導電層52，以及覆蓋導電層52的第四絕緣層53，可以包括：在基底11暴露的表面上形成初始介質層51，位於填充空間40下部的初始介質層51形成閘介質層，各閘介質層之間具有間隙。如圖39至圖42所示，基底11呈柱狀結構，柱狀結構的頂面和側面暴露，其上形成初始介質層51。位於填充空間40下部的初始介質層51形成閘介質層，閘介質層可以與柱狀結構中的至少部分溝道區相對，各閘介質層間隔設置。
在一些可能的實現方式中，通過熱氧化工藝在暴露的基底11的表面上形成初始介質層51。具體的，基底11與含有氧化物質的氣體在高溫下進行化學反應，以在基底11的表面形成一層緻密的氧化薄膜，該氧化薄膜即為初始介質層51。採用熱氧化工藝，可以適應半導體結構尺寸微縮的要求，柱狀結構的尺寸可以微縮至5nm以下。在另一些可能的實現方法中，通過沉積工藝暴露的基底11的表面上形成初始介質層51。
形成初始介質層51後，在填充空間40內沉積導電層52，導電層52填充在閘介質層之間，以及閘介質層和隔離層30之間。如圖43至圖46所示，在形成有閘介質層的填充空間40內繼續沉積導電層52，導電層52與閘介質層相對。
形成導電層52之後，在剩餘的填充空間40內沉積第四絕緣層53。如圖47至圖50所示，通過沉積工藝形成第四絕緣層53，第四絕緣層53填平填充空間40。具體的，在剩餘的填充空間40和基底11上沉積第四絕緣層53，並通過平坦化處理工藝去除基底11上的第四絕緣層53，以暴露基底11。
本實施例中，柱狀結構中形成源區、漏區和溝道區，柱狀結構、閘介質層和導電層52形成垂直全環閘電晶體（Vertical Gate All Around，簡稱VGAA），在佔用相同基底11面積時，通過增加柱狀結構的高度可以增加溝道區的長度，便於改善電晶體的短溝道效應，提高半導體結構的性能。
參考圖51至圖58，在本申請一些可能的實施例中，在填充空間40內形成覆蓋至少部分基底11的閘介質層、填充在閘介質層之間以及閘介質層和隔離層30之間的導電層52，以及覆蓋導電層52的第四絕緣層53（步驟S70）之後，還包括：去除隔離層30，以暴露第三溝槽25。如圖51至圖54所示，通過幹法蝕刻或者濕法蝕刻工藝去除隔離層30，以暴露第三溝槽25。在一些可能的示例中，去除全部的隔離層30，第三溝槽25完全暴露。在另一些可能的示例中，去除預設深度的隔離層30，第三溝槽25部分暴露，此時，導電層52暴露在第三溝槽25內。
將第三溝槽25的開口密封，以使第三溝槽25內形成空氣隙70。如圖55至圖58所示，空氣隙70至少形成在相鄰的導電層52之間，利用空氣的介電常數近似為1的特性，可以降低相鄰的導電層52之間的寄生電阻，提高半導體結構的性能。
具體的，將第三溝槽25的開口密封，以使第三溝槽25內形成空氣隙70，包括：在基體10上沉積蓋層60，蓋層60封堵在第三溝槽25的開口，以形成空氣隙70。示例性的，利用填充能力較差的材料（例如氮化物）沉積形成蓋層60，該材料形成在第三溝槽25的開口，未沉積或者未完全沉積到第三溝槽25內，以使第三溝槽25內形成空氣隙70。或者，控制沉積工藝的工藝參數，例如沉積速率等，以將第三溝槽25封口。
本說明書中各實施例或實施方式採用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分相互參見即可。參考術語“一個實施方式”、“一些實施方式”、“示意性實施方式”、“示例”、“具體示例”、或“一些示例”等的描述意指結合實施方式或示例描述的具體特徵、結構、材料或者特點包含於本申請的至少一個實施方式或示例中。在本說明書中，對上述術語的示意性表述不一定指的是相同的實施方式或示例。而且，描述的具體特徵、結構、材料或者特點可以在任何的一個或多個實施方式或示例中以合適的方式結合。
最後應說明的是：以上各實施例僅用以說明本申請的技術方案，而非對其限制；儘管參照前述各實施例對本申請進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本申請各實施例技術方案的範圍。
1: 位線
2: 字線
11: 基底
12: 第四溝槽
13: 第三絕緣層
14: 保護層
21: 第一溝槽
22: 第一絕緣層
23: 第二溝槽
24: 第二絕緣層
25: 第三溝槽
30: 隔離層
40: 填充空間
51: 初始介質層
52: 導電層
53: 第四絕緣層
60: 蓋層
70: 空氣隙
X、Y: 方向
H: 深度
為了更清楚地說明本申請實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本申請的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本申請實施例中的半導體結構中的字線和位元線的俯視圖；
圖2為本申請實施例中的半導體結構的製作方法的一種流程圖；
圖3至圖6分別為本申請實施例中的基底在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖7至圖10分別為本申請實施例中形成第四溝槽後在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖11至圖14分別為本申請實施例中的基體在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖15至圖18分別為本申請實施例中形成第一溝槽後在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖19至圖22分別為本申請實施例中形成第一絕緣層後在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖23至圖26分別為本申請實施例中形成位線後在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖27至圖30分別為本申請實施例中形成第二絕緣層後在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖31至圖34分別為本申請實施例中形成隔離層後在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖35至圖38分別為本申請實施例中形成填充空間後在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖39至圖42分別為本申請實施例中形成初始介質層後在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖43至圖46分別為本申請實施例中形成導電層後在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖47至圖50分別為本申請實施例中形成第四絕緣層後在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖51至圖54分別為本申請實施例中去除隔離層後在A-A處、B-B處、C-C處和D-D處截面的示意圖；
圖55至圖58分別為本申請實施例中形成蓋層後在A-A處、B-B處、C-C處和D-D處截面的示意圖。
無。
Claims (15)
- 一種半導體結構的製作方法，包括： 在基體中形成多條間隔設置且沿第一方向延伸的第一溝槽； 在所述第一溝槽的側壁上形成第一絕緣層，所述第一絕緣層的厚度小於目標值，位於所述第一溝槽內的所述第一絕緣層圍合成第二溝槽； 對暴露在所述第二溝槽內的基底進行矽化反應； 在所述第二溝槽的側壁上形成第二絕緣層，位於所述第二溝槽內的所述第二絕緣層圍合成第三溝槽，所述第一絕緣層和所述第二絕緣層的厚度之和等於目標值；以及 在所述第三溝槽內形成隔離層，所述隔離層填充滿所述第三溝槽。
- 如請求項1所述的製作方法，其中在所述第一溝槽的側壁上形成第一絕緣層，所述第一絕緣層的厚度小於目標值，位於所述第一溝槽內的所述第一絕緣層圍合成第二溝槽，包括： 在所述第一溝槽的側壁和底壁，以及所述基體上沉積初始第一絕緣層；以及 蝕刻所述初始第一絕緣層，保留位於所述第一溝槽的側壁的所述初始第一絕緣層，保留的所述初始第一絕緣層形成所述第一絕緣層。
- 如請求項1所述的製作方法，其中在所述第二溝槽的側壁上形成第二絕緣層，位於所述第二溝槽內的所述第二絕緣層圍合成第三溝槽，所述第一絕緣層和所述第二絕緣層的厚度之和等於目標值，包括： 在所述第二溝槽的側壁和底壁、所述基體，以及所述第一絕緣層上沉積初始第二絕緣層；以及 蝕刻所述初始第二絕緣層，保留位於所述第二溝槽的側壁的所述初始第二絕緣層，保留的所述初始第二絕緣層形成所述第二絕緣層。
- 如請求項1所述的製作方法，其中所述第一絕緣層的厚度小於所述第二絕緣層的厚度，所述目標值為5-20nm。
- 如請求項1所述的製作方法，其中在所述第三溝槽內形成隔離層，所述隔離層填充滿所述第三溝槽之後，更包括： 對所述基體和所述隔離層平坦化處理。
- 如請求項1至5中任一項所述的製作方法，其中在基體中形成多條間隔設置且沿第一方向延伸的第一溝槽之前，更包括： 提供基體，所述基體包括基底和第三絕緣層，所述基底具有多條間隔設置且沿第二方向延伸的第四溝槽，所述第三絕緣層填充在所述第四溝槽內。
- 如請求項6所述的製作方法，其中提供基體，所述基體包括基底和第三絕緣層，所述基底具有多條間隔設置且沿第二方向延伸的第四溝槽，所述第三絕緣層填充在所述第四溝槽內，包括： 提供基底； 蝕刻所述基底，以在所述基底內形成多條所述第四溝槽，所述第四溝槽的深度大於所述第一溝槽的深度；以及 在每個所述第四溝槽內沉積所述第三絕緣層，所述第三絕緣層填平所述第四溝槽。
- 如請求項7所述的製作方法，其中在每個所述第四溝槽內沉積所述第三絕緣層，所述第三絕緣層填平所述第四溝槽之後，還包括： 在所述基底上沉積保護層，所述保護層覆蓋所述基底和所述第三絕緣層。
- 如請求項6所述的製作方法，其中在所述第三溝槽內形成隔離層，所述隔離層填充滿所述第三溝槽之後，更包括： 去除部分所述第一絕緣層、部分所述第二絕緣層和部分所述第三絕緣層，形成填充空間，所述填充空間暴露所述基底；以及 在所述填充空間內形成覆蓋至少部分所述基底的閘介質層、填充在所述閘介質層之間以及所述閘介質層和所述隔離層之間的導電層，以及覆蓋所述導電層的第四絕緣層。
- 如請求項9所述的製作方法，其中在所述填充空間內形成覆蓋至少部分所述基底的閘介質層、填充在所述閘介質層之間以及所述閘介質層和所述隔離層之間的導電層，以及覆蓋所述導電層的第四絕緣層，包括： 在所述基底暴露的表面上形成初始介質層，位於所述填充空間下部的所述初始介質層形成所述閘介質層，各所述閘介質層之間具有間隙； 在所述填充空間內沉積所述導電層，所述導電層填充在所述閘介質層之間，以及所述閘介質層和所述隔離層之間；以及 在剩餘的所述填充空間內沉積所述第四絕緣層。
- 如請求項10所述的製作方法，其中在所述基底暴露的表面上形成初始介質層，位於所述填充空間下部的所述初始介質層形成所述閘介質層，各所述閘介質層之間具有間隙，包括： 通過熱氧化工藝在暴露的所述基底的表面上形成所述初始介質層。
- 如請求項9所述的製作方法，其中在所述填充空間內形成覆蓋至少部分所述基底的閘介質層、填充在所述閘介質層之間以及所述閘介質層和所述隔離層之間的導電層，以及覆蓋所述導電層的第四絕緣層之後，還包括： 去除所述隔離層，以暴露所述第三溝槽；以及 將所述第三溝槽的開口密封，以使所述第三溝槽內形成空氣隙。
- 如請求項12所述的製作方法，其中將所述第三溝槽的開口密封，以使所述第三溝槽內形成空氣隙，包括： 在所述基體上沉積蓋層，所述蓋層封堵在所述第三溝槽的開口，以形成所述空氣隙。
- 如請求項9所述的製作方法，其中去除部分所述第一絕緣層、部分所述第二絕緣層和部分所述第三絕緣層，形成填充空間，所述填充空間暴露所述基底，包括： 自對準蝕刻所述第一絕緣層、所述第二絕緣層和所述第三絕緣層至初始深度，形成初始填充空間； 在所述基底和所述隔離層暴露在所述初始填充空間的表面上形成支撐層，且所述支撐層填充滿所述基底和所述隔離層之間的所述初始填充空間；以及 利用剩餘的所述初始填充空間，蝕刻所述第一絕緣層、所述第二絕緣層和所述第三絕緣層至預設深度，形成所述填充空間，所述填充空間包括剩餘的所述初始填充空間。
- 一種半導體結構，其中所述半導體結構通過請求項1至14中任一項所述的製作方法形成。
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