TW202315062A

TW202315062A - 記憶體裝置及其形成方法

Info

Publication number: TW202315062A
Application number: TW111126601A
Authority: TW
Inventors: 郭帥
Original assignee: 中國大陸商長鑫存儲技術有限公司
Priority date: 2021-09-15
Filing date: 2022-07-15
Publication date: 2023-04-01
Also published as: WO2023040152A1; CN116133395A; TWI802469B

Abstract

一種記憶體裝置及其形成方法，所述記憶體裝置，包括：半導體基板，半導體基板中形成有若干主動區，所述若干主動區之間通過沿第一方向延伸的若干第一溝槽、第二溝槽以及沿第二方向延伸的若干第三溝槽分隔開；位於所述第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板中的位線摻雜區；位於所述第一溝槽和第三溝槽中的第一隔離層，所述第一隔離層的表面低於所述主動區的表面；位於所述主動區的表面的環繞所述主動區的閘極介電層；位於所述主動區側壁上的閘極介電層表面的環繞所述主動區的金屬閘極，所述金屬閘極的頂部表面低於所述主動區的頂部表面；位於所述主動區的頂部表面的源極區。本發明的記憶體裝置的存儲密度得到提升。

Description

記憶體裝置及其形成方法

本申請涉及記憶體領域，尤其涉及一種記憶體裝置及其形成方法。

動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）是電腦中常用的半導體記憶體裝置，由許多重複的存儲單元組成。每個存儲單元通常包括電容器和電晶體，電晶體的閘極與字線相連、汲極與位線相連、源極與電容器相連，字線上的電壓信號能夠控制電晶體的打開或關閉，進而通過位線讀取存儲在電容器中的資料資訊，或者通過位線將資料資訊寫入到電容器中進行存儲。

為了提高存儲結構的積體度，現有動態隨機存取記憶體（DRAM）中的電晶體通常採用溝槽型的電晶體結構。但是現有的溝槽型的電晶體結構線寬已經微縮到極限，不能進一步提升DRAM的存儲容量，因而怎樣進一步提升DRAM的存儲容量和存儲密度是本領域技術人員亟待解決的問題。

鑒於此，本申請一些實施例提供了一種記憶體裝置的形成方法，包括：提供半導體基板，在所述半導體基板中形成若干主動區，所述若干主動區之間通過沿第一方向延伸的若干第一溝槽、第二溝槽以及沿第二方向延伸的若干第三溝槽分隔開，所述第一溝槽和第二溝槽與所述的第三溝槽連通，所述第一溝槽與所述第二溝槽在第一方向間隔排列，所述第二溝槽的深度小於第一溝槽的深度，且所述第三溝槽的與所述第二溝槽連通處之外區域的深度大於所述第二溝槽的深度；在所述第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板中形成位線摻雜區；在所述第一溝槽和第三溝槽中形成第一隔離層，所述第一隔離層的表面低於所述主動區的表面；在所述主動區的表面形成環繞所述主動區的閘極介電層；在所述主動區側壁上的閘極介電層表面形成環繞所述主動區的金屬閘極，所述金屬閘極的頂部表面低於所述主動區的頂部表面；在所述主動區的頂部表面形成源極區。

在一些實施例中，所述位線摻雜區的寬度大於或等於第二溝槽底部的寬度。

在一些實施例中，所述位線摻雜區通過第一離子植入製程形成，所述第一離子植入製程植入的雜質離子為N型雜質離子或P型雜質離子。

在一些實施例中，在進行第一離子植入製程之前，在所述第一溝槽、第三溝槽和第二溝槽的側壁和底部表面形成保護層；形成保護層後，在所述半導體基板表面上形成遮罩層，所述遮罩層中具有暴露出第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板的開口；以所述遮罩層為遮罩，沿開口對所述第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板的進行第一離子植入製程，在所述第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板中形成位線摻雜區。

在一些實施例中，所述源極區通過第二離子植入製程形成。

在一些實施例中，所述源極區摻雜的雜質離子類型與所述位線摻雜區摻雜的雜質離子類型相同。

在一些實施例中，所述金屬閘極的形成過程包括：在所述閘極介電層表面以及第一隔離層表面形成金屬層；無遮罩蝕刻去除多餘的金屬層，在所述主動區側壁的閘極介電層表面形成環繞所述主動區的金屬閘極。

在一些實施例中，在形成金屬閘極後，形成覆蓋所述金屬閘極並填充滿所述第一溝槽、第三溝槽和第二溝槽的第二隔離層；在所述第三溝槽的第二隔離層中形成沿第二方向延伸並將若干金屬閘極連接的導電連接結構。

在一些實施例中，所述金屬閘極的形成過程包括：在所述閘極介電層表面以及第一隔離層表面形成填充滿第一溝槽、第三溝槽和第二溝槽的金屬層；回蝕刻所述金屬層，使得金屬層的頂部表面低於所述主動區的頂部表面；回蝕刻所述金屬層後，沿第二方向將所述第三溝槽中填充的金屬層切斷，在所述主動區側壁的閘極介電層表面形成環繞所述主動區的金屬閘極。

在一些實施例中，還包括：在所述半導體基板表面上形成與所述源極區連接的電容器。

在一些實施例中，在所述半導體基板表面上形成與所述源極區連接的電容器的過程包括：在所述半導體基板上形成第一介電層；在所述第一介電層中形成暴露出所述源極區表面的通孔；在所述通孔中形成接觸插塞；在所述第一介電層上形成第二介電層；在所述第二介電層中形成暴露出所述接觸插塞的電容孔；在所述電容孔中形成電容器。

在一些實施例中，所述若干主動區呈行列排布。

在一些實施例中，所述若干主動區的形成過程包括：在所述半導體基板上形成沿第一方向延伸的若干平行的第一遮罩圖形，相鄰第一遮罩圖形之間具有交替分佈的第一開口和第二開口，所述第一開口的寬度大於所述第二開口的寬度；在所述第一遮罩圖形上形成沿第二方向延伸的若干平行的第二遮罩圖形，相鄰第二遮罩圖形之間具有第六開口；以所述第二遮罩圖形為遮罩，沿第六開口蝕刻所述第一遮罩圖形，在第一遮罩圖形中形成沿第二方向延伸的若干第三開口，剩餘的第一遮罩圖形形成若干分立的蝕刻遮罩；以所述蝕刻遮罩為遮罩，蝕刻所述半導體基板，在所述半導體基板中形成與第一開口對應的第一溝槽、與第二開口對應的第二溝槽，與第三開口對應的第三溝槽，所述第一溝槽、第二溝槽和第三溝槽之間為主動區，所述第一溝槽和第二溝槽與所述第三溝槽連通，所述第二溝槽的深度小於第一溝槽的深度，且所述第三溝槽的與所述第二溝槽連通處之外區域的深度大於所述第二溝槽的深度。

在一些實施例中，所述第一遮罩圖形和第二遮罩圖形通過自對準雙重圖形製程形成。

在一些實施例中，所述第一遮罩圖形的形成過程包括：在所述半導體基板上形成第一硬遮罩層；在所述第一硬遮罩層上形成沿第一方向延伸且平行排布的若干第一條狀結構；在所述第一條狀結構的側壁和頂部表面以及第一條狀結構之間的第一硬遮罩層表面形成第一犧牲側壁層；在所述第一條狀結構之間填充第一填充層；去除所述第一條狀結構側壁表面的第一犧牲側壁層，在第一條狀結構和第一填充層之間形成第四開口；沿第四開口蝕刻所述第一硬遮罩層，在所述第一硬遮罩層中形成第一開口；形成填充滿第一開口的第二填充層；在第二填充層上形成沿第一方向延伸且平行排布的若干第二條狀結構，每一個所述第二條狀結構覆蓋一個第一開口中的第二填充層以及第一開口兩側的部分第一硬遮罩層；在所述第二條狀結構的側壁和頂部表面以及第二條狀結構之間的第一硬遮罩層和第一填充層表面形成第二犧牲側壁層；在所述第二條狀結構之間填充第三填充層；去除所述第二條狀結構側壁表面的第二犧牲側壁層，在第二條狀結構和第三填充層之間形成第五開口，所述第五開口的寬度小於所述第四開口的寬度；沿第五開口蝕刻所述第一開口之間的第一硬遮罩層，在所述第一硬遮罩層中形成第二開口，所述第二開口的寬度小於所述第一開口的寬度，所述第二開口和所述第一開口之間剩餘的第一硬遮罩層即為第一遮罩圖形。

本發明另一些實施例還提供了一種記憶體裝置，包括：半導體基板，所述半導體基板中形成有若干主動區，所述若干主動區之間通過沿第一方向延伸的若干第一溝槽、第二溝槽以及沿第二方向延伸的若干第三溝槽分隔開，所述第一溝槽和第二溝槽與所述的第三溝槽連通，所述第一溝槽與所述第二溝槽在第一方向間隔排列，所述第二溝槽的深度小於第一溝槽的深度，且所述第三溝槽的與所述第二溝槽連通處之外區域的深度大於所述第二溝槽的深度；位於所述第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板中的位線摻雜區；位於所述第一溝槽和第三溝槽中的第一隔離層，所述第一隔離層的表面低於所述主動區的表面；位於所述主動區的表面的環繞所述主動區的閘極介電層；位於所述主動區側壁上的閘極介電層表面的環繞所述主動區的金屬閘極，所述金屬閘極的頂部表面低於所述主動區的頂部表面；位於所述主動區的頂部表面的源極區。

在一些實施例中，所述位線摻雜區中摻雜的雜質離子為N型雜質離子或P型雜質離子。

在一些實施例中，所述金屬閘極位於所述主動區的側壁上的閘極介電層表面環繞所述主動區，所述金屬閘極未填充滿第一溝槽、第三溝槽和第二溝槽。

在一些實施例中，所述記憶體裝置還包括覆蓋所述金屬閘極並填充滿所述第一溝槽、第三溝槽和第二溝槽的第二隔離層；位於所述第三溝槽中的第二隔離層中的沿第二方向延伸並將若干金屬閘極連接的導電連接結構。

在一些實施例中，所述金屬閘極填充滿第一溝槽、第三溝槽和第二溝槽，且所述金屬閘極低於所述主動區的頂部表面，且所述金屬閘極位於第三溝槽中的部分沿第二方向被切斷。

在一些實施例中，所述記憶體裝置還包括位於所述半導體基板上的與所述源極區連接的電容器

本申請的前述一些實施例提供的記憶體裝置的形成方法，提供半導體基板，在所述半導體基板中形成若干主動區，所述若干主動區之間通過沿第一方向延伸的若干第一溝槽、第二溝槽以及沿第二方向延伸的若干第三溝槽分隔開，所述第一溝槽和第二溝槽與所述的第三溝槽連通，所述第一溝槽與所述第二溝槽在第一方向間隔排列，所述第二溝槽的深度小於第一溝槽的深度，且所述第三溝槽的與所述第二溝槽連通處之外區域的深度大於所述第二溝槽的深度；在所述第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板中形成位線摻雜區；在所述第一溝槽和第三溝槽中形成第一隔離層，所述第一隔離層的表面低於所述主動區的表面；在所述主動區的表面形成環繞所述主動區的閘極介電層；在所述主動區側壁上的閘極介電層表面形成環繞所述主動區的金屬閘極，所述金屬閘極的頂部表面低於所述主動區的頂部表面；在所述主動區的頂部表面形成源極區。通過前述所述的方法形成若干垂直電晶體，每一個垂直電晶體包括一個相應的主動區，位於主動區側壁表面的閘極介電層，位於第二溝槽底部的半導體基板中的位線摻雜區，位於主動區頂部表面的源極區，位於第一溝槽、第二溝槽和第三溝槽側壁的閘極介電層表面上環繞所述主動區的金屬閘極，前述特定結構的垂直電晶體，由於源極區和汲極區是位於主動區的上下兩側，形成的通道區位於主動區的側壁，使得垂直電晶體佔據的半導體基板的面積會較小，使得單位面積上形成的垂直電晶體的數量可以增加，相應的使得後續單位面積上形成與每個電晶體的源極區連接的電容器的數量也可以增加，從而提高記憶體的存儲容量和存儲密度，並且這種特定結構的垂直電晶體能減小體效應，減少後續形成的電容器向基板中產生的漏電流，提高記憶體裝置的電學性能。

如背景技術所言，怎樣進一步提升DRAM的存儲容量和存儲密度是本領域技術人員亟待解決的問題。

研究發現，溝槽型電晶體一般包括位於半導體基板中至少一個掩埋式字線和位於掩埋式字線兩側的半導體基板中的一個汲極區和至少一個源極區。這樣的溝槽型電晶體佔據了較大的半導體基板面積，不利於DRAM積體度的提升，從而使得DRAM的存儲容量和存儲密度受到限制。

為此，本申請提供了一種新型的記憶體裝置及其形成方法，能進一步提升記憶體裝置的存儲容量和存儲密度。

為使本申請的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本申請的具體實施方式做詳細的說明。在詳述本申請實施例時，為便於說明，示意圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本申請的保護範圍。此外，在實際製作中應包含長度、寬度及深度的三維空間尺寸。

參考圖19-圖21，其中圖19為圖21沿切割線AB方向的剖面結構示意圖，圖20為圖21沿切割線CD方向的剖面結構示意圖，提供半導體基板201，在所述半導體基板201中形成若干主動區220，所述若干主動區220之間通過沿第一方向延伸的若干第一溝槽217、第二溝槽218以及沿第二方向延伸的若干第三溝槽219分隔開，所述第一溝槽217和第二溝槽218與所述的第三溝槽219連通，所述第一溝槽217與所述第二溝槽218在第一方向間隔排列，所述第二溝槽218的深度小於第一溝槽217的深度，且所述第三溝槽219的與所述第二溝槽218連通處之外區域的深度大於所述第二溝槽218的深度。

所述半導體基板201的材料可以為矽（Si）、鍺（Ge）、或矽鍺（GeSi）、碳化矽（SiC）；也可以是絕緣體上覆矽（SOI），絕緣體上覆鍺（GOI）；或者還可以為其它的材料，例如砷化鎵等Ⅲ-Ⅴ族化合物。本實施例中所述半導體基板201材料為矽。所述半導體基板201中根據後續形成的垂直電晶體的類型需要摻雜一定的雜質離子，比如可以對所述半導體基板進行阱區摻雜，所述雜質離子可以為N型雜質離子或P型雜質離子，所述P型的雜質離子為硼離子、鎵離子或銦離子一種或幾種，所述N型的雜質離子為磷離子、砷離子或銻離子一種或幾種。

所述主動區220後續用於形成垂直型的電晶體的通道區、源極區和汲極區，若干主動區220是分立的。

在一些實施例中，所述形成的主動區220呈行列排布（參考圖21）。在其他實施例中，所述主動區也可以為其他的排布方式。

在一些實施例中，所述第一方向和所述第二方向相互垂直，兩者的夾角呈90度。在其他實施例中，所述第一方向和第二方向可以不垂直，比如第一方向和第二方向之間的夾角可以為一銳角。

在一些實施例中，若干所述第二溝槽218和第一溝槽217沿第一方向延伸，且在半導體基板201中交替分佈，若干所述第三溝槽219沿第二方向延伸，第三溝槽219與第一溝槽217和第二溝槽218在交叉處連通，所述第二溝槽218的深度小於第一溝槽217的深度，所述第三溝槽219與第二溝槽218在連通處的深度相同或相差較小，且所述第三溝槽219的與所述第二溝槽218連通處之外區域的深度大於所述第二溝槽218的深度。

在一些實施例中，所述第一溝槽217的寬度可以大於所述第二溝槽218的寬度。

在一些實施例中，可以先蝕刻半導體基板201形成沿第一方向延伸並間隔分佈的若干第一溝槽217和第二溝槽218，形成的第一溝槽217的深度大於第二溝槽的深度，然後再蝕刻半導體基板201形成沿第二方向延伸的若干第三溝槽219，從而形成若干分立的主動區220，所述第三溝槽219與第二溝槽218在連通處的深度相同或相差較小，且所述第三溝槽219的與所述第二溝槽218連通處之外區域的深度大於所述第二溝槽218的深度（在形成第三溝槽219時，先在半導體基板201上形成遮罩層，已形成第二溝槽218和第一溝槽217的位置可以通過遮罩層覆蓋而不會被蝕刻，遮罩層僅會暴露出第一溝槽和第二溝槽之間需要被蝕刻的半導體基板的表面）。在一些實施例中，可以先蝕刻半導體基板201形成若干第一溝槽217，然後再蝕刻半導體基板形成若干第二溝槽218，第二溝槽218的深度小於第一溝槽217的深度，最後再蝕刻半導體基板201形成若干第三溝槽219，從而形成若干分立的主動區220，所述第三溝槽219與第二溝槽218在連通處的深度相同或相差較小，且所述第三溝槽219的與所述第二溝槽218連通處之外區域的深度大於所述第二溝槽218的深度。在其他實施例中，所述第一溝槽217、第二溝槽218和第三溝槽219也可以同時蝕刻所述半導體基板201形成。

本實施例中，所述若干主動區220通過自對準雙重圖形遮罩製程形成，下面結合圖1-圖21對所述主動區220的形成過程進行詳細的描述。

參考圖1，在所述半導體基板201上形成第一硬遮罩層202；在所述第一硬遮罩層202上形成第一材料層203。

所述第一硬遮罩層202後續用於形成第一遮罩圖形。在一些實施例中，所述第一硬遮罩層202可以為單層或多層堆疊結構，所述第一硬遮罩層202的材料可以為多晶矽、非晶矽、非晶碳、氮化矽、氮氧化矽、氧化矽、氮碳化矽、碳氧化矽、碳化矽、鍺化矽中的一種或幾種。第一硬遮罩層202的形成製程可以為常壓或低壓化學氣相沉積（CVD）、電漿增強化學氣相沉積（PECVD）、熱化學氣相沉積法（Thermal CVD）、物理氣相沉積法（PVD）、原子層沉積法（ALD）、濺射、濺鍍、電鍍、旋塗法、其它適合的方法及/或上述的組合。本實施例中，所述第一硬遮罩層202的材料為多晶矽。

在一些實施例中，所述第一硬遮罩層202與半導體基板201之間還可以形成第一蝕刻停止層（圖中未示出），所述第一蝕刻停止層用於在圖形化所述第一硬遮罩層時保護底下的材料層不會被過蝕刻。所述第一蝕刻停止層的材料與所述第一硬遮罩層的材料不相同，所述第一蝕刻停止層的材料為氮化矽、氮氧化矽、氧化矽、氮碳化矽、碳氧化矽的一種或幾種。本實施例中，所述第一蝕刻停止層的材料為氧化矽。

所述第一材料層203後續用於形成第一條狀結構。在一些實施例中，所述第一材料層203可以為單層或多層堆疊結構，所述第一材料層203的材料可以為多晶矽、非晶矽、非晶碳、氮化矽、氮氧化矽、氧化矽、氮碳化矽、碳氧化矽、碳化矽、鍺化矽中的一種或幾種。本實施例中，所述第一材料層203的材料為非晶碳。

在一些實施例中，所述第一材料層203和所述第一硬遮罩層202之間還可以形成第二蝕刻停止層（圖中未示出），所述第二蝕刻停止層用於在圖形化所述第一材料層203時保護底下的材料層不會被過蝕刻。所述第二蝕刻停止層的材料與所述第一材料層203不相同。所述第二蝕刻停止層的材料為氮化矽、氮氧化矽、氧化矽、氮碳化矽、碳氧化矽的一種或幾種。本實施例中，所述第二蝕刻停止層的材料為氮氧化矽。

參考圖2和圖3，圖2為圖3沿切割線AB方向的剖面結構示意圖，圖形化所述第一材料層203（參考圖1），在所述第一硬遮罩層202上形成沿第一方向延伸且平行排布的若干第一條狀結構204。

所述第一條狀結構204呈長條狀，所述若干第一條狀結構204是分立的，且相互平行，相鄰第一條狀結構204之間具有開口205。

在一些實施例中，圖形化所述第一材料層203採用異向性的乾式蝕刻製程，具體的可以為異向性的電漿蝕刻製程。

在一些實施例中，在圖形化所述第一材料層203之前，還可以在所述第一材料層203上形成圖形化的光阻層（圖中未示出），以所述圖形化的光阻層為遮罩，蝕刻所述第一材料層203，形成第一條狀結構204；去除所述圖形化的光阻層。

參考圖4，在所述第一條狀結構204的側壁和頂部表面以及第一條狀結構204之間的第一硬遮罩層202表面形成第一犧牲側壁層206。

所述第一犧牲側壁層206材料與所述第一條狀結構204的材料不相同，所述第一犧牲側壁層206的材料可以為多晶矽、非晶矽、非晶碳、氮化矽、氮氧化矽、氧化矽、氮碳化矽、碳氧化矽、碳化矽、鍺化矽中的一種或幾種。形成所述第一犧牲側壁層206採用沉積製程，所述沉積製程包括原子層沉積製程。

參考圖5，在所述第一條狀結構204之間填充第一填充層207。

所述第一填充層207位於第一條狀結構204之間的第一犧牲側壁層206表面，填充滿第一條狀結構204之間的開口。

後續通過去除所述第一條狀結構204側壁表面的第一犧牲側壁層206，在第一條狀結構204和第一填充層207之間形成第四開口。

所述第一填充層207的材料與所述第一犧牲側壁層206的材料不相同。在一些實施例中，所述第一填充層207的材料可以為多晶矽、非晶矽、非晶碳、氮化矽、氮氧化矽、氧化矽、氮碳化矽、碳氧化矽、碳化矽、鍺化矽、有機材料中的一種或幾種。第一填充層207的形成製程可以為常壓或低壓化學氣相沉積（CVD）、電漿增強化學氣相沉積（PECVD）、熱化學氣相沉積法（Thermal CVD）、物理氣相沉積法（PVD）、原子層沉積法（ALD）、濺射、濺鍍、電鍍、旋塗法、其它適合的方法及/或上述的組合。

在一些實施例中，所述形成的第一填充層207的表面可以與所述第一條狀結構204頂部表面上的第一犧牲側壁層206齊平。具體的，形成覆蓋所述第一犧牲側壁層206以及填充滿第一條狀結構204之間剩餘的開口的第一填充材料層後，通過化學機械遮罩製程去除高於第一條狀結構204頂部表面上的第一犧牲側壁層206表面的第一填充層，將開口中剩餘的第一填充材料層作為第一填充層207。

在一些實施例中，所述形成的第一填充層的表面可以與所述第一條狀結構204頂部表面齊平。具體的，形成覆蓋所述第一犧牲側壁層206以及填充滿第一條狀結構204之間剩餘的開口的第一填充材料層後，通過化學機械遮罩製程去除高於第一條狀結構204頂部表面的第一犧牲側壁層206和第一填充材料層，暴露出所述第一條狀結構204的頂部表面，將開口中剩餘的第一填充材料層作為第一填充層，因而形成的第一填充層頂部表面與所述第一條狀結構的頂部表面齊平，後續在形成第三開口後，在蝕刻所述第一硬遮罩層時，能減小填充層和第一條狀結構高度不同帶來的蝕刻負載效應，提高形成的第一遮罩圖形的位置和尺寸的精度以及保持較好的側壁形貌，進而使得斷開第一遮罩圖形後形成的塊狀遮罩圖形位置和尺寸的精度較高以及保持較好的側壁形貌，最終使得以塊狀遮罩圖形為遮罩蝕刻半導體基板形成的主動區的位置和尺寸的精度較高以及保持較好的側壁形貌。

參考圖6去除所述第一條狀結構204側壁表面的第一犧牲側壁層，在第一條狀結構204和第一填充層207之間形成第四開口208。

在一些實施例中，去除所述第一條狀結構204側壁表面的第一犧牲側壁層採用異向性的乾式蝕刻製程，包括異向性的電漿蝕刻製程。

需要說明的是，在一些實施例中，在去除所述第一條狀結構204側壁表面的第一犧牲側壁層時，所述第一條狀結構204頂部表面的第一犧牲側壁層也會被去除。

參考圖7-圖9，圖7為圖9沿切割線AB方向的剖面結構示意圖，圖8為圖9沿切割線CD方向的剖面結構示意圖，沿第四開口蝕刻所述第一硬遮罩層202，在所述第一硬遮罩層202中形成沿第一方向延伸的若干第一開口210。

在一些實施例中，蝕刻所述第一硬遮罩層202採用異向性的乾式蝕刻製程，包括異向性的電漿蝕刻製程。

本申請中所述第一開口210通過前述的自對準雙重圖形製程形成，後續在形成主動區時，使得主動區之間的與第一開口對應的第一溝槽寬度可以較小，從而使得主動區的面積可以較大。

參考圖10，圖10在圖7的基礎上進行，形成填充滿第一開口的第二填充層；在第二填充層上形成沿第一方向延伸且平行排布的若干第二條狀結構211，每一個所述第二條狀結構211覆蓋一個第一開口中的第二填充層以及第一開口兩側的部分第一硬遮罩層202，且相鄰的兩個第二條狀結構211之間暴露出一個開口中填充的第二填充層。

在一些實施例中，所述第二填充層和第二條狀結構211在同一步製程中形成，具體過程包括：在所述第一硬遮罩層202表面形成第二材料層，所述第二材料層填充滿所述第一開口；蝕刻去除部分第二材料層，形成若干第二條狀結構211和填充滿第一開口的第二填充層。

所述第二填充層和和第二條狀結構211的材料與所述第一硬遮罩層202的材料不相同。在一些實施例中，所述第二填充層和和第二條狀結構211的材料可以為多晶矽、非晶矽、非晶碳、氮化矽、氮氧化矽、氧化矽、氮碳化矽、碳氧化矽、碳化矽、鍺化矽、有機材料中的一種或幾種。

參考圖11，在所述第二條狀結構211的側壁和頂部表面以及第二條狀結構211之間的第一硬遮罩層202和第一填充層表面形成第二犧牲側壁層212。

所述第二犧牲側壁層212材料與所述第二條狀結構211的材料不相同，在一些實施例中，所述第二犧牲側壁層212的材料可以為多晶矽、非晶矽、非晶碳、氮化矽、氮氧化矽、氧化矽、氮碳化矽、碳氧化矽、碳化矽、鍺化矽中的一種或幾種。形成所述第二犧牲側壁層212採用沉積製程，所述沉積製程包括原子層沉積製程。

參考圖12，在所述第二條狀結構211之間填充第三填充層213。

所述第三填充層213位於第二條狀結構211之間的第二犧牲側壁層212上，且填充滿第二條狀結構211之間的空間。

後續通過去除所述第二條狀結構211側壁表面的第二犧牲側壁層，在第二條狀結構211和第三填充層213之間形成第五開口。

所述第三填充層213的材料與所述第二犧牲側壁層212的材料不相同。在一些實施例中，所述第三填充層213的材料可以為多晶矽、非晶矽、非晶碳、氮化矽、氮氧化矽、氧化矽、氮碳化矽、碳氧化矽、碳化矽、鍺化矽、有機材料中的一種或幾種。第三填充層213的形成製程可以為常壓或低壓化學氣相沉積（CVD）、電漿增強化學氣相沉積（PECVD）、熱化學氣相沉積法（Thermal CVD）、物理氣相沉積法（PVD）、原子層沉積法（ALD）、濺射、濺鍍、電鍍、旋塗法、其它適合的方法及/或上述的組合。

參考圖13-圖15，圖13為圖15沿切割線AB方向的剖面結構示意圖，圖14為圖15沿切割線CD方向的剖面結構示意圖，去除所述第二條狀結構211側壁表面的第二犧牲側壁層212（參考圖12），在第二條狀結構211和第三填充層213之間形成第五開口，所述第五開口的寬度小於前述所述的第四開口的寬度；沿第五開口蝕刻所述第一開口210之間的第一硬遮罩層，在所述第一硬遮罩層中形成第二開口214，所述第二開口214的寬度小於所述第一開口210的寬度，若干第二開口214和第一開口210交替分佈，所述第二開口214和所述第一開口210之間剩餘的第一硬遮罩層即為第一遮罩圖形209。

所述形成的若干第一遮罩圖形209是分立的，具體的，所述形成的第一遮罩圖形209沿第一方向延伸且相互平行，相鄰第一遮罩圖形209之間具有交替分佈的第一開口210和第二開口214。

所述形成的第二開口214的寬度小於所述第一開口210的寬度，後續在同一蝕刻製程蝕刻半導體基板201時，使得所述第二開口214底部的半導體基板的蝕刻速率大於所述第一開口底部的半導體基板的蝕刻速率，從而使得半導體基板201中對應形成的第二溝槽的深度小於第一溝槽的深度，在使得形成第一溝槽和第二溝槽的尺寸較小的同時，可以簡化第一溝槽和第二溝槽的形成製程。

本申請中前述第一遮罩圖形209通過前述的自對準雙重圖形製程形成，後續在形成主動區時，使得主動區之間的第一溝槽和第二溝槽的寬度都可以較小，從而使得主動區的面積可以較大。

在所述半導體基板201上形成沿第一方向延伸的若干平行的第一遮罩圖形209，相鄰第一遮罩圖形209之間具有交替分佈的第一開口210和第二開口214，所述第一開口210的寬度大於所述第二開口214的寬度後，還包括：在所述第一遮罩圖形209上形成沿第二方向延伸的若干平行的第二遮罩圖形，相鄰第二遮罩圖形之間具有第六開口，所述第二遮罩圖形也採用自對準雙重圖形製程形成；以所述第二遮罩圖形為遮罩，沿第六開口蝕刻所述第一遮罩圖形，在第一遮罩圖形中形成沿第二方向延伸的若干第三開口215，剩餘的第一遮罩圖形形成若干分立的蝕刻遮罩216（參考圖16-圖18，圖16為圖18沿切割線AB方向的剖面結構示意圖，圖17為圖18沿切割線CD方向的剖面結構示意圖）。

參考圖19-21，以所述蝕刻遮罩為遮罩，蝕刻所述半導體基板201，在所述半導體基板201中形成與第一開口對應的第一溝槽217、與第二開口對應的第二溝槽218，與第三開口對應的第三溝槽219，所述第一溝槽217、第二溝槽218和第三溝槽219之間為主動區220，所述第一溝槽217和第二溝槽218與所述第三溝槽219連通，所述第二溝槽218的深度小於第一溝槽217的深度，且所述第三溝槽219的與所述第二溝槽218連通處之外區域的深度大於所述第二溝槽218的深度。

蝕刻所述半導體基板201採用異向性的乾式蝕刻製程，包括異向性的電漿蝕刻製程。

所述蝕刻遮罩可以在蝕刻半導體基板的過程中同步去除，或者在形成主動區後採用額外的蝕刻製程去除。

參考圖22和圖23，圖22在圖19的基礎上進行，圖23在圖20的基礎上進行，在所述第一溝槽217、第三溝槽219和第二溝槽218的側壁和底部表面形成保護層221。

所述保護層221在後續進行離子植入時保護所述主動區220的側壁表面。

在一些實施例中，所述保護層221的材料可以為氧化矽。所述保護層221通過氧化製程形成，具體可以為爐管氧化。

參考圖24和圖25，形成保護層後221，在所述半導體基板201表面上形成遮罩層222，所述遮罩層222中具有暴露出第二溝槽218的底部以及第二溝槽218與第三溝槽219連通處底部的半導體基板201的開口。

所述遮罩層222可以為單層或多層堆疊結構（比如雙層堆疊結構）。在一些實施例中，所述遮罩層222可以包括硬遮罩材料層和位於硬遮罩材料層表面上的光阻層。所述硬遮罩材料層的材料可以為氮化矽、氮氧化矽、氧化矽、氮碳化矽、碳氧化矽中的一種或幾種。

參考圖26和圖27，以所述遮罩層222為遮罩，沿開口對所述第二溝槽218的底部以及第二溝槽218與第三溝槽219連通處底部的半導體基板201的進行第一離子植入製程，在所述第二溝槽218的底部以及第二溝槽218與第三溝槽219連通處底部的半導體基板201中形成位線摻雜區223。

形成所述位線摻雜區223通過第一離子植入，所述位線摻雜區223中植入的雜質離子的類型與主動區220阱區植入的雜質離子的類型不同，比如當主動區220中阱區植入P型雜質離子時，則所述位線摻雜區233中植入N型的雜質離子，當所述當主動區220中阱區植入N型雜質離子時，則所述位線摻雜區233中植入P型的雜質離子。所述位線摻雜區233中植入的雜質離子為N型雜質離子或P型雜質離子，所述P型的雜質離子為硼離子、鎵離子或銦離子一種或幾種，所述N型的雜質離子為磷離子、砷離子或銻離子一種或幾種。

在一些實施例中，進行第一離子植入後，還需要進行退火製程，以啟動摻雜離子。

在一些實施例中，所述形成的位線摻雜區223的寬度大於或等於第二溝槽218底部的寬度，所述位線摻雜區223的底部與第一溝槽217的底部平齊或者高於所述第一溝槽217的底部（位線摻雜區223的底部相對於第一溝槽217的底部與主動區220的表面更近）。

所述位線摻雜區223與主動區220接觸的部分作為垂直電晶體的汲極，相鄰第一開口210之間的具有兩個主動區220，這兩個主動區220中形成的垂直電晶體共用一個汲極，以提高器件的積體度，並且每一個位線摻雜區223將沿第一方向上的每相鄰的兩排垂直電晶體的汲極電連接，以提高垂直電晶體的操控能力，進而提高對後續形成的記憶體的操作能力（讀、寫和刪除）。

在一些實施例中，參考圖28和29，形成位線摻雜區223後，去除所述保護層221和遮罩層222。

去除所述保護層221和遮罩層222採用濕式蝕刻製程。

參考圖30和圖31，在所述第一溝槽217和第三溝槽219中形成第一隔離層224，所述第一隔離層224的表面低於所述主動區220的表面。

所述第一隔離層224用於相鄰主動區以及相鄰位線摻雜區223之間的電性隔離。在一些實施例中，所述第一隔離層224的材料為氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(FSG)、低介電常數（K小於2.8）材料、其它適合的材料及/或上述的組合。

在一些實施例中，所述第一隔離層224的形成過程包括：通過沉積製程在主動區220表面以及第一溝槽217、第二溝槽218和第三溝槽219中形成第一隔離材料層；回蝕刻去除部分所述第一隔離材料層，在所述第一溝槽217和第三溝槽219中形成第一隔離層224。

參考圖32和圖33，在所述主動區220的表面形成環繞所述主動區220的閘極介電層225；在所述主動區220側壁上的閘極介電層225表面形成環繞所述主動區220的金屬閘極226，所述金屬閘極226的頂部表面低於所述主動區220的頂部表面。

所述閘極介電層225的材料可以為氧化矽或高K（介電常數）介電材料，所述高K介電材料為HfO ₂、TiO ₂、HfZrO、HfSiNO、Ta ₂O ₅、ZrO ₂、ZrSiO ₂、Al ₂O ₃、SrTiO ₃或BaSrTiO中的一種或幾種。

所述閘極介電層225可以通過氧化或沉積製程形成。

在一些實施例中，可以去除所述保護層221後，形成所述閘極介電層225。在另一實施例中，所述保護層221可以不去除，直接在所述保護層221上形成閘極介電層。

在一些實施例中，在形成閘極介電層225時，所述閘極介電層225也可以形成在所述第一溝槽、第二溝槽和第三溝槽的底部表面以及主動區的頂部表面。

所述形成的金屬閘極226環繞每一個主動區的側壁，所述金屬閘極226的頂部表面低於所述主動區220的頂部表面，可以提高金屬閘極226對主動區側壁中形成通道的控制能力，提高形成垂直電晶體的性能。

在一些實施例中，所述金屬閘極226的材料可以為W、Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、WN、WSi中的一種或幾種。

在一些實施例中，所述金屬閘極226的形成過程包括：在所述閘極介電層表面以及第一隔離層表面形成金屬層；無遮罩蝕刻去除多餘的金屬層，在所述主動區側壁的閘極介電層表面形成環繞所述主動區的金屬閘極226。這種製程中相鄰的主動區220側壁上的金屬閘極226之間是不存在電連接的，若干金屬閘極226是分立的。後續可以形成將第二方向上的每一行中的多個金屬閘極電連接的導電連接結構，相鄰行的金屬閘極仍是斷開的，以提高垂直電晶體的操控能力，進而提高對後續形成的記憶體的操作能力（讀、寫和刪除）。

在另一些實施例中，所述金屬閘極的形成過程包括：在所述閘極介電層表面以及第一隔離層表面形成填充滿第一溝槽、第三溝槽和第二溝槽的金屬層；回蝕刻所述金屬層，使得金屬層的頂部表面低於所述主動區的頂部表面；回蝕刻所述金屬層後，沿第二方向將所述第三溝槽中填充的金屬層切斷，在所述主動區側壁的閘極介電層表面形成環繞所述主動區的金屬閘極。這種方式形成的金屬閘極，第二方向上每一行的多個金屬閘極是連接在一起的，第二方向上相鄰行的金屬閘極是斷開的。

參考圖34和圖35，在所述主動區220的頂部表面形成源極區227。

所述源極區227中摻雜的雜質離子的類型與位線摻雜區223中摻雜的雜質離子的類型相同，且與主動區中阱區摻雜的雜質離子的類型不相同。所述源極區227通過第二離子植入製程形成。所述源極區227中植入的（摻雜的）雜質離子為N型雜質離子或P型雜質離子，所述P型的雜質離子為硼離子、鎵離子或銦離子一種或幾種，所述N型的雜質離子為磷離子、砷離子或銻離子一種或幾種。

在一些實施例中，參考圖36和圖37，在形成若干分立的金屬閘極226後，形成覆蓋所述金屬閘極226並填充滿所述第一溝槽、第三溝槽和第二溝槽的第二隔離層228；在所述第三溝槽的第二隔離層228中形成沿第二方向延伸並將若干金屬閘極226連接的導電連接結構。

在一些實施例中，當形成的第二方向上每一行的多個金屬閘極本身就是連接在一起的，第二方向上相鄰行的金屬閘極是斷開的時，直接形成填充滿所述第一溝槽、第三溝槽和第二溝槽的第二隔離層，無需額外再形成導電連接結構。

本申請中，通過前述製程形成若干垂直電晶體，每一個垂直電晶體包括一個相應的主動區220，位於主動區220側壁表面的閘極介電層225，位於第二溝槽底部的半導體基板中的位線摻雜區223，位於主動區220頂部表面的源極區227，位於第一溝槽、第二溝槽和第三溝槽側壁的閘極介電層表面上環繞所述主動區220的金屬閘極226，前述特定結構的垂直電晶體，由於源極區和汲極區是位於主動區的上下兩側，形成的通道區位於主動區的側壁，使得垂直電晶體佔據的半導體基板的面積會較小，使得單位面積上形成的垂直電晶體的數量可以增加，相應的使得後續單位面積上形成與每個電晶體的主動區連接的電容器的數量也可以增加，從而提高記憶體的存儲容量和存儲密度，並且這種特定結構的垂直電晶體能減小體效應，減少後續形成的電容器向基板中產生的漏電流，提高記憶體裝置的電學性能。

在一些實施例中，在形成所述源極區227後，還包括，在所述半導體基板201表面上形成與源極區227連接的電容器。

在一些實施例中，在所述半導體基板201表面上形成與源極區227連接的電容器的過程包括：參考圖38和圖39，在所述第二隔離層228上形成第一介電層230；在所述第一介電層230和第二隔離層228中形成暴露出所述源極區227表面的通孔231。在一些實施例中，所述形成的通孔231的開口可以向兩側擴寬，以便於後續形成接觸插塞，並使得形成的接觸插塞頂部表面與後續形成的電容器的接觸面積增大。參考圖40和圖41，在所述通孔中形成接觸插塞232，所述接觸插塞232的材料為金屬。參考圖42和圖43，在所述第二介電層230上形成第三介電層233；在所述第三介電層233中形成暴露出所述接觸插塞232的電容孔；在所述電容孔中形成電容器234。

在一些實施例中，所述電容器234包括下電極層、位於下電極層上的介電層、和位於介電層上的上電極層。

在一些實施例中，所述介電層的材料可以為高K介電材料，以提高單位面積電容器的電容值，所述高K介電材料包括HfO ₂、TiO ₂、HfZrO、HfSiNO、Ta ₂O ₅、ZrO ₂、ZrSiO ₂、Al ₂O ₃、SrTiO ₃或BaSrTiO中的一種或上述材料所組成群組中的兩種以上所形成的疊層。

在一些實施例中，所述上電極層和下電極層的材料可以為鎢、鈦、鎳、鋁、鉑、氮化鈦、N型多晶矽、P型多晶矽中的一種或上述材料所組成群組中的兩種以上所形成的疊層，還可以包括金屬氮化物及金屬矽化物中的一種或兩種所形成的化合物，如氮化鈦（Titanium Nitride）、矽化鈦（Titanium Silicide）、矽化鎳（Nickel Silicide）、矽氮化鈦（TiSixNy）等。

在其他一些實施例中，所述電容器也可以採用現有的雙面電容形成製程形成。

本發明一些實施例還提供了一種記憶體裝置，參考圖42和圖43並結合參考圖19-圖21，包括：半導體基板201，所述半導體基板201中形成有若干主動區220，所述若干主動區220之間通過沿第一方向延伸的若干第一溝槽217、第二溝槽218以及沿第二方向延伸的若干第三溝槽219分隔開，所述第一溝槽217和第二溝槽218與所述的第三溝槽219連通，所述第一溝槽217與所述第二溝槽218在第一方向間隔排列，所述第二溝槽218的深度小於第一溝槽217的深度，且所述第三溝槽219的與所述第二溝槽218連通處之外區域的深度大於所述第二溝槽218的深度；位於所述第二溝槽218的底部以及第二溝槽218與第三溝槽219連通處底部的半導體基板201中的位線摻雜區223；位於所述第一溝槽217和第三溝槽219中的第一隔離層224，所述第一隔離層224的表面低於所述主動區220的表面；位於所述主動區220的表面的環繞所述主動區220的閘極介電層225；位於所述主動區220側壁上的閘極介電層225表面的環繞所述主動區220的金屬閘極226，所述金屬閘極226的頂部表面低於所述主動區220的頂部表面；位於所述主動區220的頂部表面的源極區227。

在一些實施例中，所述位線摻雜區223的寬度大於或等於第二溝槽218底部的寬度。

在一些實施例中，所述位線摻雜區223中摻雜的雜質離子為N型雜質離子或P型雜質離子。

在一些實施例中，所述源極區227摻雜的雜質離子類型與所述位線摻雜區223摻雜的雜質離子類型相同。

在一些實施例中，所述金屬閘極226位於所述主動區的側壁上的閘極介電層表面環繞所述主動區，所述金屬閘極226未填充滿第一溝槽、第三溝槽和第二溝槽。

在一些實施例中，還包括，覆蓋所述金屬閘極226並填充滿所述第一溝槽、第三溝槽和第二溝槽的第二隔離層228；位於所述第三溝槽中的第二隔離層228中的沿第二方向延伸並將若干金屬閘極連接的導電連接結構229（參考圖43）。

在另一些實施例中，所述金屬閘極填充滿第一溝槽、第三溝槽和第二溝槽，且所述金屬閘極低於所述主動區的頂部表面，且所述金屬閘極位於第三溝槽中的部分沿第二方向被切斷。

在一些實施例中，還包括位於所述半導體基板201上的與所述源極區227連接的電容器234。

需要說明的是，本實施例（記憶體裝置）與前述實施例（記憶體裝置的形成過程）中相同或相似結構的限定或描述，在本實施例中不再贅述，具體請參考前述實施例中相應部分的限定或描述。

本申請雖然已以較佳實施例公開如上，但其並不是用來限定本申請，任何本領域技術人員在不脫離本申請的精神和範圍內，都可以利用上述揭示的方法和技術內容對本申請技術方案做出可能的變動和修改，因此，凡是未脫離本申請技術方案的內容，依據本申請的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本申請技術方案的保護範圍。

201:半導體基板 202:第一硬遮罩層 203:第一材料層 204:第一條狀結構 205:開口 206:第一犧牲側壁層 207:第一填充層 208:第四開口 209:第一遮罩圖形 210:第一開口 211:第二條狀結構 212:第二犧牲側壁層 213:第三填充層 214:第二開口 215:第三開口 216:蝕刻遮罩 217:第一溝槽 218:第二溝槽 219:第三溝槽 220:主動區 221:保護層 222:遮罩層 223:位線摻雜區 224:第一隔離層 225:閘極介電層 226:金屬閘極 227:主動區 228:第二隔離層 229:導電連接結構 230:第一介電層 231:通孔 232:接觸插塞 233:位線摻雜區 234:電容器

圖1-圖43為本申請一些實施例記憶體裝置形成過程的結構示意圖。

201:半導體基板

220:主動區

223:位線摻雜區

224:第一隔離層

225:閘極介電層

226:金屬閘極

227:源極區

228:第二隔離層

230:第一介電層

232:接觸插塞

233:位線摻雜區

234:電容器

Claims

一種記憶體裝置的形成方法，其中，包括：提供半導體基板，在所述半導體基板中形成若干主動區，所述若干主動區之間通過沿第一方向延伸的若干第一溝槽、第二溝槽以及沿第二方向延伸的若干第三溝槽分隔開，所述第一溝槽和第二溝槽與所述的第三溝槽連通，所述第一溝槽與所述第二溝槽在第一方向間隔排列，所述第二溝槽的深度小於第一溝槽的深度，且所述第三溝槽的與所述第二溝槽連通處之外區域的深度大於所述第二溝槽的深度；在所述第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板中形成位線摻雜區；在所述第一溝槽和第三溝槽中形成第一隔離層，所述第一隔離層的表面低於所述主動區的表面；在所述主動區的表面形成環繞所述主動區的閘極介電層；在所述主動區側壁上的閘極介電層表面形成環繞所述主動區的金屬閘極，所述金屬閘極的頂部表面低於所述主動區的頂部表面；在所述主動區的頂部表面形成源極區。
如請求項1所述的記憶體裝置的形成方法，其中，所述位線摻雜區的寬度大於或等於第二溝槽底部的寬度。
如請求項2所述的記憶體裝置的形成方法，其中，所述位線摻雜區通過第一離子植入製程形成，所述第一離子植入製程植入的雜質離子為N型雜質離子或P型雜質離子，優選地，在進行第一離子植入製程之前，在所述第一溝槽、第三溝槽和第二溝槽的側壁和底部表面形成保護層；形成保護層後，在所述半導體基板表面上形成遮罩層，所述遮罩層中具有暴露出第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板的開口；以所述遮罩層為遮罩，沿開口對所述第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板的進行第一離子植入製程，在所述第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板中形成位線摻雜區，優選地，在形成金屬閘極後，形成覆蓋所述金屬閘極並填充滿所述第一溝槽、第三溝槽和第二溝槽的第二隔離層；在所述第三溝槽的第二隔離層中形成沿第二方向延伸並將若干金屬閘極連接的導電連接結構。
如請求項1所述的記憶體裝置的形成方法，其中，所述源極區通過第二離子植入製程形成，優選地，所述源極區摻雜的雜質離子類型與所述位線摻雜區摻雜的雜質離子類型相同。
如請求項1所述的記憶體裝置的形成方法，其中，所述金屬閘極的形成過程包括：在所述閘極介電層表面以及第一隔離層表面形成金屬層；無遮罩蝕刻去除多餘的金屬層，在所述主動區側壁的閘極介電層表面形成環繞所述主動區的金屬閘極。
如請求項1所述的記憶體裝置的形成方法，其中，所述金屬閘極的形成過程包括：在所述閘極介電層表面以及第一隔離層表面形成填充滿第一溝槽、第三溝槽和第二溝槽的金屬層；回蝕刻所述金屬層，使得金屬層的頂部表面低於所述主動區的頂部表面；回蝕刻所述金屬層後，沿第二方向將所述第三溝槽中填充的金屬層切斷，在所述主動區側壁的閘極介電層表面形成環繞所述主動區的金屬閘極。
如請求項1所述的記憶體裝置的形成方法，其中，還包括：在所述半導體基板表面上形成與所述源極區連接的電容器，優選地，在所述半導體基板表面上形成與所述源極區連接的電容器的過程包括：在所述半導體基板上形成第一介電層；在所述第一介電層中形成暴露出所述源極區表面的通孔；在所述通孔中形成接觸插塞；在所述第一介電層上形成第二介電層；在所述第二介電層中形成暴露出所述接觸插塞的電容孔；在所述電容孔中形成電容器。
如請求項1所述的記憶體裝置的形成方法，其中，所述若干主動區呈行列排布，優選地，所述若干主動區的形成過程包括：在所述半導體基板上形成沿第一方向延伸的若干平行的第一遮罩圖形，相鄰第一遮罩圖形之間具有交替分佈的第一開口和第二開口，所述第一開口的寬度大於所述第二開口的寬度；在所述第一遮罩圖形上形成沿第二方向延伸的若干平行的第二遮罩圖形，相鄰第二遮罩圖形之間具有第六開口；以所述第二遮罩圖形為遮罩，沿第六開口蝕刻所述第一遮罩圖形，在第一遮罩圖形中形成沿第二方向延伸的若干第三開口，剩餘的第一遮罩圖形形成若干分立的蝕刻遮罩；以所述蝕刻遮罩為遮罩，蝕刻所述半導體基板，在所述半導體基板中形成與第一開口對應的第一溝槽、與第二開口對應的第二溝槽，與第三開口對應的第三溝槽，所述第一溝槽、第二溝槽和第三溝槽之間為主動區，所述第一溝槽和第二溝槽與所述第三溝槽連通，所述第二溝槽的深度小於第一溝槽的深度，且所述第三溝槽的與所述第二溝槽連通處之外區域的深度大於所述第二溝槽的深度，優選地，所述第一遮罩圖形和第二遮罩圖形通過自對準雙重圖形製程形成，優選地，所述第一遮罩圖形的形成過程包括：在所述半導體基板上形成第一硬遮罩層；在所述第一硬遮罩層上形成沿第一方向延伸且平行排布的若干第一條狀結構；在所述第一條狀結構的側壁和頂部表面以及第一條狀結構之間的第一硬遮罩層表面形成第一犧牲側壁層；在所述第一條狀結構之間填充第一填充層；去除所述第一條狀結構側壁表面的第一犧牲側壁層，在第一條狀結構和第一填充層之間形成第四開口；沿第四開口蝕刻所述第一硬遮罩層，在所述第一硬遮罩層中形成第一開口；形成填充滿第一開口的第二填充層；在第二填充層上形成沿第一方向延伸且平行排布的若干第二條狀結構，每一個所述第二條狀結構覆蓋一個第一開口中的第二填充層以及第一開口兩側的部分第一硬遮罩層；在所述第二條狀結構的側壁和頂部表面以及第二條狀結構之間的第一硬遮罩層和第一填充層表面形成第二犧牲側壁層；在所述第二條狀結構之間填充第三填充層；去除所述第二條狀結構側壁表面的第二犧牲側壁層，在第二條狀結構和第三填充層之間形成第五開口，所述第五開口的寬度小於所述第四開口的寬度；沿第五開口蝕刻所述第一開口之間的第一硬遮罩層，在所述第一硬遮罩層中形成第二開口，所述第二開口的寬度小於所述第一開口的寬度，所述第二開口和所述第一開口之間剩餘的第一硬遮罩層即為第一遮罩圖形。
一種記憶體裝置，其中，包括：半導體基板，所述半導體基板中形成有若干主動區，所述若干主動區之間通過沿第一方向延伸的若干第一溝槽、第二溝槽以及沿第二方向延伸的若干第三溝槽分隔開，所述第一溝槽和第二溝槽與所述的第三溝槽連通，所述第一溝槽與所述第二溝槽在第一方向間隔排列，所述第二溝槽的深度小於第一溝槽的深度，且所述第三溝槽的與所述第二溝槽連通處之外區域的深度大於所述第二溝槽的深度；位於所述第二溝槽的底部以及第二溝槽與第三溝槽連通處底部的半導體基板中的位線摻雜區；位於所述第一溝槽和第三溝槽中的第一隔離層，所述第一隔離層的表面低於所述主動區的表面；位於所述主動區的表面的環繞所述主動區的閘極介電層；位於所述主動區側壁上的閘極介電層表面的環繞所述主動區的金屬閘極，所述金屬閘極的頂部表面低於所述主動區的頂部表面；位於所述主動區的頂部表面的源極區。
如請求項9所述的記憶體裝置，其中，所述位線摻雜區的寬度大於或等於第二溝槽底部的寬度，優選地，所述位線摻雜區中摻雜的雜質離子為N型雜質離子或P型雜質離子，優選地，所述源極區摻雜的雜質離子類型與所述位線摻雜區摻雜的雜質離子類型相同。
如請求項9所述的記憶體裝置，其中，所述金屬閘極位於所述主動區的側壁上的閘極介電層表面環繞所述主動區，所述金屬閘極未填充滿第一溝槽、第三溝槽和第二溝槽，優選地，所述記憶體裝置還包括覆蓋所述金屬閘極並填充滿所述第一溝槽、第三溝槽和第二溝槽的第二隔離層；位於所述第三溝槽中的第二隔離層中的沿第二方向延伸並將若干金屬閘極連接的導電連接結構，優選地，所述金屬閘極填充滿第一溝槽、第三溝槽和第二溝槽，且所述金屬閘極低於所述主動區的頂部表面，且所述金屬閘極位於第三溝槽中的部分沿第二方向被切斷，優選地，所述記憶體裝置還包括，位於所述半導體基板上的與所述源極區連接的電容器。