CN110223982A - 动态随机存取存储器及其制作方法 - Google Patents

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Abstract

本发明公开一种动态随机存取存储器及其制作方法，该动态随机存取存储器结构，包含一基底，基底上定义有一元件区以及一周边区，一浅沟隔离，位于该周边区内，与该元件区相邻，其中该浅沟隔离具有一内凹顶面，一第一虚置位线栅极，位于该周边区的该浅沟隔离上，以及一第二虚置位线栅极，位于该元件区内，与该第一虚置位线栅极相邻，其中该第一虚置位线栅极的一顶面低于该第二虚置位线栅极的一顶面。

Description

动态随机存取存储器及其制作方法
技术领域
本发明涉及一种半导体结构及其制作方法，尤其是涉及一种与具有凹陷浅沟隔离的动态随机存取存储器结构及其制作方法。
背景技术
平坦化制作工艺为半导体制造工业中，对于硅晶片表面上的微细电路或层间电路，乃至用以绝缘电路的介电层，等必须经过的制作工艺步骤。目前半导体制造工业中，最常见的平坦化技术则属化学机械研磨(chemical-mechanical Polishing，以下简称为CMP)方法，其通过化学蚀刻以及物理研磨的方式来平坦化半导体晶片的表面，使其有利于后续半导体制作工艺。及至今日，CMP方法已成为半导体制作工艺的关键性制作工艺之一。
随着晶片直径增大、制作工艺线宽缩小，以及元件集成度的提高等等半导体制作工艺参数的变化趋势，相较于过去，业界对于晶片表面平坦程度有更严格的要求。除此之外，现今的集成电路结构还包含了多种不同的元件，使得半导体制作工艺日趋复杂，在不同的制作工艺中，包含CMP制作工艺中更是产生了许多挑战。举例来说，由于在不同的元件与/或不同的区域之间常因为元件的密度与间距的差异而产生阶差(step height)，而阶差的存在影响了CMP制作工艺的制作工艺结果，甚至导致CMP制作工艺后晶片表面仍然不平整的问题。另一方面，平坦化不完整的电路布局表面更影响了后续制作工艺，降低整体制作工艺结果与产品特性。
因此，目前仍需要一种可用以简化CMP制作工艺以及移除阶差问题的半导体集成电路结构的制作方法。
发明内容
本发明提供一种动态随机存取存储器结构，包含一基底，基底上定义有一元件区以及一周边区，一浅沟隔离，位于该周边区内，与该元件区相邻，其中该浅沟隔离具有一内凹顶面，一第一虚置位线栅极，位于该周边区的该浅沟隔离上，以及一第二虚置位线栅极，位于该元件区内，与该第一虚置位线栅极相邻，其中该第一虚置位线栅极的一顶面低于该第二虚置位线栅极的一顶面。
本发明另提供一种动态随机存取存储器结构的制作方法。首先，提供一基底，基底上定义有一元件区以及一周边区，接着形成一浅沟隔离于该周边区内，并与该元件区相邻，然后对该浅沟隔离进行一第一蚀刻步骤，在该浅沟隔离顶部形成一内凹顶面，接下来形成一第一虚置位线栅极于该周边区的该浅沟隔离上，以及形成一第二虚置位线栅极于该元件区内，与该第一虚置位线栅极相邻，其中该第一虚置位线栅极的一顶面低于该第二虚置位线栅极的一顶面。
本发明特征在于，形成具有内凹顶面的虚置浅沟隔离结构，然后再将第一虚置位线栅极形成于虚置浅沟隔离结构上，导致第一虚置位线栅极的顶面低于周围其他位线栅极的顶面。
本发明中预先将空旷区域内第一虚置位线栅极的顶面降低，因此控制平坦化步骤不会提前停止于空旷区域内。如此一来，存储单元区域内的所有位线栅极顶部的掩模层可以确实被移除，提高元件良率。
附图说明
图1至图8，其为本发明所提供的一种动态随机存取存储器结构的制作方法的第一优选实施例的示意图；
图9为本发明另外一优选实施例的动态随机存取存储器结构示意图。
主要元件符号说明
100 基底
102 元件区
104 周边区
106 浅沟隔离结构
106D 虚置浅沟隔离结构
108 凹槽
110 存储单元
112 介电层
114 埋藏式栅极
116 绝缘层
120 栅极介电层
122 第一半导体层
122S 顶面
124 绝缘层
126 牺牲层
128 图案化硬掩模
129 开口
130 凹槽
131 内凹顶面
132 第二半导体层
132S 顶面
133 内凹顶面
160 位线栅极
160a 接触插塞
162 栅极电极
170 阻障层
172 金属层
174 掩模层
174a 氧化硅掩模层
174b 氮化硅掩模层
176 间隙壁
190 第一虚置位线栅极
190S 顶面
192 第二虚置位线栅极
192S 顶面
200 介电层
210 光致抗蚀剂层
E1 第一蚀刻步骤
P1 平坦化步骤
P2 平坦化步骤
W1 宽度
W2 宽度
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参阅图1至图8，其为本发明所提供的一种动态随机存取存储器结构的制作方法的第一优选实施例的示意图。如图1所示，本优选实施例所提供的动态随机存取存储器结构的制作方法首先提供一基底100，基底100上定义有一元件区102与周边区104，且元件区102内形成有多个存储单元110的晶体管。在本优选实施例中，存储单元110可包含动态随机存取存储器(dynamic random access memory，以下简称为DRAM)，然而在本发明的其他实施例中，存储单元110可包含其他类型的存储器，故不限于此。
如图1所示，在本发明的实施例中，存储单元110可通过以下步骤形成：首先，在元件区102与周边区104内形成多个浅沟隔离(shallow trench isolations，STI)结构106。在本发明的一些实施例中，元件区102内的浅沟隔离结构106的一深度可小于周边区104内的浅沟隔离结构106的一深度，如图1所示。然而在本发明的其他实施例中，元件区102与周边区104内的浅沟隔离结构106可包含相同的深度。形成于周边区104与元件区102的浅沟隔离结构106是用以定义多个用以容置p型晶体管元件和/或n型晶体管元件的主动区域，且用以提供这些主动区域之间的电性隔离。此外值得注意的是，本发明中将位于元件区102与周边区104交界处的浅沟隔离结构定义为虚置浅沟隔离结构106D。在后续的制作工艺中，部分的虚置元件，例如虚置位线栅极(dummy bit line gate)可能会形成于虚置浅沟隔离结构106D上。一般而言，位于元件区102与周边区104交界处的虚置浅沟隔离结构106D，其宽度将会远大于元件区102内各元件的宽度，也就是图1中的宽度W1将会远大于元件区102内的浅沟隔离结构106的宽度W2。
接下来，在基底100以及元件区102内的浅沟隔离结构106及基底100中形成多个凹槽108，并且在各凹槽108内形成覆盖其侧壁与底部的介电层112。之后在凹槽108内分别形成一埋藏式栅极(buried gate)114，此处的埋藏式栅极可视为多个埋入式字符线。并且在形成埋藏式栅极114之后，在各凹槽108内形成密封凹槽108的绝缘层116。是以，是在元件区102内形成上述存储单元110的晶体管的埋藏式栅极114。然而，熟悉该项技术的人士应知，存储单元110是通过任何合适的制作工艺与步骤形成，故不限于此。
请仍然参阅图1。接下来，在周边区104内形成一栅极介电层120，并且在形成栅极介电层120之后，在基底100上形成一第一半导体层122。随后图案化第一半导体层122，使第一半导体层122仅存留于周边区104内。值得注意的是，本发明中第一半导体层122并不覆盖于虚置浅沟隔离结构106D上。随后，在基底100上形成一覆盖第一半导体层122的绝缘层124，且如图1所示，绝缘层124接触第一半导体层122以及基底100。在本发明的一些实施例中，第一半导体层122可包含一非晶硅(amorphous silicon)层，且第一半导体层122的一厚度可约为300埃(angstroms，)，但不限于此。在本发明的一些实施例中，绝缘层124可包含一复合层(multilayered)结构，且复合层结构可包含一氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构，但也不限于此。此外，绝缘层124的一厚度可大于然而，在本发明的其他实施例中，绝缘层124也可以是一双层(dual-layered)结构或一单层(single-layered)结构，且绝缘层124的厚度可以是任何合适的数值。
请仍然参阅图1。接下来，在基底100上全面性地(blanketly)形成一牺牲层(sacrificial layer)126，并于牺牲层126上形成一图案化硬掩模128。牺牲层126可为一有机致密层(organic density layer)或一有机介电层(organic dielectric layer)，但不限于此。在本发明的实施例中，图案化硬掩模128较佳包含有用以定义后续欲形成的接触插塞的位置与大小的图案，此外也对应到虚置浅沟隔离结构106D的位置。之后，图案化硬掩模128所包含的图案是被转移至牺牲层126，而于牺牲层126内形成多个开口129，如图1所示。值得注意的是，绝缘层124暴露于这些开口129的底部。
请参阅图2。随后，进行一第一蚀刻步骤E1，移除暴露于开口129底部的绝缘层124与绝缘层下方的部分基底100，另外同时移除部分的虚置浅沟隔离结构106D。因此于元件区102内形成多个凹槽130，用来定义出各位线接触插塞的位置，并且于虚置浅沟隔离结构106D的顶部形成一内凹顶面131。接下来，掺杂质如p型掺杂质是被掺杂进入暴露于凹槽130底部的基底100内，用以避免漏电。随后是移除牺牲层126与图案化硬掩模128，如图2所示。
接下来，在基底100上形成一第二半导体层132。如图3所示，第二半导体层132覆盖基底100、第一半导体层122、以及绝缘层124。更重要的是，第二半导体层132填入凹槽130与虚置浅沟隔离结构106D顶部的内凹顶面131。第二半导体层132较佳地包含与第一半导体层122相同的材料，因此在本发明的一些实施例中，第二半导体层132包含掺杂非晶硅层。第二半导体层132的一厚度可大于但不限于此。
值得注意的是，第二半导体层132覆盖于元件区102以及部分周边区104内。位于周边区104内，由于虚置浅沟隔离结构106D具有内凹顶面131，且内凹顶面131所占的面积较大，因此当第二半导体层覆盖于虚置浅沟隔离结构106D上方，也同样会形成一内凹顶面133。也就是说，内凹顶面133将会低于其余部分第二半导体层132的顶面132S。
请参阅图4。之后，进行一平坦化步骤P1，用以移除部分第二半导体层132与部分绝缘层124，并暴露出第一半导体层122。本实施例中，平坦化步骤P1例如包含一多次的化学机械研磨(CMP)步骤，依序移除位于周边区104内的第二半导体层132与部分绝缘层124。值得注意的是，在平坦化步骤P1进行之后，第一半导体层122的顶面122S仍高于第二半导体层132的内凹顶面133。
请参考图5与图6，如图5所示，后续依序分别在第一半导体层122与第二半导体层132顶面继续形成一复合层结构。在本发明的一些实施例中，复合层结构可包含一阻障层170、一金属层172以及掩模层174。其中阻障层170例如为钛/氮化钛(Ti/TiN)层，金属层172例如为一硅化钨/钨(WSiX/W)层，掩模层174可包含一氧化硅掩模层174a和一氮化硅掩模层174b，但不限于此。同样地，上述复合层结构形成于内凹的第二半导体层132上，也造成该复合层结构产生一凹陷顶面。
随后如图6所示，图案化上述的掩模层174、金属层172、阻障层170、第一半导体层122与第二半导体层132，而于元件区102内形成多个位线接触插塞160a与至少一位线(bitline)栅极160，以及于周边区104内形成至少一栅极电极162。接触插塞160a包含第二半导体层132，而位线栅极160则包含第二半导体层132与前述的复合层结构。此外，后续可继续形成间隙壁176，覆盖于栅极电极162以及位线栅极160侧壁。间隙壁176材质例如为氮化硅或氧化硅，但不限于此。
值得注意的是，在上述位线栅极160与栅极电极162完成后，定义一位于周边区104内的虚置浅沟隔离结构106D上的元件为第一虚置位线栅极190，而另外定义一相邻上述第一虚置位线栅极190的一第二虚置位线栅极192，其中第二虚置位线栅极192位于元件区102内。也就是说，元件区102与周边区104有一交界处，而第一虚置位线栅极190与第二虚置位线栅极192分别位于上述交界处的两侧。此外，第一虚置位线栅极190完全位于虚置浅沟隔离结构106D上。
本发明的特征在于，第一虚置位线栅极190形成于虚置浅沟隔离结构106D上，而虚置浅沟隔离结构106D又有内凹顶面131，因此第一虚置位线栅极190的一顶面190S将会低于第二虚置位线栅极192的一顶面192S。
请参考图7与图8。如图7所示，后续步骤中，全面性形成一介电层200覆盖各位线栅极160与栅极电极162，其中至少有部分的介电层200填入第一虚置位线栅极190与第二虚置位线栅极192之间的空隙。再进行平坦化步骤P2，以移除部分的介电层200，以及移除位线栅极160与栅极电极162顶部的氧化硅掩模层174a，并曝露出氮化硅掩模层174b。
如图8所示，接下来在周边区104覆盖一光致抗蚀剂层210。后续步骤中，对元件区102内进行一蚀刻步骤(图未示)，以移除位于元件区102内的部分介电层200并形成凹槽(图未示)，然后形成例如存储节点接触(storage node contact)等元件，该些元件将会位于该些凹槽内。上述步骤属于本领域的已知技术，在此不多加赘述。
本发明中，由于第一虚置位线栅极190顶面的掩模层174相较于第二虚置位线栅极192顶面较低，如此一来在平坦化步骤P2中较晚才会被移除。换句话说，若平坦化步骤P2停止于氮化硅掩模层174b顶部，则当位于元件区102内的第二虚置位线栅极192以及其他位线栅极160的顶部的氧化硅掩模层174a被完全移除之后，位于周边区104内第一虚置位线栅极190顶部的氧化硅掩模层174a可能还有部分残留，残留的氧化硅掩模层174a会在后续湿蚀刻移除介电层200并形成存储节点接触开口的过程中，造成蚀刻液(例如氢氟酸)从残留的氧化硅掩模层174a处渗入光致抗蚀剂层210所覆盖的区域，产生非期望的缺陷或是造成光致抗蚀剂层210剥离。此外本实施例中掩模层174的厚度不均，更详细而言，掩模层174靠近周边区104的一端具有最大的厚度，而靠近元件区102的一端则具有最小的厚度。
本发明特征在于，形成具有内凹顶面131的虚置浅沟隔离结构106D，然后再将第一虚置位线栅极190形成于虚置浅沟隔离结构106D上，导致第一虚置位线栅极190的顶面低于周围其他位线栅极(例如第二虚置位线栅极192或是位线栅极160)的顶面。
形成上述结构的目的在于补偿平坦化步骤时，空旷区域的蚀刻速率较快的现象。更详细而言，如前所述，由于虚置浅沟隔离结构106D的宽度远大于其余元件的宽度，因此虚置浅沟隔离结构106D可视为一空旷区域，在平坦化步骤P2进行中，位于空旷区的元件被蚀刻速率将会略快于其他区域的元件被蚀刻速率。此时若没有形成具有内凹顶面131的虚置浅沟隔离结构106D，也就是说，若第一虚置位线栅极190的顶面与周围其他的位线栅极的顶面齐平，容易导致空旷区域已经完全移除氧化硅掩模层174a而平坦化步骤停止，但是其余区域的位线栅极顶部还存在有未被移除干净的氧化硅掩模层174a，如此将会影响后续蚀刻步骤的进行，例如图8所形成的光致抗蚀剂层210受到残留的氧化硅掩模层174a影响而剥离，进而影响整体元件良率。
本发明中预先将空旷区域内第一虚置位线栅极190的顶面降低，因此控制平坦化步骤P2不会提前停止于空旷区域内。如此一来，元件区102内的所有位线栅极160顶部的氧化硅掩模层174a可以确实被移除，提高元件良率。
图9绘示本发明另外一优选实施例的半导体结构示意图。如图9所示，在本实施例中，第一虚置位线栅极190与第二虚置位线栅极192两者直接接触，两者共同定义为位线栅极160。除了上述特征，其余各部件的特征、材料特性以及制作方法与上述第一优选实施例相似，故在此并不再赘述。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (19)

1.一种动态随机存取存储器结构，其特征在于，包含：
基底，基底上定义有元件区以及周边区；
浅沟隔离，位于该周边区内，与该元件区相邻，其中该浅沟隔离具有内凹顶面；
第一虚置位线栅极，位于该周边区的该浅沟隔离上；以及
第二虚置位线栅极，位于该元件区内，与该第一虚置位线栅极相邻，其中该第一虚置位线栅极的一顶面低于该第二虚置位线栅极的一顶面。
2.如权利要求1所述的动态随机存取存储器结构，其中该第一虚置位线栅极完全位于该浅沟隔离上。
3.如权利要求1所述的动态随机存取存储器结构，其中还包含有介电层，位于该基底以及该浅沟隔离上。
4.如权利要求3所述的动态随机存取存储器结构，其中部分该介电层位于该第一虚置位线栅极与该第二虚置位线栅极之间。
5.如权利要求1所述的动态随机存取存储器结构，其中该第一虚置位线栅极与该第二虚置位线栅极直接接触。
6.如权利要求1所述的动态随机存取存储器结构，其中还包含多个埋入式字符线，位于该元件区的该基底中。
7.如权利要求1所述的动态随机存取存储器结构，其中该第一虚置位线栅极包含非晶硅层、阻障层以及金属层的堆叠结构。
8.一种动态随机存取存储器结构的制作方法，其特征在于，包含：
提供一基底，基底上定义有元件区以及周边区；
形成一浅沟隔离于该周边区内，并与该元件区相邻；
对该浅沟隔离进行一第一蚀刻步骤，在该浅沟隔离顶部形成一内凹顶面；
形成一第一虚置位线栅极于该周边区的该浅沟隔离上；以及
形成一第二虚置位线栅极于该元件区内，与该第一虚置位线栅极相邻，其中该第一虚置位线栅极的一顶面低于该第二虚置位线栅极的一顶面。
9.如权利要求8所述的制作方法，其中该第一虚置位线栅极与该第二虚置位线栅极同时形成。
10.如权利要求8所述的制作方法，其中形成该第一虚置位线栅极与该第二虚置位线栅极的方法包含:
形成一堆叠结构于该元件区内以及该浅沟隔离上；以及
进行一第二蚀刻步骤，图案化该堆叠结构，并形成该第一虚置位线栅极与该第二虚置位线栅极。
11.如权利要求8所述的制作方法，其中该第一虚置位线栅极顶部包含有掩模层。
12.如权利要求11所述的制作方法，其中该掩模层的材质包含氧化硅。
13.如权利要求11所述的制作方法，在该第一虚置位线栅极与该第二虚置位线栅极完成后，还包含形成一介电层，覆盖该第一虚置位线栅极与该第二虚置位线栅极。
14.如权利要求13所述的制作方法，还包含进行一平坦化步骤，移除部分的该介电层，并且完全移除位于该第二虚置位线栅极顶部的该掩模层。
15.如权利要求13所述的制作方法，其中部分该介电层位于该第一虚置位线栅极与该第二虚置位线栅极之间。
16.如权利要求8所述的制作方法，其中该第一虚置位线栅极与该第二虚置位线栅极直接接触。
17.如权利要求8所述的制作方法，其中还包含形成多个埋入式字符线于该元件区的该基底中。
18.如权利要求8所述的制作方法，其中该第一虚置位线栅极完全位于该浅沟隔离上。
19.如权利要求8所述的制作方法，还包含形成多个间隙壁分别于该第一虚置位线栅极与该第二虚置位线栅极的侧壁上。
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