CN1913120A - 半导体装置的制造方法及半导体装置 - Google Patents
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Abstract
本发明提供一种半导体装置的制造方法及半导体装置，其中涉及角部被弄圆，开口部被扩大了的沟槽的制造方法。采用使用了二氯乙烯(DCE)的卤氧化法来实施各向异性氧化，形成了沟槽的肩部的膜厚厚，随着达到底部，膜厚逐渐变薄的各向异性氧化膜之后，除去该各向异性氧化膜，使沟槽的肩部优先后退，由此充分弄圆沟槽的肩部，扩大开口部。其次，在沟槽内埋入绝缘体。还有，沟槽肩部的被弄圆了的部分的近旁也作为MOS晶体管的沟道来利用。
Description
技术领域
本发明涉及半导体装置的制造方法及半导体装置。
背景技术
近几年，作为LSI器件的元件分离构造，取代LOCOS构造而采用了能精度很好地控制元件分离区域的尺寸的STI(shallow TrenchIsolation)构造。STI构造是在半导体基板上形成具有大致垂直的侧壁的浅沟槽，在该沟槽内埋设绝缘层，从而形成的高集成度的LSI所适合的元件分离构造。
以前已指出了在沟槽的形成中弄圆上部的角部这一点的重要性(例如，日本国特开2000-299374号公报)。
即，如果在半导体基板上形成的沟槽的上端部(肩部)不被弄圆而保留锐角形状的话，就很可能产生以下问题。
电场集中容易发生。在沟槽内埋入绝缘层时埋设性会降低，在其内部(特别是沟槽的表面附近)易产生空隙容。还有，在沟槽的上端部，漏泄电流容易发生。
还有，在沟槽内埋入的绝缘层在沟槽的上端部会隆起，因此，埋入的绝缘层的平坦性会损坏，对在该绝缘层上敷设的导电层带来不良影响，这种问题容易产生。
对此，以前提出了弄圆沟槽的肩部的方法。在专利文献1的现有技术的栏中记载了形成牺牲氧化膜而将其除去的方法以及优化蚀刻气体组成、蚀刻条件的方法。
还有，按照上述日本国特开2000-299374号公报，是形成倒锥状的特殊形状的掩膜作为沟槽加工用掩膜，由此弄圆沟槽的角部。
还有，本发明的申请人此前提出了由二氯乙烯(DCE：C2H2Cl2)对沟槽内部进行卤氧化，通过此卤氧化，使沟槽的肩部的氧化膜的厚度厚于其他沟槽内的氧化膜的厚度的各向异性氧化技术(日本国特开2004-228457号公报)。
随着LSI的微细化的新进展，沟槽的宽度也越来越窄，随之，在窄的沟槽内部均匀埋设氧化膜(绝缘膜)变得困难了，空隙(空孔)变得容易产生了。
空隙容易成为异物的发生源，在使绝缘膜平坦化了时，该空隙从晶片表面露出的话，就会引起布线间的短路，或是给布线带来某些不良影响，这种危险性变高了。
为了防止埋入绝缘膜中的空隙的产生而弄圆沟槽的肩部的角、扩大开口部这一点是有效的。可是，在上述日本国特开2000-299374号公报中记载的方法中，就除去牺牲氧化膜的方法而言，1次的角部的弄圆处理的效果小，因而需要多次反复进行牺牲氧化膜的成膜和除去。因而，工艺的复杂化、沟槽内的损坏的积累令人担忧。
还有，改变蚀刻气体组成、蚀刻条件来弄圆沟槽的角部的方法也是，弄圆的效果并不怎么大，也不能大幅度改善超微细沟槽中的绝缘体的埋入特性。
还有，如果LSI的微细化再进一步发展，在半导体基板上集成的绝缘栅型场效应晶体管的尺寸还会缩小，随之，晶体管的电流能力也会减小。考虑到STI和晶体管邻接配置的话，也一并研究在浅沟槽隔离(STI)的形成之际，晶体管的特性改善的效果这一点(即，从晶体管的特性改善这种认识出发的STI的形成方法的研究)很重要，而上述STI形成方法缺乏此观点。
发明内容
本发明正是基于这种考察而提出的，其目的之一是通过1次处理，使沟槽的肩部(开口上端部)充分后退，并充分地弄圆角部，扩大开口部，实现在沟槽内填充的绝缘体的良好的埋入特性，防止空隙发生。还有，另一目的是即使沟槽的肩部后退也能保证微细的沟槽的高精度的形成。还有，另一目的是对与沟槽邻接而形成的绝缘栅型场效应晶体管的电流能力的增强也能做贡献地形成沟槽。
在本发明的半导体装置的制造方法中，采用各向异性氧化法来氧化在半导体基板的一部分上形成的沟槽的内表面，形成沟槽的肩部的氧化膜的厚度比沟槽内的其他部分的厚度厚，局部厚度不同的牺牲氧化膜。其次，除去牺牲氧化膜。从而使沟槽的肩部优先后退，扩大沟槽的开口，同时弄圆该肩部的形状。从而形成氧化膜等的均质埋入(CVD法等所涉及的氧化膜等的沉积)所适合的形状的沟槽。
本发明中的“各向异性氧化”是氧化速度对结晶面方位或是半导体基板上的位置、被加工了的半导体基板的形状等的依赖性被认可，可以区别于各向同性氧化的氧化法。例如，由含有卤元素的气体进行氧化的卤氧化法等是各向异性氧化。在窄的沟槽内进行各向异性氧化的话，例如，会产生特别促进该沟槽的肩部的结晶面的氧化这样的效果。作为其原因，可以列举如下，考虑到卤元素起催化作用，促进了氧和硅的结合，还有，在沟槽的肩部附近，氧及卤元素的浓度高，再有，在肩部附近，氧分子、卤元素的分子能自由运动。还有，氧及卤元素的浓度随着接近沟槽底部而减小，还有，在沟槽内分子的运动也会被限制，因而还获得了从沟槽的肩部向着沟槽的底部，氧化膜厚逐渐变薄的倾向出现的效果。结果，沟槽底部附近的膜厚和沟槽肩部的膜厚的差就被强调。由于这样的原因，沟槽的肩部的膜厚与沟槽的底部附近的膜厚相比，比一般称为具有各向同性的氧化的场合变厚了，由此获得各向异性氧化膜。
在本发明中，用各向异性氧化膜作为牺牲氧化膜(以被除去为前提而形成的氧化膜)。具有各向异性的牺牲氧化膜的除去，对于“使沟槽的肩部按意图且优先后退而扩大沟槽的开口部”以及“充分弄圆该后退了的肩部的角部”有贡献。
还有，在本发明的半导体装置的制造方法的一优选方式中，牺牲氧化膜，随着从沟槽的肩部到底部，其膜厚逐渐变薄。通过除去此牺牲氧化膜来形成从沟槽的底部附近向着开口部具有流畅的倾斜的沟槽侧壁。还有，由于角部的弄圆效果，开口部急剧扩大。
还有，在本发明的半导体装置的制造方法的另一优选方式中，作为各向异性氧化，使用采用了含有卤元素的气体的卤氧化。
卤元素是17族的元素群，氯(Cl2)、溴(Br2)在常温下是气体，可以作为富于反应性的氧化剂(反应性气体)来使用。卤元素作为氧化剂，不是对氧化直接干预，而是起催化作用，起促进氧和硅的结合的作用。还有，在沟槽的肩部附近，氧及卤元素的浓度高，再有，在肩部附近，氧分子、卤元素的分子能自由运动，由于这种原因而在沟槽的肩部形成能区别于通常的各向同性氧化的厚的氧化膜。作为对卤氧化法的氧化速度带来影响的因子，有结晶面方位、被氧化部位的位置、形状。特别是，使用了DCE(二氯乙烯)的氧化法，表示出显著的各向异性。因此，适合于有效地形成各向异性的牺牲氧化膜。
还有，在本发明的半导体装置的制造方法的另一优选方式中，使用二氯乙烯(DCE：C2H2Cl2)作为卤氧化剂。本申请的申请人开发出的二氯乙烯所涉及的卤氧化法(使用O2和DCE的混合气体的氧化法)适合于通过1次氧化处理，有效地作成沟槽的肩部的膜厚比其他部分充分厚，角部的弄圆的效果也大的各向异性氧化膜。
还有，在本发明的半导体装置的制造方法的另一优选方式中，使用氯化氢(HCL)或溴化氢(HBr)作为卤氧化剂。使用含有氧(O2)、N2O的气体和氯化氢(HCL)或溴化氢(HBr)的混合气体的卤氧化法适合于通过1次氧化处理，有效地形成沟槽的肩部的膜厚比其他部分充分厚，角部的弄圆的效果也大的各向异性氧化膜。
还有，在本发明的半导体装置的制造方法的另一优选方式中，形成具有边墙的蚀刻掩膜，用该蚀刻掩膜来形成宽度窄的沟槽。其次除去边墙，之后，实施各向异性氧化。边墙可以补偿沟槽肩部的后退所涉及的沟槽宽度的扩大，使得微细的沟槽的形成成为可能。还有，在各向异性氧化膜形成前除去边墙，使沟槽的开口扩大，使得氧化剂向沟槽的上端部的到达变得容易，这对于加厚沟槽的开口部端部的各向异性氧化膜的膜厚有贡献。还有，由于边墙的除去而使开口部扩大，对于改善后边的工序中的氧化膜等的埋入的埋入特性也起作用。
还有，在本发明的半导体装置的制造方法的另一优选方式中，上述边墙是对TEOS(Tetra·Ethyl·Orthosilicate)氧化膜这样的膜厚控制性好的氧化膜，通过反应性离子蚀刻(RIE：Reactive Ion Etching)这样的各向异性蚀刻在纵方向进行蚀刻而形成的。
还有，在本发明的半导体装置的制造方法的另一优选方式中，在沟槽的内表面上形成膜厚均匀的各向同性氧化膜，之后，在沟槽内埋入绝缘膜。各向同性氧化膜对于防止在沟槽内埋入绝缘膜时的半导体基板的损坏的作用、被埋入的绝缘膜和沟槽内壁的应力的缓和、顺畅埋入的促进等都有贡献。
还有，在本发明的半导体装置的制造方法的另一优选方式中，沟槽的内表面上的各向同性性氧化膜是通过就地蒸汽生成(In situ steamgeneration)氧化而形成的。
就地蒸汽生成(In situ steam generation)氧化是向低压的反应室(chamber)内导入氢气体和含有氧的气体，在加热了的半导体基板的表面上直接引起氧化反应的氧化方法，此氧化方法，比起通常的干氧化来氧化力大，对于在沟槽内部形成控制性很好、优质且膜厚均匀的氧化膜是有用的。
还有，在本发明的半导体装置的制造方法的另一优选方式中，在就地蒸汽生成(In situ steam generation)氧化中，使用O2气体或N2O气体。
还有，在本发明的半导体装置的制造方法的另一优选方式中，采用由等离子所激励的氧来氧化半导体基板表面的氧(O2)等离子氧化法来形成沟槽的内表面上的各向同性氧化膜。
O2等离子氧化几乎没有结晶面方位所涉及的氧化速度的差，对于不加热而形成优质的各向同性氧化膜有贡献。
还有，在本发明的半导体装置的制造方法的另一优选方式中，在沟槽的内表面上形成的膜厚均匀的各向同性氧化膜上，形成氮化膜。
此氮化硅膜，在后边的工序中经过了热处理时，起到阻止从被埋入的氧化膜向沟槽内表面上的氧化膜供给氧而使该氧化膜不必要地增长(膨胀)这种事态的产生的作用。沟槽表面的氧化膜有些膨胀的话，随着沟槽宽度的增大，还有，硅基板和氧化膜之间的应力增大，表面势能增加，漏泄电流就可能增大。对此，在埋入氧化膜(TEOS氧化膜)和沟槽的内表面的氧化膜之间设置氮化膜缓冲物，阻断氧的移动。还有，该氮化膜还担负着在沟槽内埋入氧化膜(TEOS氧化膜)时，防止对硅基板表面造成损坏的任务。
还有，在本发明的半导体装置的制造方法的另一优选方式中，在沟槽内埋入绝缘膜，对该绝缘膜实施平坦化处理之后，对该绝缘膜进行回刻，从而在比沟槽的开口的上端部低的位置埋设绝缘膜。即，为使得被弄圆了的沟槽的肩部的近旁也可以作为MOS晶体管的沟道区域来使用，要使得在沟槽内部被埋入的绝缘膜的表面的位置低于沟槽的开口部的位置。
即，在后边的工序中，进行栅极氧化膜的形成以及栅极电极层的敷设的话，栅极电极层就成为在沟槽上稍稍下沉了的状态。在此状态下向栅极电极层施加电压的话，在沟槽的被弄圆了的肩部近旁的半导体基板表面上电场也会起作用，诱起沟道。把被弄圆了的角部也作为沟道来活用，从而使得MOS晶体管的栅极宽度(W)扩大，MOS晶体管的沟道电导(W/L：L沟道长)变大，可以抑制微细化所涉及的MOS晶体管的电流能力的降低。
还有，在本发明的半导体装置的制造方法的另一优选方式中，采用本发明的方法形成沟槽隔离之后，形成绝缘栅型场效应晶体管。即，也覆盖沟槽的被弄圆了的肩部之上而形成栅极绝缘膜。其次，在该栅极绝缘膜上，延伸到沟槽的被弄圆了的肩部之上而敷设栅极电极层，由此使得沟槽的被弄圆了的肩部近旁能成为绝缘栅型场效应晶体管的沟道区域。由此使得绝缘膜向沟槽内的均质埋入、沟槽肩部的平坦性的确保、优质的栅极氧化膜的形成成为可能。还有，使得被弄圆了的沟槽的肩部的近旁也可以作为MOS晶体管的沟道区域来使用，使MOS晶体管的栅极宽度(W)扩大，使MOS晶体管的沟道电导(W/L：L沟道长)增加，从而可以抑制微细化所涉及的MOS晶体管的电流能力的降低。
还有，本发明的半导体装置具有采用本发明的方法所形成的至少一个沟槽。此半导体装置作为可使沟槽的微细化和绝缘膜的埋入特性的改善所涉及的异物发生的抑制、肩部弄圆所涉及的电场集中、应力的抑制相容的高质量的超LSI而起作用。
还有，在本发明的半导体装置的一优选方式中，是采用本发明的半导体装置的制造方法而制造的。
此半导体装置是绝缘膜向沟槽内的均质埋入、沟槽肩部的平坦性的确保、优质的栅极氧化膜的形成的保证成为可能，还有，被弄圆了的沟槽的肩部的近旁也可以作为MOS晶体管的沟道区域来使用，使MOS晶体管的栅极宽度(W)扩大，使MOS晶体管的沟道电导(W/L：L沟道长)增大，可以抑制微细化所涉及的MOS晶体管的电流能力的降低的半导体装置。
还有，本发明的半导体装置优选的另一优选方式，具有：具备开口部被扩大，并且肩部被弄圆了的沟槽和在该沟槽内，在比该沟槽的开口部的上端低的位置被埋设的绝缘体的浅沟槽隔离(STI)；以及作为构成要素而包括与该浅沟槽隔离(STI)邻接而形成，并且在沟槽隔离上，也覆盖沟槽的被弄圆了的肩部之上而形成的栅极绝缘膜和在该栅极绝缘膜上，也延伸到上述沟槽的被弄圆了的肩部之上而敷设的栅极电极层，由此使得沟槽的被弄圆了的肩部近旁作为沟道区域而起作用的绝缘栅型晶体管。
此半导体装置是绝缘膜向沟槽内的均质埋入、沟槽肩部的平坦性的确保、优质的栅极氧化膜的形成成为可能，还有，被弄圆了的沟槽的肩部的近旁也可以作为MOS晶体管的沟道区域来使用，还可以抑制微细化所涉及的MOS晶体管的电流能力的降低的半导体装置。绝缘栅型晶体管中也包括IGBT这样的绝缘栅极类型的双极晶体管。
还有，在本发明的半导体装置的另一优选方式中，具有构成输入保护电路的绝缘栅型晶体管。本发明的半导体装置中的绝缘栅型晶体管，如上所述，被弄圆了的沟槽的肩部的区域也作为沟道来使用，从而实现电流能力的提高。因此，此晶体管也可以作为要求瞬间吸收大的冲击电流的构成输入保护电路的晶体管来使用。
还有，在本发明的半导体装置的另一优选方式中，具有单体的绝缘栅型晶体管。本发明例如也可以在具有沟槽栅极构造的功率MOS晶体管的制造中利用。
还有，在本发明的半导体装置的另一优选方式中，半导体装置是DRAM(Dynamic Random Access Memory)。此DRAM是超高集成的，且不良少。
还有，在本发明的半导体装置的另一优选方式中，半导体装置是SRAM(Static Random Access Memory)。此SRAM是超高集成的，且不良少。
还有，在本发明的半导体装置的另一优选方式中，半导体装置是闪存(Flash Memory)。此闪存是超高集成的，且不良少。
还有，在本发明的半导体装置的另一优选方式中，半导体装置是MEMS(Micro Electro Mechanical System)。MEMS，在对硅基板进行微细加工时，例如利用了MOSLSI的制造技术。在MEMS中，考虑到也有微小沟槽的形成的要求，还有，也有使该沟槽的内壁倾斜，使肩部优先后退而扩大开口部，或是进行肩部的角部的弄圆这样的要求，因而本发明在MEMS元件的制造中也可以利用。
还有，在本发明的半导体装置的另一优选方式中，具有使用了采用本发明的方法所形成的沟槽的电容器(沟槽电容器)。
采用本发明的方法所形成的沟槽，具有正锥形形状，并且肩部被弄圆了，沟槽内部的表面积比通常的沟槽大。因此，适合于大电容的沟槽电容器的制造。
还有，在本发明的半导体装置的另一优选方式中，采用本发明的方法加工半导体基板，形成角部被弄圆了的立体构造。即，把本发明的沟槽形成方法作为用于形成微细的半导体的立体构造的半导体基板的加工技术来利用。
还有，本发明的晶体管是包括角部被弄圆了的立体构造而构成的晶体管。此晶体管是例如在该立体构造的3个不同的面上形成电流沟道而形成的3维晶体管(三栅极晶体管)。
附图说明
图1(a)～图1(i)是分别表示本发明的沟槽形成方法的一个例子中的从初期工序到用于在沟槽内埋入的氧化膜的沉淀工序的每个主要工序的器件要部的剖视图，
图2(a)～(g)是分别用于说明图1(i)的工序以后的半导体装置的制造方法的一个例子的每个主要工序的器件剖视图，图2(h)是比较例的器件剖视图，
图3(a)～图3(h)是分别用于说明本发明的半导体装置的制造方法的另一例(在沟槽内形成各向同性氧化膜和硅氮化膜的例子)的每个主要工序的器件要部的剖视图，
图4是表示用于图1所示的沟槽形成的主要次序的工序流程图，
图5是表示用于图2所示的半导体装置的制造的主要次序的工序流程图，
图6是采用本发明的沟槽形成方法及半导体装置的制造方法所制造的绝缘栅型场效应晶体管(MOS晶体管)所集成的半导体装置的要部平面图，
图7是图6所示的MOS晶体管的A-A线近旁的立体剖视图(包括表示由图6的虚线包围的区域X附近的沟道的形状的图)，
图8是沿着图6的MOS晶体管的B-B线的剖视图，
图9是表示DRAM的基体构成的电路图，
图10是表示利用本发明的半导体装置的制造方法所形成的SRAM的要部的电路图，
图11是表示利用本发明的半导体装置的制造方法所形成的闪存的要部的电路图，
图12是用采用本发明的半导体装置的制造方法所制造的MOS晶体管构成的输入保护电路的电路图，
图13是表示使用了采用本发明的沟槽形成方法所形成的沟槽的具有沟槽栅极的纵型功率MOS晶体管(单体晶体管)的构成的器件的剖视图，
图14是具有采用本发明的沟槽形成方法所形成的沟槽电容器的MOS器件的剖视图，
图15是表示MEMS元件的要部的构造的剖面，
图16(a)、图16(b)是分别采用本发明的沟槽形成方法来加工半导体基板，获得角部被弄圆了的立体构造的场合的每个主要制造工序的器件的剖视图，
图17是表示利用图16所示的半导体加工技术所形成的3维晶体管(三栅极晶体管)的构造的透视图，
并且，图18(a)～图18(d)是分别用于使图1(a)～图1(i)所示的本发明的沟槽形成方法的效果显现出来的比较例(用于表示在不设置各向异性氧化膜的形成及其除去的工序的场合会成为什么结果的例子)中的每个主要工序的器件剖视图。
具体实施方式
在本发明中，通过除去由各向异性氧化膜构成的牺牲氧化膜来形成角部被扩大且被弄圆了的沟槽。牺牲氧化膜(以被除去为前提而形成的氧化膜)的形成和通过其除去来弄圆沟槽的肩部的角部这样的手法以前就有，不过，在本发明中，所形成的牺牲氧化膜是具有各向异性的氧化膜(肩部的膜厚厚于其他部分的膜厚，局部厚度不同的氧化膜。以下称为各向异性氧化膜)，这一点是大的特征。
各向异性氧化膜是采用各向异性氧化(具有氧化速度依赖于结晶面方位或是半导体基板上的位置、被加工了的半导体基板的形状等的特性的氧化)方法，氧化了沟槽的内表面，结果，以该沟槽的肩部的膜厚比其他部分厚，局部膜厚不同的方式形成的氧化膜。如果微观地看，任何氧化方法都会观测到一些各向异性(氧化速度随结晶面方位而不同这样的性质)。本发明中所说的「各向异性氧化」不同于不超出这种各向同性氧化的范围的氧化。
还有，本发明中所说的「各向异性氧化」是广义的各向异性氧化，不止于氧化速度具有结晶面依赖性的氧化(以前一般所说的各向异性氧化)，是包括氧化速度还依赖于例如在半导体基板上的位置、被加工了的半导体基板的形状等的场合的概念。即，本发明中所说的「各向异性氧化」是氧化速度对结晶面方位或是半导体基板上的位置、被加工了的半导体基板的形状等的依赖性被认可，可以区别于各向同性氧化的氧化法，如上所述，由含有卤元素的气体进行氧化的卤氧化法等是各向异性氧化。
在窄的沟槽内进行各向异性氧化的话，例如，会产生特别促进该沟槽的肩部的结晶面的氧化这样的效果。作为其原因，可以列举如下，考虑到卤元素起催化作用，促进了氧和硅的结合，还有，在沟槽的肩部附近，氧及卤元素的浓度高，再有，在肩部附近，氧分子、卤元素的分子能自由运动。
还有，氧及卤元素的浓度随着接近沟槽底部而减小，还有，在沟槽内分子的运动也被限制，因而还获得了从沟槽的肩部向着沟槽的底部，氧化膜厚逐渐变薄的倾向出现的效果。结果，沟槽底部附近的膜厚和沟槽肩部的膜厚的差就被强调。由于这样的原因，沟槽的肩部的膜厚与沟槽的底部附近的膜厚相比，比一般称为具有各向同性的氧化的场合变厚了，由此获得各向异性氧化膜。
这样，本发明中所说的「各向异性氧化膜」是局部厚度度不同的氧化膜。本发明用各向异性氧化膜作为牺牲氧化膜，「除去」该各向异性氧化膜，实现沟槽的肩部的后退和弄圆，这是一大特征，对于各向异性氧化膜的「形成」，不问其方法。由这样的各向异性氧化膜构成的牺牲氧化膜，可以采用给定的方法通过1次氧化处理来形成，非常有效。
并且，在本发明中，通过具有各向异性的牺牲氧化膜的除去，能同时获得“使沟槽的肩部按意图且优先地后退而扩大沟槽的开口部”的效果和“充分弄圆该后退了的肩部的角部”的效果。不像现有技术那样仅仅把角弄圆，在本发明中，能通过除去在沟槽肩部形成的膜厚厚的氧化膜，使沟槽的肩部有效地后退。
扩大开口部，并且充分弄圆角部，从而改善在沟槽内采用等离子CVD法等埋入绝缘膜时的埋入特性，空隙就难以产生。还有，因为进行了沟槽的角部的充分弄圆，所以也降低了在沟槽的上端部的应力集中、电场集中的可能性。还有，因为在沟槽内不产生空隙，所以埋入氧化膜的平坦性也提高了。还有，被弄圆了的角部的近旁能作为绝缘栅型场效应晶体管(MOS晶体管)的沟道区域来使用，因而，即使是尺寸缩小了的MOS晶体管，也能确保必要的沟道宽度。
其次，参照附图具体地说明本发明的实施例。
(实施例1)
图1(a)～图1(i)是表示本发明的沟槽形成方法中的从初期工序到用于在沟槽内埋入的氧化膜的沉淀工序的每个主要工序的器件要部的剖视图。
图1表示的制造工艺的主要特征点是，在沟槽加工掩膜的形成工序中形成边墙20这一点(图1(c))，除去边墙20，扩大开口部之后进行各向异性氧化这一点(图1(e)、(f))，以及除去各向异性氧化膜，使沟槽的上端部(肩部)优先后退，按意图很大地扩大开口部的面积，并且充分弄圆角部这一点(图1(g))。以下，具体进行说明。
首先，如图1(a)所示，在半导体基板(p型硅基板)10上，采用热氧化法形成厚度10～20nm程度的硅氧化膜12。
其次，在此硅氧化膜12上，采用CVD法，堆积厚度100～200nm程度的硅氮化膜(SiN膜)14。然后形成光致抗蚀剂掩膜16，进行图案形成。
然后，用图案形成后的光致抗蚀剂掩膜16，对硅氮化膜14进行图案形成，接着，把光致抗蚀剂膜16及硅氮化膜14作为掩膜，对硅氧化膜12进行图案形成。
此处，作为图案形成的方式，有使硅基板10的表面露出的方式，刮入硅基板10的表面的方式，或者在硅氧化膜12的中途中止蚀刻的方式，可以采用任一图案形成方式。
即使在硅氧化膜12的中途中止了蚀刻的场合，在后边的工序(工序(C))中除去TEOS氧化膜时，残留的氧化膜12也会被除去，不会产生特别的问题。在此图案形成之后，除去光致抗蚀剂膜16。
其次，在图1(b)、图1(c)所示的工序中，形成构成蚀刻掩膜的一部分的边墙20。此工序并不是必需的，不过，考虑到形成微细的沟槽这一点，获得开口部附近的膜厚充分厚的各向异性氧化膜这一点，在沟槽内使氧化物没有空隙地均质地堆积这一点的话，优选的是设置此工序。
即，在图1(g)的工序中实施的各向异性氧化膜26的除去所涉及的沟槽22的肩部的优先后退必须与沟槽的微细化相容。对此，要预料到沟槽22肩部的后退，形成用于弥补该后退的边墙20，用包括此边墙20的蚀刻掩膜来蚀刻半导体基板10，形成沟槽22。
这样，即使采用进行各向异性氧化膜26的除去的制造工艺，微细的沟槽22的形成也成为可能。还有，因为在各向异性氧化膜26的形成前除去边墙，所以借助于此，沟槽的开口扩大，使得氧化剂向沟槽的上端部的到达变得容易，这对于加厚沟槽的开口部端部的各向异性氧化膜的膜厚有贡献。还有，由于边墙的除去而使开口部扩大，对于改善后边的工序中的氧化膜等的埋入的埋入特性也起作用。
以下，具体地说明边墙的形成。如图1(b)所示，采用CVD法，在半导体基板表面的全面上堆积膜厚50nm程度的薄氧化膜18。氧化膜的种类没有特别的限定，不过，优选的是例如使用LPCVD法(lowpressure CVD法)、APCVD(atmospheric pressure CVD)法等来堆积作为控制性很好且优质的氧化膜的TEOS(Tetra·Ethyl·Orthosilicate)氧化膜。
接着，采用反应性离子蚀刻(RIE)这样的各向异性蚀刻，对该CVD氧化膜(此处是TEOS氧化膜)18在纵方向进行蚀刻，由此获得图1(c)所示的边墙20。接着，施以氮退火处理。
然后，如图1(d)所示，用由光致抗蚀剂膜16、硅氮化膜14以及边墙20构成的蚀刻掩膜对硅基板进行干蚀刻。由此在硅基板20上形成250nm程度的深度的具有大致垂直的侧壁的沟槽(沟)22。
接着，如图1(e)所示，采用湿蚀刻除掉边墙(由TEOS氧化膜构成的边墙)20(第1次氧化膜的除去工序)。由此使蚀刻掩膜(12、14)的开口部的宽度宽于沟槽22的宽度。这一点，在其次的工序(图1(f))中进行各向异性氧化的场合，使得氧化剂容易到达沟槽的上端部(肩部)，对于充分加厚各向异性氧化膜26在沟槽肩部附近的膜厚有贡献。
还有，蚀刻掩膜的开口部的宽度扩大这一点，在图1(i)的工序中，在使氧化物32堆积在沟槽22内时，对于促进该氧化物32的均质堆积，降低空隙这一点也有贡献。
其次，如图1(f)所示，进行各向异性氧化，形成沟槽上端部(肩部)的膜厚厚于其他部分，膜厚局部不同的各向异性氧化膜。各向异性氧化膜，例如可以采用卤氧化(在半导体表面流过含有卤元素的气体进行氧化的氧化法)来形成。卤元素是17族的元素，一般具有富于反应性的性质。氯(CL2)以及溴(Br2)在常温下是气体，能作为向反应炉导入的气体来利用。作为具体的卤氧化法，例如，有使用二氯乙烯(DCE)的卤氧化法，使用氯化氢(HCL)或是溴化氢(HBr)的卤氧化法。这些方法都是由在含有氧的气体(含有O2、N2O的气体)中混合微量的卤化物质而成的反应性气体进行氧化。
在上述方法中，特别是采用使用了二氯乙烯(DCE)的卤氧化法的话，通过1次处理就能有效地形成沟槽肩部的膜厚充分厚，且从沟槽22的底部至上端部(肩部)，膜厚逐渐变厚的具有各向异性的氧化膜。此卤氧化法是容易反映结晶面方位的各向异性的强氧化，适合于使沟槽的肩部优先后退，并进行角部的充分弄圆的情况。
如先前说明了的，各向异性氧化膜是采用各向异性氧化(例如，具有依赖于被氧化部位的位置、形状，氧化速度不同的特性的氧化)方法氧化了沟槽的内表面，结果，以该沟槽的肩部的膜厚比其他部分厚，局部膜厚不同的方式所形成的氧化膜。如果微观地看，任何氧化方法都会观测到一些各向异性(氧化速度随结晶面方位而不同这样的性质)，不过，本发明所说的各向异性氧化不是不超出这种各向同性氧化的范围的非常弱的程度的各向异性，而是与各向同性氧化可以区别的氧化法，如上所述，采用含有富于反应性的卤元素的气体进行氧化的卤氧化法等是各向异性氧化。不过，为形成本发明的各向异性氧化膜可使用的各向异性氧化不限于这些氧化，氧化速度对结晶面方位或被氧化部位的位置、形状等的依赖性看上去超出了各向同性氧化的范围的氧化方法，都有使用的可能性。
并且，在窄的沟槽内进行各向异性氧化的话，例如，就会产生特别促进该沟槽的肩部的氧化这样的效果。
另外，采用结晶缺陷少的(100)结晶面作为半导体晶片的主面，因而沟槽22的底部的结晶面是(100)面(包括其等价面。下同)，沟槽22的侧壁的结晶面是(010)面，在其肩部(角部)，(111)面等(100)面及(010)面以外的面是露出来的。
还有，还获得了氧化剂充分来到沟槽的入口的肩部，进一步促进氧化这样的效果(氧化剂的浓度高所涉及的氧化的促进效果)，还有，因为向着沟槽的底部，氧化剂越来越难到达，所以产生了向着沟槽的底部，氧化膜厚逐渐变薄的倾向。还有，可以推定，Cl等卤元素在氧化反应中起催化剂的作用，起助长各向异性氧化的作用。卤元素的浓度在沟槽表面的肩部附近也会变高，因而在沟槽肩部会促进氧化速度。还有，在沟槽表面，卤元素能自由运动，因而以各种角度撞上硅基板表面的机会增加，从而，特别是在沟槽肩部促进了氧化，超过通常的各向同性氧化的程度而形成厚的氧化膜。
还有，与氧化剂的场合同样，向着沟槽的底部，卤元素也越来越难到达，这助长了向着沟槽的底部，氧化膜厚逐渐变薄的现象。由于以上所述的效果，能获得沟槽的肩部的膜厚与沟槽的底部附近的膜厚相比，比一般说的具有各向同性的氧化的场合厚，且氧化膜的膜厚从沟槽表面向着底部逐渐变薄这样的膜厚分布。
另外，可以推定，在卤氧化的场合，结晶面方位、被氧化部位的位置、形状这种可以认为对氧化速度带来影响的因子中，被氧化部位的位置、形状的因子是(与结晶面方位的因子相比)支配性的。这样就能获得各向异性氧化膜。
以下，对于通过使用了二氯乙烯(DCE)的卤氧化来形成各向异性氧化膜的场合，具体进行说明。
首先，在反应炉内平行且水平地设定作为使用了二氯乙烯(DCE)的卤氧化的对象的多枚硅晶片。另一方面，对该反应炉连接填充了液体二氯乙烯(DCE)(C2H2Cl2)的起泡器。此起泡器预先设置在恒温槽内，向起泡器供给氮气(N2)作为载体气体，由此使液体二氯乙烯(DCE)起泡，把汽化了的DCE气体向反应炉引导。与此同时，向反应炉内供给氧(O2)。另外，也可以供给氧化氮(N2O)来代替氧。
在反应炉中，进行在硅晶片上形成了的沟槽的内表面的卤氧化。即，在反应炉内，产生以下反应。
在此反应，由右边的氧化剂(H2O)产生硅的氧化。即，通过上述化学式所表示的卤氧化来氧化沟槽22的内表面，能使其具有低应力，并且在沟槽的角部(肩部)形成局部厚的硅氧化膜。
此处，对于为获得各向异性氧化膜所必要的卤氧化的条件，更具体地进行说明。
在反应炉内，在850℃～1000℃的温度范围内进行加热，在加热了的反应炉内，导入氧及由起泡器汽化了的DCE。从上式也可知，在反应炉中，通过在氧的存在下跟DCE的反应来进行卤氧化。
通过卤氧化而形成的硅氧化膜随氧气氛中的DCE浓度而变化。
根据本发明的发明者等进行的实验可知，根据向反应炉导入的氧的重量和通过起泡向反应炉内导入的DCE的重量所获得的DCE的重量％可以作为控制因子来使用。
在实验中，氧的流量为20slm时，氧的重量是28.57g，以200seem的流量流过起泡用的氮时，在反应炉41内能导入433mg的DCE，此时，能获得具有优选特性及形状的硅氧化膜(各向异性氧化膜)。在此场合的DCE的重量％为0.443/28.57(＝0.015)，即1.5％。另外，上述条件，以流量％来表示起泡用的氮和氧的关系的话，为0.2/20(＝0.01)即1％。
再有，使氧及氮的流量变化，从而调查DCE浓度的重量％和不良率(％)的关系，以及DCE浓度的重量％和沟槽的上端部(角部)的应力(MPa)的关系，求得DCE浓度的适当范围。
由此结果可知，DCE浓度按重量％在0.15～0.375％的范围时，不良率高达20～18％，为0.45％的话，不良率为5％以下，根据这一点，优选的是使DCE浓度按重量％为0.45％以上。
因此，在图1(f)的各向异性氧化膜26的形成工序中，氧气氛中的二氯乙烯(DCE)的浓度按重量％设为0.45％以上的范围，在此条件下实施沟槽内表面的氧化。
另外，如上所述，在各向异性氧化膜26的形成时，可以使用采用了氯化氢(HCL)的卤氧化(HCL氧化)。实施此HCL氧化的场合的温度范围是850℃～1000℃，使用对氧(O2)和氧化氮(N2O)添加了微量的氯化氢(HCL)而成的混合气体来氧化半导体表面。
同样，也可以使用采用了溴化氢(HBr)的卤氧化法。实施此HBr氧化的场合的温度范围是850℃～1000℃，使用对氧(O2)和氧化氮(N2O)添加了微量的溴化氢(HBr)而成的混合气体来氧化半导体表面。
其次，如图1(g)所示，通过湿蚀刻来除去各向异性氧化膜(第2次氧化膜的除去)。
通过此各向异性氧化膜26的除去，能同时获得使沟槽的肩部按意图且优先地后退而扩大沟槽的开口部的效果和充分弄圆该后退了的肩部的角部的效果。
即，如图1(g)所示，开口部被扩大，并且角部被充分弄圆，从而改善了在沟槽22内采用等离子CVD法等埋入绝缘膜时的埋入特性，空隙就难以产生。
还有，因为进行了沟槽22的角部的充分弄圆，所以也降低了在沟槽22的上端部的应力集中、电场集中的可能性。还有，由于沟槽22的角部被弄圆了，因而防止了在沟槽内被埋入的绝缘膜在沟槽的端部突起状地极端突出，确保了平坦性，所以在后边的工序中，在该部分可以形成均匀膜厚的优质的栅极氧化膜，这也是所获得的效果(后述)。
还有，被弄圆了的角部的近旁能作为绝缘栅型场效应晶体管(MOS晶体管)的沟道区域来使用，这样，对于尺寸被缩小了的MOS晶体管的沟道宽度的确保也有贡献(后述)。
还有，形成了随着从沟槽22的肩部到底部，该膜厚逐渐变薄这样的各向异性氧化膜26之后，通过除去该各向异性氧化膜，形成从沟槽的底部附近向着开口部，具有流畅的倾斜的沟槽22的侧壁，并且，特别是在开口部附近，角部的弄圆效果导致开口部急剧扩大，这是所获得的效果，能获得氧化膜等的均质埋入(CVD法等所涉及的氧化膜等的沉积)所适合的形状的沟槽22。另外，也可以在除去上述各向异性氧化膜之后，在高温(900～1050℃)的氢或Ar气气氛中进行热处理，一并进行热处理所涉及的角部的弄圆处理。
其次，如图1(h)中记载的，对沟槽22的内表面进行各向同性的氧化，形成膜厚均匀的氧化膜(各向同性氧化膜)12。
此各向同性氧化膜12，在图1(i)的工序中，对于防止在沟槽22内堆积氧化物32时对半导体基板10的损坏的作用、被堆积的氧化物32和沟槽22的内壁的应力的缓和、顺畅堆积的促进等都有贡献。
作为各向同性的氧化，没有特别的限定，可以采用在一边从大气压对压力进行减压一边对半导体基板加热了的状态下，使氢气体和氧气体在半导体基板上反应而形成氧化膜的就地蒸汽生成(In situ steamgeneration)氧化。
就地蒸汽生成(In situ steam generation)氧化是向低压的反应室(chamber)内导入氢和氧，在加热了的半导体基板的表面上直接引起氧化反应的氧化方法，此氧化方法，比起通常的干氧化来氧化力大，可以进行不依赖于OH基所涉及的结晶面方位的各向同性氧化，因而，可以在沟槽内部形成控制性很好、优质且膜厚均匀的氧化膜。在进行氧化的场合的加热温度的范围是900℃～1100℃。
还有，作为各向同性的氧化，也可以采用由等离子激励的氧来氧化半导体基板的表面的氧(O2)等离子氧化。
公知的是O2等离子氧化几乎没有结晶面方位所涉及的氧化速度的差，还有，不加热就能形成优质的各向同性氧化膜，这是所获得的效果。
O2等离子氧化膜，例如可以用微波等离子装置来形成。例如，可以使用采用了Kr(氪)的氧基所涉及的硅直接氧化法来形成O2等离子氧化膜。氧基所涉及的硅直接氧化法所涉及的氧化反应的内容如下。即，在400℃的温度下，采用含有Kr(氪)和O2的混合气体来氧化硅基板的表面的场合的反应如下列(2)式～(4)式。另外，基(ラジカル)是指奇电子(以及具有该奇电子的原子)这一点，基种的原子具有富于反应性的性质。在下式中，基种记作(基)。
其次，如图1(i)所示，在半导体基板10上及沟槽22内，采用等离子CVD法，例如，以800nm程度，沉淀TEOS氧化膜32。此时，因为沟槽22的开口部已经扩大，并且侧壁成为具有锥形的形状，所以TEOS氧化膜32的良好埋入(即没有空隙的埋入)得以实现。
此处，对图1(a)～图1(i)的工序和图18(a)～图18(d)所示的比较例的工序进行比较，由此来确认本发明的沟槽形成方法的效果。
图18(a)～图18(d)是用于使图1(a)～图1(i)所示的本发明的沟槽形成方法的效果显现出来的比较例(用于表示不设置各向异性氧化膜的形成及其除去的工序的场合会成为什么结果的例子)中的每个主要工序的器件剖视图。在图18中，对与图1同样的部分付以同样的参照标号。
此处，图18(a)的工序与图1(a)的工序相同，图18(b)的工序与图1(d)的工序相同。
在图18(c)的工序中，对图1(e)的状态(没进行各向异性氧化所涉及的沟槽肩部的优先后退和角部的弄圆的状态)的沟槽22的内表面进行各向同性氧化，形成了各向同性氧化膜30。然后，进行TEOS氧化膜32的沉淀的话，不扩大沟槽22的开口部，并且不弄圆沟槽的肩部，因而如图18(d)所示，不能进行TEOS氧化膜32的良好埋入。
结果，在图18(d)中，在沟槽22内部产生了空隙300。例如，导电性的异物进入空隙300，该空隙300在沟槽22开口部附近存在的话，不同的布线彼此短路的危险性就会变高。还有，氧化物向沟槽22的埋入特性下降的话，在沟槽肩部的漏泄电流就容易发生，这也是产生的问题。
相比之下，经图1(a)～图1(i)的工序而形成的沟槽22，因为氧化物向沟槽22内部的埋入特性出色，还有，在沟槽肩部，该氧化物的平坦性得以确保，所以不产生图11的比较例中出现的那些问题。
这样，根据本发明的沟槽形成方法，可以使沟槽的微细化和绝缘膜的埋入特性的改善所涉及的异物发生的抑制、肩部弄圆所涉及的电场集中、应力的抑制、沟槽端部的突出所涉及的对导体层的不良影响的降低等相容，因而，微细且高质量的半导体装置的制造成为可能。
总结以上说明了的图1(a)～图1(i)所示的沟槽形成的次序，示于图4所示。
图4是表示用于图1所示的沟槽形成的的主要次序的工序流程图。
如图4所示，首先，准备半导体晶片(半导体基板10)(工序S1)，通过第1氧化而在硅基板10的表面上形成热氧化膜12(工序S2：第1次氧化)，接着，沉淀硅氮化膜(工序S3)。然后，进行光致抗蚀剂膜16的形成和加工(工序S4)。
其次，进行氮化膜14的干蚀刻所涉及的图案形成，接着，进行热氧化膜12的图案形成(工序S5)。然后，除去光致抗蚀剂16(工序S6)。
其次，进行TEOS氧化膜18的沉淀和RIE所涉及的加工，形成边墙(工序S7)，进行氮退火(工序S8)。
接着，对硅基板10进行干蚀刻，形成沟槽22(工序S9)。其次，除去TEOS氧化膜(边墙)20(工序S10：第1次氧化膜除去)，接着，通过具有各向异性的氧化(DCE的氧化等)来形成各向异性氧化膜(具有各向异性的牺牲氧化膜)26(工序S11：第2次的氧化膜形成)。
此时，优选的是，形成肩部的膜厚厚，膜厚向着底部逐渐减小的局部膜厚不同的各向异性氧化膜。然后，除去该各向异性氧化膜26(工序S12：第2次氧化膜除去)。由此使沟槽的肩部后退，并且弄圆角部。还有，在除去了肩部的膜厚厚，膜厚向着底部逐渐减小的局部膜厚不同的各向异性氧化膜的场合，沟槽的侧壁成为正锥形形状。对沟槽的侧壁进行正锥形加工，对于提高氧化物向沟槽内的埋入特性是有效的。因此，优选的是实施沟槽的正锥形加工。
接着，在沟槽22内，进行各向同性的氧化(就地蒸汽生成氧化等)，形成膜厚均匀、控制性好的优质膜(工序S13：第3氧化)。
然后，采用等离子CVD法，在硅基板10上以及在沟槽22内沉淀TEOS膜32等(工序S14)。
其次，用图2来说明图1的工序(i)以后的半导体装置的制造的次序。此处，对于制造绝缘栅型场效应晶体管(MOS晶体管)的场合进行说明。
图2(a)～(f)是用于说明图1(g)的工序以后的半导体装置的制造的次序的每个主要工序的器件剖视图，(h)是比较例的器件剖视图。
在图2(a)中，把通过图1(i)的工序在硅基板10上及沟槽22内沉淀而成的TEOS氧化膜32采用化学机械研磨法(CMP)研磨到硅氮化膜14的表面露出为止。以下，对研磨后的TEOS氧化膜付以参照标号34。
其次，如图2(b)所示，除去硅氮化膜14，接着，进行湿蚀刻，除去硅基板10的表面的硅氧化膜12以及沟槽内的TEOS氧化膜34的上部。此时，如图所示，使在沟槽22内被埋入的TEOS膜(埋入氧化物)34的上面的位置比沟槽22的表面(开口部的位置)靠下。
在图2(b)中，在沟槽22内被埋入的埋入氧化物(TEOS膜)34的上面的位置与沟槽22的开口部的位置相比，位于下边距离“S”的地方。即，使其低于沟槽22的开口部而形成埋入氧化物(TEOS膜)34。这是为使得被弄圆了的沟槽的肩部的近旁也可以作为MOS晶体管的沟道区域来使用(后述)。
其次，如图2(c)所示，在半导体基板10的表面上形成离子轰击用的掩膜部件36。
其次，如图2(d)所示，进行磷(P)、硼(B)离子轰击，进行热处理所涉及的退火，形成N阱38和P阱40。
其次，如图2(e)所示，除去掩膜部件36之后，形成栅极绝缘膜37。
其次，如图2(f)所示，敷设栅极电极层42。例如，使用掺杂了磷的多硅电极(P Doped Poly-Si：D-Poly)作为栅极电极层42。也可以再积层WSi和CoSi等硅化物。此处应该关注的是，因为在沟槽22内，TEOS氧化膜34埋入得低，所以是栅极电极层42在沟槽22上稍稍下沉了的方式。
这样，如图2(g)所示，向栅极电极层42施加电压的话，在沟槽22的被弄圆了的肩部的近旁的半导体基板10的表面上还会诱起沟道CH(图中以虚线表示)。即，使得沿着沟槽22的被弄圆了的角部，沟道的形成成为可能，从而使得MOS晶体管的栅极宽度(W)扩大，MOS晶体管的沟道电导(W/L：L沟道长)变大，就可以抑制微细化所涉及的MOS晶体管的电流能力的降低。
即，根据本发明的半导体装置的制造方法，能不妨碍器件的微细化而达到无空隙的STI埋入和沟道电导(W/L)的增大所涉及的MOS晶体管的必要电流驱动能力的保证。对于这一点，后边用图7更加详细地进行说明。
图2(h)表示继图18所示的比较例的工艺的工序(d)之后，进行被沉淀了的TEOS氧化膜向沟槽内的埋入处理(按现有方式)，形成了栅极氧化膜37和栅极电极层42的场合的器件的剖视图。
在图2(h)中，TEOS氧化膜34向沟槽内的埋入特性恶化，产生了空隙V1、V2，与该空隙V1、V2的位置对应，栅极电极层42的中央部也稍微下沉了。不能作为MOS晶体管的沟道区域(CH)来有效利用沟槽22的肩部，因而不能扩大沟道宽度W。
这样，根据本发明的半导体装置的制造方法，绝缘膜向沟槽内的均质埋入、沟槽肩部的平坦性的确保、优质的栅极氧化膜的形成的保证成为可能，还有，被弄圆了的沟槽的肩部的近旁也可以作为MOS晶体管的沟道区域来使用，扩大了MOS晶体管的栅极宽度(W)，增大了MOS晶体管的沟道电导(W/L：L沟道长)，抑制微细化所涉及的MOS晶体管的电流能力的降低也成为可能。
总结以上说明了的图2(a)～图2(g)所示的半导体装置的制造的次序，示于图5。
图5是表示图2所示的用于半导体装置的制造的主要次序的工序流程图。
首先，进行被沉淀了的TEOS膜32(图1(i))的CMP所涉及的平坦化，除去硅氮化膜14，接着，进行被埋入了的TEOS氧化膜34的湿蚀刻(回刻)，在此工序中，按意图进行全面蚀刻，使得埋入氧化膜34的表面的位置低于沟槽22的开口部的位置(工序S15)。
接着，形成掩膜部件36(工序S16)，其次，通过离子轰击，形成N阱38及P阱40(工序S17)，然后，形成栅极氧化膜36(工序S18)，形成栅极电极层(WSi/D-Poly)(工序S19)。
然后，进行MOS晶体管的源极·漏极的形成(工序S20)。由此形成沿着沟槽的上端部(肩部)的被弄圆了的部分(具有曲率的部分)形成沟道的方式的MOS晶体管。
(实施例2)
在本实施方式中，对于在沟槽内形成各向同性氧化膜(SiO2)和氮化硅膜(SiN)的例子进行说明。
本实施方式的特征在于，在沟槽内形成了各向同性氧化膜之后，在该氧化膜的表面上形成薄的氮化硅膜31，此后实施沟槽的埋入。
此氮化硅膜，在后边的工序中经过了热处理时，起到阻止从被埋入的氧化膜(TEOS氧化膜)向沟槽表面的氧化膜供给氧而使该氧化膜增长(膨胀)这种事态的产生的作用。
沟槽表面的氧化膜有些膨胀的话，随着沟槽宽度的增大，还有，硅基板和氧化膜之间的应力增大，表面势能增加，漏泄电流就可能增大。对此，在埋入氧化膜(TEOS氧化膜)和沟槽的内表面的氧化膜之间设置氮化膜缓冲物，阻断氧的移动。还有，该氮化膜还担负着在沟槽内埋入氧化膜(TEOS氧化膜)时，防止对硅基板表面造成损坏的任务。
以下，具体进行说明。
图3(a)～(h)分别是用于说明本发明的半导体装置的制造方法的另一例(在沟槽内形成各向同性氧化膜和硅氮化膜的例子)的每个主要工序的器件剖视图。在图3中，对与图1共同的部分，付以同样的参照标号。
如图3(a)所示，在沟槽22内形成各向异性氧化膜26。
其次，如图3(b)所示，除去各向异性氧化膜26。由此使沟槽的肩部很大地后退，同时，弄圆肩部。
其次，如图3(c)所示，实施各向同性氧化(例如O2等离子氧化)，在沟槽22的内表面上形成优质的各向同性氧化膜30。
以上的工序与图1(f)～与(h)的工序相同。其次，按图3(d)，形成例如10nm程度的薄的硅氮化膜(SiN或SiON)。
其次，如图3(e)所示，在沟槽22内埋入TEOS氧化膜34。即，以埋入沟槽22内的方式来形成TEOS氧化膜，采用CMP进行平坦化，除去硅氮化膜14，接着，进行氧化膜的湿蚀刻。由此就能获得图3(e)所示的埋入氧化膜34。与上述实施方式同样，埋入氧化膜34的表面处于比沟槽的表面低了距离S的位置。
其次，如图3(f)所示，在半导体基板上形成离子轰击用的掩膜36之后，实施离子轰击，进行热处理，形成P阱及N阱。通过此工序中的热处理，使得氧会从埋入氧化膜34向沟槽表面的各向同性氧化膜30移动，不过，由于形成了作为缓冲物层的硅氮化膜31而阻止了这样的氧的移动。由此防止各向同性氧化膜30不必要地增长(膨胀)。
沟槽表面的氧化膜有些膨胀的话，随着沟槽宽度的增大，还有，硅基板和氧化膜之间的应力增大，表面势能增加，漏泄电流就可能增大，不过，在本实施方式中，不用担心产生这种问题。还有，该氮化膜还担负着在沟槽内埋入氧化膜(TEOS氧化膜)时，防止对硅基板表面造成损坏的任务，因而在本实施方式中，防止损坏的能力比上述实施方式得以强化。
接着，除去离子轰击用掩膜36之后，进行栅极氧化，形成栅极绝缘膜37，然后，形成栅极电极层42(图3(g))。然后，形成源极·漏极层(未图示)。
然后，对栅极电极层42施加电压的话，如图3(h)所示，在沟槽的被弄圆了的肩部的部分还会诱起沟道，由此防止MOS晶体管的电流能力的降低。
(实施例3)
在本实施方式中，用图6～图10，对于采用本发明的沟槽形成方法及半导体装置的制造方法所制造的半导体装置的构造的特征点(能增大MOS晶体管的沟道电导)以及半导体装置的具体例进行说明。
图6是采用本发明的沟槽形成方法及半导体装置的制造方法所制造的绝缘栅型场效应晶体管(MOS晶体管)所集成的半导体装置的要部平面图。另外，在图6中，对与上述附图同样的部分付以同样的参照标号。
在图6中，在由沟槽中被埋入的氧化膜34(STI)围着的区域，形成了2个n型MOS晶体管。图中，参照标号50a、50b、50c表示n+形式扩散区域(成为源极/漏极的区域)，参照标号42a、42b是栅极电极层。
图7是图6所示的MOS晶体管的A-A线近旁的立体剖视图(包括表示由图6的虚线包围的区域X附近的沟道的形状的图)。
如在图2(f)的工序中说明了的，在本发明的半导体装置中，沟槽的肩部(使之优先后退，且被充分弄圆了的肩部)的近旁也作为MOS晶体管的沟道(CH)来使用，由此实现沟道宽度(W)的扩大。
不过，在图2(f)的图中，只描绘了沟槽的部分。对此，在图7中，主要是记载了MOS晶体管的构造，在沟槽(STI)的近旁，更具体地明确表示了MOS晶体管的沟道是什么形状。
在图7(及图6)中，“L1”是MOS晶体管的沟道长。还有，“W1”是采用现有制造方法所制造的MOS晶体管的栅极宽度，“W2”是采用本发明的制造方法所制造的MOS晶体管的栅极长。
在图7的左侧，表示由图6的虚线包围的区域X附近的MOS晶体管的沟道(CH)在沟道宽度(W)方向的形状。
从此图可知，在现有MOS晶体管中沟道宽度是W1。另一方面，在本发明的MOS晶体管中，沟槽(STI)的被弄圆了的肩部的近旁也作为沟道(CH)来使用，因而沟道宽度扩大为W2。
随着MOS晶体管的微细化的发展，存在1个MOS晶体管的电流驱动能力降低的倾向。在本发明的MOS晶体管中，能进行器件的微细化，同时使沟道电导(W/L)增大，抑制MOS晶体管的电流能力的降低。
图8是沿着图6的MOS晶体管的B-B线的剖视图。在图8中，对与上述附图共同的部分付以同样的参照标号。
如图所示，在P型半导体基板10上形成了N阱38及P阱40。在P阱40中形成了浅沟槽隔离(STI)区域。在该STI区域所包围的区域中，形成了2个n沟道MOS晶体管。
图中，参照标号50a、50b、50c是n+扩散区域，参照标号37a、37b是栅极氧化膜，参照标号42a、42b是栅极电极层。
在半导体基板10上，除了MOS晶体管以外，如果形成电容器、成为字线和数据线的布线层，就能构成图9所示的DRAM。
图9是表示DRAM的基体构成的电路图。
DRAM的存储单元由MOS晶体管M1(M2)和电容器C1(C2)构成。图中，W1是字线，D1、D2是数据线。还有，参照标号100是构成地址电路的行解码器，参照标号110是构成读出电路的列解码器。
采用本发明的半导体装置的制造方法所制造的MOS晶体管，电流能力的降低得到了补偿，还有，能形成微细的沟槽，沟槽内的氧化物的埋入特性也很好，因而能获得高集成、高性能且高信赖度的DRAM。
本发明，除了DRAM以外，在PROM和EPROM等非易失性存储器的制造中也能使用。还有，在进行STI(浅沟槽隔离)所涉及的元件分离的双极晶体管的制造中也可以使用。
(实施例4)
图10是表示利用本发明的半导体装置的制造方法所形成的SRAM的要部的电路图。
SRAM的存储单元由高电阻负载R1、R2、构成传输门的MOS晶体管M5、M6和构成触发器的MOS晶体管M5、M6构成。
图中，W3是字线，D3、D4是数据线。还有，参照标号120是构成地址电路的行解码器，参照标号130是构成读出电路的列解码器。
采用本发明的半导体装置的制造方法所制造的MOS晶体管，电流能力的降低得到补偿，还有，能构成微细的沟槽隔离，沟槽内的氧化物的埋入特性也很好，因而能获得高集成、高性能且高信赖度的DRAM。
另外，作为SRAM的存储单元，例如，可以采用使用6个晶体管的存储单元、使用10个晶体管的存储单元。
(实施例5)
图11是表示利用本发明的半导体装置的制造方法所形成的闪存的要部的电路图。
闪存的存储单元由采用浮动栅及控制栅极2个栅极的MOS晶体管(M10～M40等)构成。
图中，W5、W6是字线，D5、D6是数据线。还有，参照标号303是地址缓冲器，参照标号302、304分别是行解码器和列解码器。还有，参照标号306、308、310分别是列栅极、输出缓冲器以及消去电路。
采用本发明的半导体装置的制造方法所制造的MOS晶体管，电流能力的降低得到补偿，能形成微细的沟槽，还有，微细的沟槽内的氧化物的埋入特性也很好，因而能获得高集成、高性能且高信赖度的闪存。
(实施例6)
图12是用采用本发明的半导体装置的制造方法所制造的MOS晶体管构成的输入保护电路的电路图。
图中，参照标号330是输入块，R3、R4是电阻，还有，M20、M21是采用了对输入块330施加了过大的电压时，具有使冲击电流流入地中的作用的MOS晶体管(采用本发明的半导体装置的制造方法所制造的MOS晶体管)的二极管。
采用本发明的半导体装置的制造方法所制造的MOS晶体管，电流能力的降低得到补偿，能使大的冲击电流瞬间流入地中，因而能用于形成输入保护电路。
(实施例7)
图13是表示使用了采用本发明的沟槽形成方法所形成的沟槽的具有沟槽栅极的纵型功率MOS晶体管(单体晶体管)的构成的器件的剖视图。
具有沟槽栅极的纵型功率MOS晶体管，经过以下工序来制造。
即，在N型的基板1上形成N型的外延层2，在外延层2上形成P型的基体3，在P型的基体3的表面上形成源极层(N型层)4。
其次，贯穿源极层4的中央部而形成沟槽，通过先前说明了的各向异性的牺牲氧化膜的形成、除去而使沟槽的肩部很大地后退，并且进行肩部的弄圆。
然后，对沟槽内部进行各向同性氧化，在沟槽的内表面上形成栅极氧化膜5，接着，在沟槽内部埋入成为栅极电极的金属材料(铝等)6。然后，形成源极电极8以及漏极电极7。
在沟槽内埋入成为栅极电极的金属材料(铝等)6时，沟槽的肩部后退，入口扩大，因而实现了良好的埋入特性。还有，沟槽的肩部(角部)被充分弄圆，因而能稳定形成优质的栅极绝缘膜5，还有，源极层4中的电场的集中也得到缓和。
(实施例8)
在以上的说明中，以把沟槽作为隔离来使用的场合为例进行了说明，不过，本发明并不受此限定，例如，在利用沟槽来形成电容器的场合(沟槽电容器的形成)，也可以使用本发明的沟槽形成技术。
图14是具有采用本发明的沟槽形成方法所形成的沟槽电容器的MOS器件的剖视图。
图14的MOS器件是由MOSFET和沟槽电容(MOS电容)构成的DRAM单元。图中，参照标号400是P型半导体基板，401是N型区域，402是层间绝缘膜，403是MOSFET的栅极(字线)，参照标号404是连接柱，参照标号405是比特线。
还有，形成了与MOSFET连接，采用本发明的沟槽形成方法所形成的沟槽(通过各向异性牺牲氧化膜的除去而被扩大了入口，并且弄圆了角部的沟槽)。此沟槽的内表面由电容膜407(多硅膜、各向同性氧化膜)覆盖。并且，在沟槽内填充了电容板(金属电极层)408。还有，在沟槽的外侧，设置了N型的阴极区域(阴极)406。
由阴极406、电容膜407及电容板408形成了作为DRAM的存储单元的构成要素的沟槽电容。
图14的沟槽，通过各向异性牺牲氧化膜的除去而被扩大了入口，并且弄圆了角部，其内表面的表面积大，因而能顺利地形成电荷容量大的电容器。
(实施例9)
本发明也可以用于通过硅的微细加工所获得的MEMS元件的制造。
图15是表示MEMS元件的要部的构造的剖视图。图15所示的MEMS元件200是使用SOI(Silicon On Insulator)技术形成的3维构造的电子器件。
在图15中，参照标号210是基础硅基板，参照标号220是绝缘膜，参照标号230是在绝缘膜220上形成的硅岛，参照标号240是用于对硅岛进行空气分离的沟槽。
在图15中，在形成沟槽240时，使用图1所示的本发明的沟槽形成方法进行了沟槽的肩部的弄圆处理。
图15中记载的沟槽电容器具有正锥形形状，并且肩部被弄圆了，沟槽内部的表面积比通常的沟槽大。因此，能形成电容大的沟槽电容器。
还有，绝缘物(氧化膜)向沟槽内部的埋入特性也良好，因而能形成优质的沟槽电容器。
(实施例10)
在上述说明中，从形成沟槽这样的观点进行了说明，不过，所谓形成沟槽，即指选择性地加工半导体基板，因而本发明的沟槽形成方法必然也可以作为半导体基板的加工方法来利用。
即，采用本发明的沟槽形成方法来加工半导体基板，作为其结果，能形成角部被弄圆了的立体构造。
图16(a)、(b)是采用本发明的沟槽形成方法来加工半导体基板，获得角部被弄圆了的立体构造的场合的每个主要制造工序的器件的剖视图。
在图16(a)所示的工序中，准备硅半导体基板(也可以是可形成各向异性氧化膜的化合物半导体基板)262，选择性地除去此硅半导体基板262的一部分(261a、261b)，由此形成具有大致垂直的侧面的柱状突起262。
其次，在此柱状突起262的侧面(包括肩部)上形成各向异性的牺牲氧化膜，将其除去，弄圆柱状突起262的肩部。还有，也可以使此柱状突起262的侧面具有缓慢的倾斜。这样就能获得图16(b)所示的角部被弄圆了的微细的半导体的立体构造。
(实施例11)
在本实施方式中，对于利用在第9实施方式中说明了的半导体加工技术来形成所谓3维晶体管的场合进行说明。
图17是表示利用图16所示的半导体加工技术所形成的3维晶体管(三栅极晶体管)的构造的透视图。
如图所示，3维晶体管在半导体基板500上具备具有源极(S)501及漏极(D)502的第1立体构造和与此第1立体构造正交的作为栅极(G)起作用的第2立体构造503。
第1立体构造具有主面(B)和与此主面(B)垂直的侧面(A、C)。此3维晶体管具有在该主面(B)和侧面(A、C的)这3个面上分别形成了沟道这样的特征。即，在一个晶体管中，在第1构造体的不同的3个面上形成3个沟道，从而使得与现有同尺寸的平面晶体管相比，可以确保大的电流能力。
图中，由虚线围着来表示的G1、G2、G3分别是第1栅极、第2栅极及第3栅极。由这3个栅极(G1～G3)在第1构造体的不同的面(A～C)上分别形成沟道。
第1立体构造体(501、502)及第2立体构造体(503)的角部，为了避免电场集中，或是为了使得良好的表面保护膜的形成成为可能，优选的是进行弄圆处理。
该角部的弄圆可以使用在第9实施方式中说明了的本发明的半导体加工技术来实施。
这样，利用了本发明的沟槽形成技术的半导体加工技术就能用于三维晶体管的制造。
如以上说明了的，根据本发明，把各向异性氧化膜(肩部的膜厚厚于其他部分的膜厚、局部厚度不同的氧化膜)作为牺牲氧化膜来使用，通过该各向异性氧化膜的除去，就能同时获得使沟槽的肩部按意图且优先地后退而扩大沟槽的开口部的效果和充分地弄圆该后退了的肩部的角部的效果。
对于各向异性氧化膜(牺牲氧化膜)，例如，采用卤氧化法(例如，使用二氯乙烯、HCL、HBr等的卤氧化法)，就可以通过1次氧化处理而有效地形成局部厚度不同的各向异性氧化膜，制造工艺也不会复杂化。
还有，扩大沟槽的开口部，并且充分弄圆角部，从而改善在沟槽内采用等离子CVD法等埋入绝缘膜时的埋入特性，空隙就难以产生。
还有，因为进行了沟槽的角部的充分弄圆，所以也降低了在沟槽的上端部的应力集中、电场集中的可能性。
还有，通过弄圆沟槽的角部而减少了空隙，提高了埋入氧化膜的平坦性。
还有，预料到沟槽肩部的后退，形成用于弥补该后退的边墙，用包括此边墙的蚀刻掩膜来蚀刻半导体基板，形成沟槽，从而即使采用进行各向异性氧化膜的除去的制造工艺，微细的沟槽的形成也是可能的。
还有，因为在各向异性氧化膜的形成前除去边墙，所以借助于此，沟槽的开口扩大，使得向沟槽的上端部的氧化剂的到达变得容易了，这对于加厚沟槽的开口部端部的各向异性氧化膜的膜厚有贡献。还有，由于边墙的除去而使沟槽上部的开口部扩大，对于改善后边的工序中的氧化膜等的埋入的埋入特性也起作用。
还有，在沟槽内埋入绝缘膜之前，在沟槽的内表面上形成各向同性氧化膜(膜厚整体上大致均匀的氧化膜)，从而能获得在把绝缘膜埋入沟槽内时的对半导体基板的损坏的防止、被埋入的绝缘膜和沟槽内壁的应力的缓和、顺畅埋入的促进等效果。在此方式中，对于沟槽内表面要进行各向异性氧化和各向同性氧化，通过此各向异性氧化和各向同性氧化的并用，能有效地解除绝缘膜向沟槽内的埋入处理等所带来的问题。
还有，在沟槽的内表面上形成各向同性氧化膜之后，在该各向同性氧化膜上形成氮化膜，从而能阻止氧从埋入氧化膜向沟槽表面的各向同性氧化膜的移动，防止各向同性氧化膜不必要地增长(膨胀)。沟槽表面的氧化膜有些膨胀的话，随着沟槽宽度的增大，还有，硅基板和氧化膜之间的应力增大，表面势能增加，漏泄电流就可能增大，不过，在本实施方式中，不用担心产生这种问题。还有，该氮化膜还担负着在沟槽内埋入氧化膜(TEOS氧化膜)时，防止对硅基板表面造成损坏的任务，氮化膜的形成对于防止对硅的损坏的能力的提高也有贡献。
还有，在沟槽内部埋入绝缘膜时，使得该绝缘膜表面的位置低于沟槽的开口部的位置，从而使得被弄圆了的沟槽的肩部的近旁也可以作为MOS晶体管的沟道区域来使用。即，能做成在沟槽的被弄圆了的肩部近旁的半导体基板表面也能诱起沟道的构造，按意图扩大MOS晶体管的栅极宽度(W)，加大MOS晶体管的沟道电导(W/L：L沟道长)，抑制微细化所涉及的MOS晶体管的电流能力的降低。
根据本发明，绝缘膜向沟槽内的均质埋入、沟槽肩部的平坦性的确保、优质的栅极氧化膜的形成的保证成为可能，还有，被弄圆了的沟槽的肩部的近旁也可以作为MOS晶体管的沟道区域来使用，还可以抑制MOS晶体管的沟道电导(W/L)的增大所涉及的、微细化所涉及的MOS晶体管的电流能力的降低，能获得具有出色的特性的半导体装置。
根据本发明，能制造超高集成且特性不良少的DRAM。还有，同样，根据本发明，还可以制造具有出色的特性的集成度高的SRAM、闪存、非易失性存储器LSI(集成PROM和EPROM等而成的LSI)或是集成接合型电场效果(JFET)而成的LSI。还有，本发明还可以用于在元件分离中使用浅沟槽隔离(STI)的双极IC的制造中。同样，本发明还可以用于沟槽电容器的制造中。
还有，采用本发明的半导体装置的制造方法所制造的晶体管，作为构成输入保护电路的MOS晶体管、单体晶体管(例如具有沟槽栅极的功率类晶体管)也是有用的。
还有，本发明在MEMS(微小电机械系统)元件的制造中也能利用。即，考虑到即使在MEMS元件的制造中，也有微小沟槽的形成的要求，还有，也有使该沟槽的内壁倾斜，使肩部优先后退而扩大开口部，或是进行肩部的角部的弄圆这样的请求，因而本发明在MEMS元件的制造中也可以利用。
同样，本发明在具有大电容的沟槽电容器的制造中也能使用。
还有，本发明的沟槽形成技术在对半导体基板进行加工，形成微小的且角部被弄圆了的立体构造的情况中也能应用。例如，在立体构造的3个不同的面上形成电流沟道，从而能形成作为3维晶体管的一种的三栅极晶体管。
根据本发明，可以通过1次处理，使沟槽的肩部(开口上端部)充分后退，并充分地弄圆角部，扩大开口部，实现在沟槽内填充的绝缘体的良好的埋入特性，防止空隙发生，即使沟槽的肩部后退也能保证微细的沟槽的高精度的形成，以及对与沟槽邻接而形成的绝缘栅型场效应晶体管的电流能力的增强也能做贡献地形成沟槽。
根据本发明，能确立使得微细的沟槽隔离(元件分离用沟槽)的形成和与此分离用沟槽邻接而形成的场效应晶体管的沟道宽度的确保可以相容的浅沟槽隔离(STI：Shallow Trench Isolation)的形成方法和在该STI中埋入绝缘层，在其上形成绝缘膜，在该绝缘膜上敷设横跨STI的导电层的半导体装置的制造方法。
根据本发明，能有效地批量生产高集成度、高品质的DRAM、SRAM、闪存、单体晶体管、MEMS元件等半导体装置。还有，本发明在沟槽电容器的制造中也能利用。
本发明具有能使微细的沟槽形成和绝缘膜向沟槽内良好的埋入相容，还有，使得与STI邻接而形成的MOS晶体管的必要的沟道宽度的确保也成为可能这样的效果。因此，作为高集成度的半导体装置的制造方法，以及作为DRAM、SRAM、闪存、MEMS元件等微细半导体器件，还有，作为沟槽电容器、半导体基板的立体加工技术，都是有用的。
此专利申请基于2005年7月26日申请的日本国的特愿2005-215390号，其全部内容包含在本说明书中。
Claims (26)
1.一种半导体装置的制造方法，包括：
在半导体基板上形成蚀刻掩膜的第1工序；
对所述半导体基板的一部分进行蚀刻而形成沟槽的第2工序；
对所述沟槽的内表面实施具有各向异性的氧化，形成所述沟槽的肩部的氧化膜的厚度比所述沟槽内的其他部分的厚度厚，局部厚度不同的牺牲氧化膜的第3工序；以及
除去所述牺牲氧化膜，由此使所述沟槽的肩部后退而扩大沟槽的开口，并且进行该肩部的形状的弄圆的第4工序。
2.根据权利要求1所述的半导体装置的制造方法，其中，
在所述第3工序中，形成随着从所述沟槽的肩部到底部，其膜厚逐渐变薄的所述牺牲氧化膜。
3.根据权利要求1所述的半导体装置的制造方法，其中，
在所述第3工序中，用含有卤元素的气体对所述沟槽的内表面进行卤氧化，形成在所述沟槽的肩部的氧化膜的厚度比其他沟槽内的氧化膜的厚度厚的牺牲氧化膜。
4.根据权利要求1所述的半导体装置的制造方法，其中，
在所述第3工序中，用二氯乙烯(DCE：C2H2Cl2)对所述沟槽的内表面进行卤氧化，形成在所述沟槽的肩部的氧化膜的厚度比其他沟槽内的氧化膜的厚度厚的牺牲氧化膜。
5.根据权利要求1所述的半导体装置的制造方法，其中，
在所述第3工序中，用氯化氢(HCL)或溴化氢(HBr)对所述沟槽的内表面进行卤氧化，形成在所述沟槽的肩部的氧化膜的厚度比其他沟槽内的氧化膜的厚度厚的牺牲氧化膜。
6.根据权利要求1所述的半导体装置的制造方法，其中，
形成蚀刻掩膜的所述第1工序包括在所述半导体基板上形成掩膜层之后，对该掩膜层进行图案形成，形成开口部的工序和在所述开口部的所述掩膜层的侧壁上形成边墙的工序，还有，所述第3工序中的具有各向异性的氧化是在除掉所述边墙之后进行。
7.根据权利要求6所述的半导体装置的制造方法，其中，
所述形成边墙的工序包括覆盖进行了图案形成的所述掩膜层及所述半导体基板的表面而形成膜厚控制性好的氧化膜的工序和通过各向异性蚀刻对该氧化膜进行蚀刻的工序。
8.根据权利要求1所述的半导体装置的制造方法，其中，
在所述第4工序之后，再实施对所述沟槽的内表面进行各向同性的氧化的第5工序，由此在所述沟槽的内表面上形成膜厚均匀的氧化膜。
9.根据权利要求8所述的半导体装置的制造方法，其中，
作为所述第5工序中的各向同性的氧化，采用在一边从大气压对压力进行减压一边对半导体基板加热了的状态下，使氢气体和含有氧的气体在半导体基板上反应而形成氧化膜的就地蒸汽生成(In situsteam generation)氧化。
10.根据权利要求9所述的半导体装置的制造方法，其中，
所述含有氧的气体是O2气体或N2O气体。
11.根据权利要求8所述的半导体装置的制造方法，其中，
作为所述第5工序中的各向同性的氧化，采用由等离子所激励的氧来氧化半导体基板的表面的氧(O2)等离子氧化法。
12.根据权利要求8所述的半导体装置的制造方法，其中，
在所述第5工序中，通过各向同性氧化在沟槽的内表面上形成膜厚均匀的氧化膜之后，在该氧化膜上形成氮化膜。
13.根据权利要求8所述的半导体装置的制造方法，其中还具有：
在所述第5工序之后，在所述沟槽内埋入绝缘膜，对该绝缘膜施以平坦化处理之后，对该绝缘膜进行回刻，从而在比所述沟槽的开口的上端部低的位置埋设绝缘膜的第6工序。
14.根据权利要求13所述的半导体装置的制造方法，其中还包括：
也覆盖形成晶体管的区域中的所述沟槽的被弄圆了的肩部之上而形成栅极绝缘膜的工序；以及
在该栅极绝缘膜上，延伸到所述沟槽的被弄圆了的肩部之上而敷设栅极电极层的工序，
由此使得所述沟槽的被弄圆了的肩部近旁可成为所述绝缘栅型场效应晶体管的沟道区域。
15.一种采用权利要求1～13中任意一项所述的半导体装置的制造方法所制造的至少具有一个沟槽的半导体装置。
16.一种采用权利要求14所述的半导体装置的制造方法所制造的半导体装置。
17.一种采用权利要求14所述的半导体装置的制造方法所制造的半导体装置，具有：
具备通过所述牺牲氧化膜的除去而扩大了开口部，并且弄圆了肩部的沟槽和在该沟槽内，在比该沟槽的开口部的上端低的位置被埋设的绝缘体的浅沟槽隔离(STI)；以及
作为构成要素而包括与该浅沟槽隔离(STI)邻接而形成，并且在所述沟槽隔离上，也覆盖所述沟槽的被弄圆了的肩部之上而形成的栅极绝缘膜和在该栅极绝缘膜上，也延伸到所述沟槽的被弄圆了的肩部之上而敷设的栅极电极层，由此使得所述沟槽的被弄圆了的肩部近旁作为沟道区域而起作用的绝缘栅型场效应晶体管。
18.根据权利要求15所述的半导体装置，其中，
此半导体装置具有构成输入保护电路的绝缘栅型晶体管。
19.根据权利要求15所述的半导体装置，其中，
此半导体装置具有单体的绝缘栅型晶体管。
20.根据权利要求15所述的半导体装置，其中，
此半导体装置是DRAM(Dynamic Random Access Memory)。
21.根据权利要求15所述的半导体装置，其中，
此半导体装置是SRAM(Static Random Access Memory)。
22.根据权利要求15所述的半导体装置，其中，
此半导体装置是闪存(Flash Memory)。
23.根据权利要求15所述的半导体装置，其中，
此半导体装置是MEMS(Micro Electro Mechanical System)。
24.根据权利要求15所述的半导体装置，其中，
此半导体装置具有用所述沟槽构成的电容器。
25.根据权利要求15所述的半导体装置，其中，
此半导体装置具有角部被弄圆了的立体构造。
26.根据权利要求15所述的半导体装置，其中，
此半导体装置具有具备角部被弄圆了的立体构造的晶体管。
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
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