CN1338114A - 半导体集成电路器件及其制造方法 - Google Patents

半导体集成电路器件及其制造方法 Download PDF

Info

Publication number
CN1338114A
CN1338114A CN99816381A CN99816381A CN1338114A CN 1338114 A CN1338114 A CN 1338114A CN 99816381 A CN99816381 A CN 99816381A CN 99816381 A CN99816381 A CN 99816381A CN 1338114 A CN1338114 A CN 1338114A
Authority
CN
China
Prior art keywords
dielectric film
film
conductor
silicon nitride
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN99816381A
Other languages
English (en)
Other versions
CN1220257C (zh
Inventor
藤原刚
一濑胜彦
大桥直史
牛山雅弘
齐藤哲夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Hitachi Electronic Co Ltd
Hitachi Ltd
Original Assignee
Tokyo Hitachi Electronic Co Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Hitachi Electronic Co Ltd, Hitachi Ltd filed Critical Tokyo Hitachi Electronic Co Ltd
Publication of CN1338114A publication Critical patent/CN1338114A/zh
Application granted granted Critical
Publication of CN1220257C publication Critical patent/CN1220257C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明的目的是提供一种高性能和高可靠性的半导体器件。用于自对准的氮化硅膜17,形成此膜以覆盖MISFET的栅极,以下述方式形成:利用含有单硅烷和氮气的原料气、通过等离子CVD、在400摄氏度或更高的衬底温度下形成。构成钝化膜的氮化硅膜44是利用含有单硅烷、氨气和氮气的原料气、通过等离子CVD、在约350摄氏度的衬底温度下形成的。包含在氮化硅膜17中的氢气含量小于在氮化硅膜44中的含量,可以抑制从氮化硅膜17释放氢气。

Description

半导体集成电路器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，尤其涉及当将其应用于具有高性能和高稳定性的高度集成的电路器件时更有效的技术。
背景技术
随着提高半导体器件的性能和半导体器件微型化的趋势，已经频繁采用能够减小掩膜的对准误差的自对准技术。
例如，在日本专利申请未审公开号No.平11(1999)-26714中所公开的技术就是用氮化硅膜覆盖构成DRAM存储单元的MISFET(金属-绝缘体半导体场效应晶体管)的栅极；形成由氧化硅膜构成的层间绝缘膜；然后形成用于连接MISFET的源和漏区的栓塞。在要形成上述栓塞的连接孔的加工步骤中，分两个步骤进行蚀刻，即第一蚀刻子步骤允许蚀刻氧化硅膜，但不允许很容易地蚀刻氮化硅膜，第二蚀刻子步骤允许蚀刻氮化硅膜。由于加工的DRAM存储单元的MISFET(选择MISFET)具有最小的加工尺寸，因此，在形成栅极之间的连接孔时，栅极图形和连接孔图形之间的掩膜误对准不可避免，不用自对准技术就不可能实现连接孔的精确加工。在上述文献公开的技术中，覆盖栅极的氮化硅膜起蚀刻停止膜的作用，从而可以用与栅极自对准的方式加工连接孔。
根据上述技术，形成的氧化硅膜比作为层间绝缘膜的氧化硅膜和作为蚀刻停止膜的氮化硅膜更薄，使得在上述第一蚀刻子步骤中，可以进行充分的过蚀。甚至在晶片上可以形成具有均匀厚度的小连接孔或大纵横比的连接孔，另外，可以提高加工余量。在第二蚀刻子步骤中，由于作为蚀刻停止膜的氮化硅膜具有足够小的厚度，即使进行充分的过蚀，也可以避免衬底的过度蚀刻。简言之，可以以和衬底表面自对准的方式形成连接孔。特别是，当连接孔的底部与元件隔离区叠加时，有一种可能性就是构成元件隔离区的氧化硅膜被过蚀。采用两步蚀刻，可以将元件隔离区的过蚀控制在允许的范围内。结果，可以抑制由于衬底(元件隔离区)的过蚀而引起的MISFET的漏电流，从而在DRAM的情况下，可以提高刷新性能。
例如，可以将上述关于衬底表面的自对准工艺应用于利用大马士革工艺的布线步骤中。具体来说，当在层间绝缘膜中限定用于金属化的布线沟槽或连接孔时，预先在对应于布线沟槽的底部或连接孔的底部位置形成薄的氮化硅膜，然后，以与上述两步蚀刻步骤相同的方式形成布线沟槽或连接孔。在该步骤中，能够抑制在布线沟槽或连接孔的底部的部件过蚀，提高布线沟槽或连接孔深度的一致性，确实实现布线层之间的连接。
氮化硅膜有各种形成方法，例如热CVD(化学汽相淀积)和等离子CVD。例如，在日本专利申请未审公开号No.平2(1990)-224430中公开了一种技术，利用单硅烷(SiH4)和氮(N2)作为原料气体，通过ECR(电子回旋共振)形成的氮化硅膜作为层间绝缘膜或钝化膜。在日本专利申请未审公开号No.昭63(1988)-132434中公开了一种技术，利用单硅烷(SiH4)和氮(N2)作为原料气体，通过ECR-CVD形成的氮化硅膜作为钝化膜。
然而，本发明人认为，上述技术仍然存在问题。只有本发明人通过测试和研究得到了对下面要描述的问题的认识，这些内容还没有被公开过。
随着半导体器件小型化和性能提高的趋势，已经对热处理进行了严格的控制。对于半导体器件的小型化，需要精确控制扩散层(杂质半导体区)的位置和深度。在精确控制形成了扩散层之后，最好不要进行高温工艺，，因为这样会引起杂质的扩散，从而引起扩散层的位置变化。还需要精确控制扩散层中的杂质浓度，使得最好能够避免估计会引起杂质浓度波动的、扩散层中杂质的再扩散。对于半导体器件性能的提高，则希望在杂质扩散层上或栅极的表面上形成硅化物层。由于硅化物层不耐热，因此在形成硅化物层之后进行高温工艺会引起各种问题，例如，由于硅化物层和硅层之间的再反应，导致硅化物层的成分变化，由于这种成分变化，降低了所述硅化物层的导电率，硅化物层中应力增加，出现孔隙。
因此，不可能形成覆盖栅极的、用于自对准的氮化硅膜，或者利用热CVD、高温(通常700度或更高)形成膜的方法，形成氮化硅膜，该氮化硅膜用于以自对准的方式，形成大马士革工艺的布线沟槽或连接孔。根据本发明人的认识，通过热CVD形成氮化硅膜还伴随着另外一个问题，在形成膜的过程中产生的活泼的氢(H)在扩散层或MISFET的沟道区中扩散，从而引起阈电压(Vth)的波动。
因此，本发明人研究了利用等离子CVD形成氮化膜，这样可以在低温(一般大约400度)形成膜。
然而，通过等离子CVD形成的氮化硅膜具有缺陷，该缺陷可以使器件的性能恶化。
上述缺陷是在要形成氮化硅膜的表面上产生等离子感应损害，该损害是由等离子工艺或离子轰击中产生的残基而引起的。这会导致其上要形成氮化硅膜的多晶硅膜(栅极)或扩散层(半导体衬底)中的杂质(硼(B)、磷(P)等)失活，或者多晶硅膜或扩散层中的悬挂键增加，引起它们的电阻增加。
在通过等离子CVD形成氮化硅膜时，由于好的阶梯覆盖，因此采用单硅烷(SiH4)、氨(NH3)和氮(N2)作为原料气体，但是这种利用SiH4/NH3/N2作为原料形成的等离子CVD膜(氮化硅膜)含有许多氢(H)。通过后续的热处理，氢从膜中释放，引起膜(氮化硅膜)的应力增加。膜的应力增加是器件特性恶化的诱因。显著的增加会引起膜的剥离，并且可能引起器件失效。
因此，所释放的氢气在半导体衬底的用作栅极的多晶硅层或扩散层(源。漏)中扩散，成为在多晶硅膜或扩散层中失活杂质的原因，导致了栅极或源。漏电阻的增加。
这样在多晶硅膜或扩散层中释放和扩散的氢更便于多晶硅膜和扩散层中杂质(特别是硼(B))的运动，便于杂质(特别是硼(B))在MISFET的沟道区中扩散。该效应会引起MISFET阈电压(Vth)的波动，从而使半导体器件的性能恶化。
如上所述，在低温形成的氮化硅膜中，估计膜中包含的许多氢会使器件的特性恶化。即使在淀积状态时，利用SiH4/NH3/N2作为原料气体形成的氮化硅膜包含许多的氢。该缺陷假定也可以通过下列方法来解决，即对得到的膜进行热处理，以从膜中释放氢。从而减小其氢的含量。但该方法在热处理后会引起膜的剥离，产生另外的物质。另外，当刚好在膜剥离的位置形成接触孔时，会出现连接部件的有效区失效，从而引起接触部分的导电失效。
发明内容
本发明的一个目的是提供一种技术，能够在低温形成用于自对准的氮化硅膜，同时减小氢的含量。
本发明的另一个目的是提供一种膜的形成方法，能够在形成氮化硅膜时，减小等离子感应损害。
本发明的再一个目的是提供一种半导体器件，其中多晶硅膜的电阻具有小的波动，并且MISFET的阈电压具有小的波动。
本发明的再一个目的是提供一种具有高性能和高稳定性的半导体器件。
从这里的描述和附图，本发明的上述和其它的目的、新颖的特征将变得显而易见。
下面将综述由本申请所公开的典型发明。
在本发明的半导体器件及其制造工艺中，当通过等离子CVD形成时，在350度或更高的温度(最好400度或更高)形成用于自对准的氮化硅膜。另外，利用具有单硅烷和氮作为原料气体的二元气体来形成氮化硅膜。
在350度或更高的温度(最好400度或更高)形成氮化硅膜使其能够在淀积状态下减小膜中的氢含量，从而抑制膜应力的增加，以及在后续的热处理中释放的氢增加。另外，用二元气体(单硅烷和氮)使其能够减小等离子感应损害，从而减小淀积状态时的氢含量。通过这些努力，可以防止用于自对准的氮化硅膜的剥离，抑制膜中包含的氢的释放。通过抑制氢从膜中释放，可以防止栅极或源和漏区中杂质的失活，从而可以抑制电阻的波动和MISFET阈电压的波动。结果，可以得到高稳定性的半导体。不用说，当考虑采用硅化物层来提高半导体器件(MISFET)的性能时，氮化硅膜的形成温度不用设得像采用热CVD时的温度那样高。
在本发明中，为了防止水的侵入，步骤的分布是重要的，因此将利用三元原料气体(单硅烷、氨和氮)、通过等离子CVD形成的氮化硅膜作为钝化膜应用于半导体器件中，该器件的性能不依赖于钝化膜中的氢含量。
当比较用于自对准的氮化硅膜和钝化膜时，前者具有更小的氢含量，并且在更高的温度下形成。
下面将列出这里所公开的本发明。
1.一种根据本发明的半导体器件的制造方法，包括：
(a)在半导体衬底的表面上有选择地形成第一绝缘膜(例如，元件隔离区)；
(b)在半导体衬底的表面上，形成通过第二绝缘膜(例如，栅绝缘膜)的第一导体件(例如，栅极)；
(c)在半导体衬底表面上的区中形成半导体层(例如，源、漏)，其中第一绝缘膜和第一导体件不存在；
(d)形成第三绝缘膜(例如，用于自对准的膜)，以覆盖第一导体件、半导体层和第一绝缘膜；
(e)在第三绝缘膜上形成第四绝缘膜(例如，层间绝缘膜)；
(f)在第四和第三绝缘膜中形成第一开口(例如，接触孔)；
(g)在第一开口中形成第二导体件(例如，栓塞)和
(h)在第四绝缘膜上形成第五绝缘膜(例如，钝化膜)，其中
第三和第五绝缘膜是通过等离子CVD形成的氮化硅膜，第三绝缘膜在高于第五绝缘膜的温度下形成。
2.根据第一项的半导体器件的制造方法，其中第一和第四绝缘膜是氧化硅膜，形成第一开口的步骤包括：在允许第四绝缘膜比第三绝缘膜的蚀刻量大的条件下蚀刻第四绝缘膜；在允许第三绝缘膜比第一绝缘膜的蚀刻量大的条件下蚀刻第三绝缘膜。
3.根据第一项的半导体器件的制造方法，其中利用含氨的反应气体形成第五绝缘膜，而利用不含氨的反应气体形成第三绝缘膜。
4.根据第一项的半导体器件的制造方法，在步骤(c)和(d)之间还包括在半导体层的表面上形成硅化物层的步骤。
5.根据第四项的半导体器件的制造方法，其中第二导体件包含第一导体层(例如，氮化钛层)和第二导体层(例如，钨层)，第一导体层比第二导体层薄，并且位于第二导体层的下面。
6.根据第一项的半导体器件的制造方法，在步骤(g)和(h)之间还包括步骤：(i)形成第三导体件(例如，互连)；(j)在形成在第五绝缘膜中的第二开口中连接，以露出第三导电件的部分，第三导体件具有外连接导体件(例如，连接导线或突起电极)。
7.根据第一项的半导体器件的制造方法，其中第一导体件由含硼的硅层形成。
8.根据第一项的半导体器件的制造方法，其中导体件由三个导体层制成，即由硅制成的第一导体层、第二导体层、由难熔金属(例如，钛、钴或钨)制成的(例如，作为阻挡层的氮化钨)第三导体层。
9.根据本发明的半导体器件的制造方法，包括：
(a)在半导体衬底的表面上有选择地形成第一绝缘膜(例如，元件隔离区)；
(b)在半导体衬底的表面上，形成通过第二绝缘膜(例如，栅绝缘膜)的第一导体件(例如，栅极)；
(c)在半导体衬底表面上的区中形成半导体层(例如，源、漏)，其中第一绝缘膜和第一导体件不存在；
(d)形成第三绝缘膜(例如，用于自对准的膜)，以覆盖第一导体件、半导体层和第一绝缘膜；
(e)在第三绝缘膜上形成第四绝缘膜(例如，层间绝缘膜)；
(f)在第四和第三绝缘膜中形成第一开口(例如，接触孔)；
(g)在第一开口中形成第二导体件(例如，栓塞)和
(h)在第四绝缘膜上形成第五绝缘膜(例如，钝化膜)，
其中第三和第五绝缘膜是通过等离子CVD形成的氮化硅膜，第三绝缘膜具有比第五绝缘膜小的氢含量。
10.根据本发明的半导体器件的制造方法，包括：
(a)在半导体衬底的表面上形成第一绝缘膜(例如，用于自对准的膜)；
(b)在第一绝缘膜上形成第二绝缘膜(例如，用于金属化的绝缘膜)；
(c)在第二和第一绝缘膜中形成开口(例如，用于大马士革的沟槽)；
(d)在开口中形成导体层(例如，互连)；和
(e)在导体层上形成第三绝缘膜(例如，钝化膜)，
其中第一和第三绝缘膜是通过等离子CVD形成的氮化硅膜，第一绝缘膜是在比第三绝缘膜的温度高的温度下形成的。
11.根据本发明的半导体器件的制造方法，包括：
(a)在半导体衬底的表面上形成第一绝缘膜(例如，用于自对准的膜)；
(b)在第一绝缘膜上形成第二绝缘膜(例如，用于金属化的绝缘膜)；
(c)在第二和第一绝缘膜中形成开口(例如，用于大马士革的沟槽)；
(d)在开口中形成导体层(例如，互连)；和
(e)在导体层上形成第三绝缘膜(例如，钝化膜)，
其中第一和第三绝缘膜是通过等离子CVD形成的氮化硅膜，第一绝缘膜具有比第三绝缘膜小的氢含量。
12.根据本发明的半导体器件的制造方法，包括：
(a)在半导体衬底的表面上有选择地形成第一绝缘膜(例如，元件隔离区)；
(b)在半导体衬底表面上的区中形成半导体层(例如，源、漏)，其中第一绝缘膜不存在；
(c)在半导体层的表面上形成难熔金属硅化物层；
(d)形成第二绝缘膜(例如，用于自对准的膜)，以覆盖难熔金属硅化物层和第一绝缘膜；
(e)在第二绝缘膜上形成第三绝缘膜(例如，层间绝缘膜)；
(f)在第三和第二绝缘膜中形成开口(例如，接触孔)；和
(g)在开口中形成导体件(例如，栓塞)，
其中第二绝缘膜是在400度或更高的温度下通过等离子CVD形成的氮化硅膜。
13.根据第12项描述的半导体器件的制造方法，其中利用具有单硅烷和氮而不含有氨的反应气体来形成第二绝缘膜。
14.根据第12项描述的半导体器件的制造方法，其中第三绝缘膜是氧化硅膜，形成所述开口的步骤包括：在允许第三绝缘膜比第二绝缘膜的蚀刻量大的条件下蚀刻第三绝缘膜；在允许第二绝缘膜比第一绝缘膜的蚀刻量大的条件下蚀刻第二绝缘膜。
15.根据第12项描述的半导体器件的制造方法，其中硅化物层的形成步骤还包括(h)在半导体层和第一绝缘膜上淀积难熔金属膜；
(i)热处理半导体衬底，从而在半导体层的表面上形成硅化物层；和
(j)除去第一绝缘膜上的难熔金属膜。
16.根据第12项的半导体器件的制造方法，其中导体件包含第一导体层和第二导体层，第一导体层比第二导体层薄，并位于第二导体层的下面。
17.根据第16项的半导体器件的制造方法，其中第一导体层是氮化钛层，而第二导体层是钨层。
18.一种根据本发明的半导体器件的制造方法，包括：
(a)在半导体衬底的表面上有选择地形成第一绝缘膜(例如，元件隔离区)；
(b)在半导体衬底的表面上，形成通过第二绝缘膜(例如，栅绝缘膜)的第一导体件(例如，栅极)；
(c)在半导体衬底表面上的区中形成半导体层(例如，源、漏)，其中第一绝缘膜和第一导体件不存在；
(d)形成第三绝缘膜(例如，用于自对准的膜)，以覆盖第一导体件、半导体层和第一绝缘膜；
(e)在第三绝缘膜上形成第四绝缘膜(例如，层间绝缘膜)，其中第一导体件是含硼的硅膜，第三绝缘膜是在400度或更高的温度下，通过等离子CVD形成的氮化硅膜。
19.根据第18项的半导体器件的制造方法，其中利用具有单硅烷和氮而不含有氨的反应气体来形成第三绝缘膜。
20.根据本发明的半导体器件的制造方法，包括：
(a)在半导体衬底上形成第一绝缘膜(例如，用于自对准的膜)；
(b)在第一绝缘膜上形成第二绝缘膜(例如，用于形成大马士革沟槽的绝缘膜)；
(c)在第二和第一绝缘膜中形成开口(例如，用于大马士革的沟槽)；
(d)在开口中形成导体层(例如，互连)，
其中第一绝缘膜是在400度或更高的温度下，通过等离子CVD形成的氮化硅膜。
21.根据第20项的半导体器件的制造方法，其中第二绝缘膜是氧化硅膜。
22.根据第20项的半导体器件的制造方法，其中形成导体的步骤包括：形成作为下层的第一导体层和作为上层的第二导体层，第二导体层由铜制成，第一导体层起防止铜扩散的作用。
23.根据本发明的半导体器件的制造方法，包括：
(a)通过第一绝缘膜(例如，栅绝缘膜)，在半导体衬底上淀积第一导体层、第二导体层、第三导体层以及第二绝缘膜(例如，顶绝缘膜)，其中第一导体层由硅制成，第二导体层和第三导体层由难熔金属制成；
(b)将第二绝缘膜以及第三、第二和第一导体层加工成预定图形；和
(c)在第二绝缘膜上形成第三绝缘膜(例如，用于自对准的膜)，其中第二绝缘膜是在400度或更高的温度下，通过等离子CVD形成的氮化硅膜。
24.根据第23项的半导体器件的制造方法，其中第三绝缘膜是在400度或更高的温度下，通过等离子CVD形成的氮化硅膜。
25.根据本发明的半导体器件，包括：
(a)半导体衬底；
(b)有选择地形成在半导体衬底表面上的第一绝缘膜(例如，元件隔离区)；
(c)通过第二绝缘膜(例如，栅绝缘膜)，形成在半导体衬底表面上的第一导体件(例如栅极)；
(d)在半导体衬底的表面上，设置在第一绝缘膜和第一导体件之间的半导体层(例如，源.漏，扩散层，互连)；
(e)形成在第一导体件、第一绝缘膜和半导体层上的第三绝缘膜(例如，用于自对准的膜)；
(f)形成在第三绝缘膜上的第四绝缘膜(例如，层间绝缘膜)；
(g)形成在开口中的第二导体件(例如，栓塞)，所述开口限定在第三和第四绝缘膜中；和
(h)形成在第二导体件上的第五绝缘膜(例如，钝化膜)，
其中第三和第五绝缘膜是通过等离子CVD形成的氮化硅膜，第三绝缘膜的氢含量比第五绝缘膜小。
26.根据第25项的半导体器件，其中第二导体件包含第一导体层和第二导体层，第一导体层比第二导体层薄，并且位于第二导体层的下面。
27.根据第26项的半导体器件，其中第一导体件是氮化钛层，第二导体层是钨层。
28.根据第25项的半导体器件，其中难熔金属硅化物层形成在半导体层的表面上。
29.根据第25项的半导体器件，其中第一导体件由含硼的硅层形成。
30.根据本发明的半导体器件，包括：
(a)半导体衬底；
(b)通过第一绝缘膜(例如，栅绝缘膜)，形成在半导体衬底上的第一导体件(例如，栅极)；
(c)形成在第一导体件上的第二绝缘膜(例如，顶绝缘膜)；和
(d)形成在第二绝缘膜上的第三绝缘膜(例如，钝化膜)，
其中第二和第三绝缘膜是通过等离子CVD形成的氮化硅膜，第二绝缘膜具有比第三绝缘膜更小的氢含量。
31.根据第30项的半导体器件，还包括：
(e)在半导体衬底的表面上，设置在第一导体件的相对端部上的第一和第二导体区，
其中第一导体件起晶体管的栅的作用，第一和第二半导体区起晶体管的源和漏的作用，在从源向漏的方向上，第二绝缘膜具有与第一导体件基本上相等的宽度。
32.根据第30项的半导体器件，还包括：(e)形成在第二绝缘膜上的第二导体件(例如，互连)和(f)与第二导体件连接的外连接导体件(例如，突起)，
其中第三绝缘膜具有开口，在该开口中，外连接导体件已经与第二导体件连接。
33.根据本发明的半导体器件，包括：
(a)半导体衬底；
(b)通过第一绝缘膜(例如，栅绝缘膜)，形成在半导体衬底上的第一导体件(例如，栅极)，并具有侧壁；
(c)形成在第一导体件侧壁上的第二绝缘膜(例如，侧壁)；和
(d)形成在第一导体膜上的第三绝缘膜(例如，钝化膜)，
其中第二和第三绝缘膜是通过是通过等离子CVD形成的氮化硅膜，第二绝缘膜具有比第三绝缘膜更小的氢含量。
34.根据第33项的半导体器件，还包括：(3)形成在第二绝缘膜上的第二导体件(例如，互连)和
(f)与第二导体件连接的外连接导体件(例如，突起)，
其中第三绝缘膜具有开口，在该开口中，外连接导体件已经与第二导体件连接。
35.根据本发明的半导体器件，包括：
(a)半导体衬底；
(b)半导体衬底上的第一绝缘膜(例如，用于自对准的膜)；
(c)第一绝缘膜上的第二绝缘膜(例如，用于形成布线沟槽的绝缘膜)；
(d)形成在第一开口中的第一导体件(例如，互连)，所述第一开口限定在第一和第二绝缘膜中；
(e)第一导体件上的第三绝缘膜(例如，层间绝缘膜)；
(f)第三绝缘膜上的第二导体件(例如，互连)，和
(g)第二导体件上的第四绝缘膜(例如，钝化膜)，
其中第一和第四绝缘膜是通过等离子CVD形成的氮化硅膜，第一绝缘膜具有比第四绝缘膜更小的氢含量。
36.根据第35项的半导体器件，还包括：(h)与第二导体件连接的外连接导体件，其中第四绝缘膜具有第二开口，在该第二开口中，外连接导体件已经与第二导体件连接。
37.根据第36项的半导体器件，其中第二绝缘膜是氧化硅膜。
38.根据第12项的半导体器件的制造方法，在步骤(a)和(b)之间，还包括形成由硅材料制成的第一导体件(例如，栅极)的步骤，其中在步骤(c)中，在第一导体件的表面上形成高熔点硅化物层。
39.根据第25项的半导体器件，其中第一导体件由硅材料制成。在第一导体件的表面上已经形成了难熔金属硅化物层。
40.根据本发明的半导体器件的制造方法，包括形成用于自对准第一氮化硅膜和形成用于钝化的第二氮化硅膜，
其中利用包含单硅烷和氮的原材料气体，通过等离子CVD形成第一氮化硅膜，利用包含单硅烷、氨和氮的原材料气体，通过等离子CVD形成第二氮化硅膜。
41.根据第40项的半导体器件的制造方法，其中在比第二氮化硅膜的温度高的温度下形成第一氮化硅膜。
42.根据第40项的半导体器件的制造方法，其中在400度或更高的温度下形成第一氮化硅膜。
43.本发明的半导体器件，包括用于自对准的第一氮化硅膜和用于钝化的第二氮化硅膜，其中在根据对第一氮化硅膜的FT-IR分析得到的Si-H/Si-N键合比R1和根据对第二氮化硅膜的FT-IR分析得到的Si-H/Si-N键合比R2之间，有R1＜R2的关系。
44.根据第43项的半导体器件，其中通过FT-IR分析，第一氮化硅膜的Si-H键合是2×1021cm-3或更小。
括弧中的内容只是举例，本发明并不限于此。
下面将简要描述通过上面所公开的发明中的典型发明所能得到的效果。
(1)可以在低温下形成用于自对准的氮化硅膜，具有小的氢含量。
(2)当形成氮化硅膜时，可以减小等离子感应图像。
(3)可以提供一种半导体器件，其中多晶膜电阻具有较小的波动，MISFET的阈电压具有较小的波动。
(4)可以提供高性能和高稳定性的半导体器件。
附图的简要说明
图1-14是截面图，按照步骤的顺序，说明本发明实施例1的半导体器件的制造方法；
图15是曲线图，显示了在不同的膜形成温度下，氮化硅膜中的氢含量；
图16是曲线图，显示了通过氮化硅膜的退火，氢含量变化率和退火后应力变化之间的关系；
图17画出了当给含硼的多晶硅膜上的氮化硅膜退火时，多晶硅膜的薄膜电阻与退火温度的曲线图；
图18是显示MISFET的NBTI特性的曲线图；
图19是说明平带电压的偏移量的曲线图；
图20-42是截面图，按照步骤顺序，说明本发明实施例2的DRAM的制造方法。
实现本发明的最佳模式
下面将基于附图详细描述本发明。在用于描述实施例的所有附图中，功能相同的部件用相同的参考标号来表示，重复的描述将被省略。
(实施例1)
图1-14是截面图，按步骤的顺序，说明了根据本发明实施例1的半导体器件的制造方法。
如图1(a)所示，在半导体衬底1的主表面上形成了元件隔离区2，半导体衬底1例如由p-型单晶硅制成。该元件隔离区2可以按如下方式形成。首先，依次在半导体衬底1的主表面上形成氧化硅膜(SiO)和氮化硅(SiN)膜。利用布图的光致抗蚀剂膜，蚀刻氮化硅膜。利用该蚀刻的氮化硅膜作为掩膜，在半导体衬底1中形成了浅沟槽。淀积绝缘膜例如氧化硅膜，以埋入浅沟槽，接着通过CMP(化学机械抛光)从除了浅沟槽以外的区除去氧化硅膜。然后通过湿蚀等，除去氮化硅膜，从而形成了元件隔离区2(第1项中的第一绝缘膜)。
用布图的光致抗蚀剂膜作为掩膜，离子注入杂质，以形成p型阱3和n型阱4。在p型阱3中，离子注入了p导电率型杂质，例如硼(B)，而在n型阱4中，离子注入了n导电率型杂质，例如磷(p)。以这种方式，在p型阱3中形成了n沟道型MISFETQn，在n型阱4中形成了p沟道型MISFETQp。
如图1(b)所示，在每个p型阱3和n型阱4的每个区上，形成了氧化硅膜5(第1项中的第二绝缘膜)。氧化硅膜5将作为MISFET的栅绝缘膜，并且通过如热CVD形成。
然后，形成多晶硅膜6。该多晶硅膜6将作为MISFET的栅极(第1项中的第一导体件)，并且通过如CVD形成。
如图1(c)所示，用光致抗蚀剂膜(未示出)作为掩膜，在要形成n沟道型MISFETQn的区(p型阱3的区)中，将n型杂质(例如磷(P))离子注入到多晶硅膜6中，从而形成多晶硅膜的n型区6n。用光致抗蚀剂膜(未示出)作为掩膜，在要形成p沟道型MISFETQp的区(n型阱4的区)中，将p型杂质(例如硼(B))离子注入到多晶硅膜6中，从而形成了多晶硅膜的p型区6p。
分别在多晶硅膜6的两个区中离子注入使其能够构成所谓的双栅结构，其中在n沟道型MISFET的情况下，栅极的导电率型变为n型，在p沟道型MISFET的情况下，栅极的导电率型变为p型。通过采用这种双栅结构，可以减小MISFET的Vth(阈电压)，从而可以形成低压驱动的MISFET。传统的半导体器件伴随这下列缺陷：当采用含硼(B)的多晶硅膜作为栅极的部分时，由于硼具有很大的热扩散系数，从栅极(多晶硅膜)扩散的硼到达沟道区(阱)，导致MISFET的阈电压波动。然而，在本实施例中，如下所述，采用氢含量小的氮化硅膜作为用于自对准工艺的膜，以致抑制了硼的扩散，可以保持半导体器件的高稳定性。这些在下面将进行更具体的描述。
如图2(a)所示，将多晶硅膜6、6n、6p形成为预定的图形，从而形成栅极7。对于所述的布图，用光致抗蚀剂膜(未示出)作为掩膜，进行干蚀。栅极7可以看作起互连的作用。
如图2(b)所示，用光致抗蚀剂膜(未示出)作为掩膜，将n型杂质(例如，磷或砷(As))离子注入到p型阱3中，从而形成n型半导体区8(第1项中的半导体层)。栅极7还起掩膜的作用，使得n型半导体区8以与栅极7自对准的方式形成。用光致抗蚀剂膜(未示出)作为掩膜，将p型杂质(例如硼)离子注入到n型阱4中，从而形成了p型半导体区9(第1项中的半导体层)。同样，栅极7作为掩膜，使得p型半导体区9以与栅极7自对准的方式形成。
如图2(c)所示，在栅极7的侧壁上形成了侧壁10。例如，通过在栅极7的侧壁上淀积氧化硅膜，然后各向异性蚀刻该氧化硅膜来形成这些侧壁10，氧化硅膜的厚度足以提供好的阶梯覆盖。
与图2(b)的步骤一样，分别在p型阱3和n型阱4的区中形成了n+型半导体区11和p+型半导体区12。分别以比n型半导体区8和p型半导体区9更高的浓度向n+型半导体区11和p+型半导体区12引入杂质。在该离子注入步骤中，侧壁10起掩膜的作用，使得n+型半导体区11和p+型半导体区12以与侧壁10自对准的方式形成。这样，形成了由n型半导体区8和n+型半导体区11或p型半导体区9和p+型半导体区12形成的、具有LDD(轻掺杂漏)结构的源.漏。
如图3(a)所示，在宽的元件隔离区2上形成了电阻元件。在元件隔离区2上，该电阻元件由导体膜R、覆盖导体膜R的绝缘膜13和绝缘膜13上的引出电极14形成。对于导体膜R，可以采用具有相当高电阻的金属(例如，钨)或其中引入了相当少量的杂质的半导体膜(例如，多晶硅膜)。对于绝缘膜，可以采用氧化硅膜或氮化硅膜。对于引出电极13，可以采用多晶硅膜。导体膜R可以通过在半导体衬底1的所有表面上淀积导体膜，然后对其布图来形成。然后，通过CVD、溅射等类似方法，淀积绝缘膜13。打开连接孔之后，通过如CVD淀积多晶硅膜，接着将该多晶硅膜布图为预定的图形，从而形成引出电极14。
上面例举的电阻元件设有引出电极14，但也可以采用另一类型的电阻元件，该元件不用设置引出电极14，直接通过栓塞来引出。在这种情况下，如果导体膜R由多晶硅膜制成，需要用绝缘膜覆盖导体膜R的表面，以防止在下面要描述的硅化物步骤中，在多晶硅膜的整个表面上形成硅化物。
在形成图2(c)所示的侧壁10之前，可以形成(布图)导体膜R，接着形成用于形成侧壁10的绝缘膜，以覆盖导体膜R。在这种情况下，通过用形成的覆盖布图的导体膜R的光致抗蚀剂膜作为掩膜，各向异性蚀刻绝缘膜，可以在导体膜R的形成区中形成覆盖导体膜R的绝缘膜13，并且可以同时形成侧壁10。
如图3(b)所示，在半导体衬底1的整个表面上淀积金属膜15。对于金属膜15，采用难熔金属例如钛、钨或钴。金属膜15是通过CVD、溅射等方法淀积的。
如图3(c)所示，利用如RTA(快速热退火)热处理半导体衬底1。通过该热处理，在金属膜15与硅材料接触的区中，出现硅化物形成反应。从而形成硅化物层16。当金属膜15由钴制成时，该硅化物层16是硅化钴(CoSi)。有选择地除去金属膜15的未反应部分。可以在允许蚀刻金属膜15而不允许蚀刻硅化物层16的条件下湿蚀金属膜的未反应部分。
这样，在要形成接触的区中，栅极7上的硅化物层16、n+型半导体区11、p+型半导体区12和引出电极14的形成使其能够减小与栓塞的连接电阻，而且在构成互连的区中，例如栅极7、n+型半导体区11和p+型半导体区12中，还可以减小薄膜电阻。结果，减小了布线电阻和布线-布线电阻，因此提高了元素的反应速率，从而提高了半导体器件的性能。
硅化物层16本身是不耐热的，随着其晶相的变化，电阻也不同(尤其在硅化钴的情况下)，即使由具有小电阻的晶相构成，通过后续的热处理，也会发生向具有大电阻的晶相的相变。可以选择的是，在硅化物层和非硅化物形成的硅区的界面处进行硅化物形成反应，硅化物层中硅元素比降低，导致晶体结构的化学计量偏移。在这种情况下，电阻增加成为问题。而且，当未反应金属区存在时，未反应金属形成其硅化物，同时，通过后续的热处理转移到硅区，从而在未反应金属存在处出现孔隙。如果这种孔隙形成在接触部分，它们会增加接触电阻，甚至引起连接失效。
本实施例不存在这种硅化物层16的耐热问题，因为如下所述，后续的热处理在抑制的温度下进行，特别是，用于自对准的膜(氮化硅膜)通过等离子CVD而不通过热CVD在相当低的温度下形成。简言之，避免耐热问题可以采用硅化物层16，使其能够提高半导体器件的性能。
如图4(a)所示，在半导体衬底1的整个表面上形成氮化硅膜17(第1项中的第三绝缘膜)。该氮化硅膜17用于自对准工艺，如下所述。
在350度或更高，最好在400度或更高的温度下，通过等离子CVD形成氮化硅膜17。通过等离子CVD，氮化硅膜可以在比热CVD更低的温度下形成，热CVD需要700度或更高(例如，大约780度)的温度来形成膜。因此，不必考虑硅化物层16的耐热问题。
另外，利用具有硅烷(单硅烷(SiH4))和氮(N2)的原料气体来形成氮化硅膜17，原料气体中不含有氨(NH3)。在这一点上，它不同于后面要描述的钝化膜。钝化膜是利用含有单硅烷、氮和氨的原料气体，在大约350度形成的。因为对于该膜来说，好的阶梯覆盖是很重要的，因此钝化膜利用含氨的原料气体来形成，而氮化硅膜17利用不含氨的原料气体来形成。钝化膜在大约350度的相当低的温度下形成，而氮化硅膜17的形成温度需要350度或更高，最好400度或更高。简言之，形成氮化硅膜17不用氨，而形成钝化膜需用氨。另外，氮化硅膜17在比钝化膜的温度更高的温度下形成。在本说明书中，术语“温度”指的是衬底温度。
通过利用这种不会氨的原料气体，可以减小氮化硅膜17中的氢含量。由于氮化硅膜17中的氢含量降低了，即使通过后续的热处理(例如，当层间绝缘膜由PSG(磷硅酸盐玻璃)或SOG(玻璃上的旋转)制成时，在大约700度烧结或致密化)，也可以防止从氮化硅膜17中释放氢。如上所述，氢的释放增加了氮化硅膜的应力，估计会引起氮化硅膜17的剥离或连接孔底部的连接失效。另外，释放的氢使引入杂质的硅层(栅极7、n+型半导体区11、p+型半导体区12、引出电极14)中的杂质(特别是硼)失活，从而增加其电阻。它使杂质(特别是硼)的转移更便利，这样，认为杂质(特别是硼)可以扩散转移到MISFET的沟道区，使阈电压波动。由于氢气的释放所导致的氮化硅膜应力的增加、硅层电阻的波动和增加、MISFET的阈值电压的波动成为了最终的半导体器件失效和性能损坏的原因。但是在此例中，氮化硅膜17在淀积状态中没有包含如此多的氢，因此不会出现这类问题。
无氨原料气体的采用可以减少在氮化硅膜17形成时等离子感应的损害。当原料气包含氨时，由于氨的添加引起的彭宁效应，等离子估计具有增加的密度。在此例中，由于原料气中没有氨，等离子密度不会出现过多的增加，因此可以抑制等离子损害或离子轰击。结果，可以减小对将作为衬底的、其上形成氮化硅膜17的硅层(栅极7、n+型半导体区11、p+型半导体区12和引出电极14、或硅化物层16)的损坏，可以防止悬挂键的产生和由于这些悬挂键导致的电阻的增加。
如上所述，包含在氮化硅膜17中的氢气相对较少，至少小于下面要提到的钝化膜(氮化硅膜)中的含量。
下面将描述本发明人关于在氨化硅膜17中氢含量或与氢含量有关的氮化硅膜的质量的测试结果。
图15是表示以不同的膜形成温度(淀积温度)的氮化硅膜中氢含量的曲线图。菱形数据点表示在淀积状态中膜的氢含量，方形数据点表示在以780℃退火10秒钟后膜中的氢含量。线A是表示在淀积状态膜的氢含量的测试线，线B是表示退火后的膜中氢含量的测试线。从线A中明显看出，淀积温度越高，膜中氢含量越低，随着淀积温度的增加，线A和线B之间的区别(通过退火释放的氢含量)变得越小。这就表示通过增加淀积温度，可以减少淀积状态中氢的含量并且可以降低由退火释放的氢的含量。
图16是说明通过退火氢含量的变化率与退火后应力位移之间的关系的曲线图。线C是经过每个数据点的测试线。这里，氢含量变化率是用退火后的氢含量除以淀积状态的氢含量获得的。此图表明，氢含量变化率与退火后应力位移之间有着密切关系。氢含量变化率越大(淀积温度越高)，应力位移越小。以约0.7(线D)的线作为界线，在氢含量变化率较小(淀积温度较低)的区域中出现膜的脱落，在其较大(淀积温度较高)的区域中，没有出现膜的脱落。测试结果表明，通过将淀积温度设置在400℃，几乎可以完全防止氮化硅膜的脱落。这就是为什么最好将氮化硅膜17的形成温度设置在400℃或更高的原因。
图17是曲线图，其中绘出含硼多晶硅膜退火后的薄膜电阻与退火温度之间的关系，在上述含硼多晶硅膜上已经淀积了氮化硅膜。误差条附在每个数据上。
三角形的数据点表示通过采用含有单硅烷和氮气(二元原料气)的原料气在400摄氏度下形成的氮化硅膜的数据；线E是连接这些数据的测试线。
黑色圆形数据点表示利用具有单硅烷、氨气和氮气(三元原料气)的原料气在360摄氏度形成的氮化硅膜的数据；线F是连接这些数据的测试线。
菱形数据点G是表示有关其上没有淀积氮化硅膜的无退火多晶硅膜的薄膜电阻(在淀积状态)的参考数据。当然其显示了最低的电阻。
方形数据点表示用于参考提供的不同的对照数据。点H是用NH3等离子处理的，点I是用N2等离子处理的，点J是用NH3/N2O等离子处理的，点K是用N2等离子处理、之后在950摄氏度热处理10秒钟的多晶硅膜的数据。
图17中的数据显示，当利用二元气体在400摄氏度形成氮化硅膜(线E)时，多晶硅膜的薄膜电阻低于(换句话说，更接近于在淀积状态的多晶硅膜)利用三元气体(线F)在360摄氏度形成氮化硅膜时的，表明了多晶硅膜没有恶化。在有关用NH3等离子处理的数据(点H)或有关用N2等离子处理的数据(点I)和有关用NH3/N2O等离子处理的数据(点J)之间的对照对于解释采用二元气体形成的氮化硅膜和采用三元气体形成的氮化硅膜的电阻间的差别是有益的。点H和I的数据对应于两元气体的数据(线E)，点J的数据对应于三元气体的数据(线F)。在这些数据中薄膜电阻几乎相等。来自一元气体的等离子体形成在每个NH3等离子体和N2离子体中。换句话说，来自二元气体的等离子形成在NH3/N2O等离子中，在这种情况下，彭宁效应，也就是一种其中等离子分裂程度与一元气体的情况相比更高的现象，预计会出现。据推测，在点H和I的数据与点J的数据之间的差别归因于多晶硅膜的等离子感应损害，这是由彭宁效应导致的。当对线E和线F进行类似的分析时，当采用三元气体(线F)淀积氮化硅膜时出现由氨气引起的彭宁效应。与二元气体(线E)相比，用作衬底的多晶硅膜受到许多等离子感应损害，估计有增加的电阻。实验表明，在本例中，作为氮化硅膜17，采用利用两元气体、在400摄氏度或更高的衬底温度下形成的氮化硅膜，栅极7或类似物可以保持低的电阻，并可以保持高的半导体器件的性能。
即使在高温下退火，利用二元气体所形成的氮化硅膜的薄膜电阻也不会增加的这么高；而通过在高温下退火，利用三元气体形成的氮化硅膜的薄膜电阻大幅度增加。有关用N2等离子、接着在950摄氏度热处理10秒钟的多晶硅膜处理的数据(点K)作为参考来解释依靠退火温度、薄膜电阻变化的存在是有益的。点K的数据表明多晶硅膜仅受到N2等离子处理和随后的热处理，因此多晶硅膜的薄膜电阻的增加推测是由于这种处理。简言之，没有氢气的影响，如点K所示，出现了薄膜电阻在一定程度的增加。采用二元气体在约950摄氏度热处理(退火)的数据(线E)几乎等于点K的，但是采用三元气体的数据(线F)表明薄膜电阻有大的增加。如图15所示，当采用二元气体时，氢气的影响是可以忽略的，但当采用三元气体时，释放了大量的氢气。由于此氢气，多晶硅膜的电阻估计会增加。简言之，预计随着退火温度的增加，会出现多晶硅膜电阻的增加(线F)，这是由于释放的氢气使在多晶硅膜中的杂质(硼)失去活性。本试验表明，作为本发明的氮化硅膜17，采用由两元气体、在400摄氏度或更高温度下形成的氮化硅膜，即使在氮化硅膜形成后、需要高处理温度的步骤存在的情况下，也可以抑制栅极7等电阻的波动、保持半导体器件的可靠性。
因此，作为本实施例的氮化硅膜17，采用利用含有硅烷和氮气的原料气、通过等离子CVD、在400摄氏度或更高的衬底温度下形成的氮化硅膜，可以防止氮化硅膜17的脱落、抑制由氮化硅膜17释放的氢气，从而改善半导体器件的性能和可靠性。
如图4(b)所示，形成层间绝缘膜18(在第1项中的第四绝缘膜等)。层间绝缘膜18由如氮化硅膜制成，上述氧化硅膜是通过如CVD形成的。选择性地，PSG、SOG等膜也可以用作层间绝缘膜18。例如PSG或SOG等可自流动的膜可以很好地埋入小型化的栅电极7，促进表面平整性。当采用PSG或SOG，可以进行例如烧结或稠化等热处理。由于按如上所述抑制了从氮化硅膜17中释放的氢气，因此就不会出现否则将会在热处理后出现的问题，例如氮化硅膜17的脱落、栅极7电阻的增加或波动、阈值电压的波动。
层间绝缘膜18的表面可以被平面化，例如通过CMP(化学机械抛光)。
如图5(a)所示，具有限据连接孔图形限定的开口的光致抗蚀剂膜19在层间绝缘膜18上形成。采用这种光致抗蚀剂膜19作为掩膜，进行刻蚀以部分地形成连接孔20(在第一项中的第一开口等)。在允许刻蚀氧化硅膜而不易刻蚀氮化硅膜的条件下进行这种刻蚀(第一刻蚀步骤)。这种条件的选择可以使氮化硅膜17起刻蚀停止层的功能。即使连接孔深度不同，这种刻蚀也能够暴露出氮化硅膜17的上表面。换句话说，可以采取充分地过刻蚀直到形成最深的孔，由此深度不同的孔可以准确地形成。另外，即使在晶片上的刻蚀速率不均匀，也可以进行充分地过刻蚀，直到最后完成刻蚀孔的加工。由此可以增加连接孔的加工裕度。
如图5(b)中所示，进行第二刻蚀以除去连接孔20底端部分的氮化硅膜17，由此完成连接孔20的开口。在易于氮化硅膜的刻蚀而不易于氧化硅膜刻蚀的条件下进行第二刻蚀。即使在第二刻蚀时进行充分地过刻蚀，也可以抑制在下面的半导体衬底1(元件隔离区2)的过多的刻蚀。具体来说，氮化硅膜17比层间绝缘膜18薄得多，这样当氮化硅膜17的厚度刻蚀了至多约一半时，在第二刻蚀步骤中的过刻蚀是充分地。由此，在第二刻蚀步骤中的过刻蚀可以在一定程度上被抑制，不会出现对元件隔离区2等的过多刻蚀而导致麻烦。这可以防止MISFET性能和可靠性方面的损坏并使半导体器件保持高的性能和可靠性，否则，由于在元件隔离区2等处的过刻蚀，将会出现上述问题。
如上所述，氮化硅膜17不会轻易脱落，因此在连接孔20的此开口步骤中不会出现氮化硅膜17的脱落。
如图6(a)所示，栓塞21在连接孔20中形成，例如，以下述方式。氮化钛(TiN)膜形成在包括每个连接孔20内部的半导体衬底1的整个表面上。此氮化钛膜可以由例如CVD形成。由于CVD优秀的阶梯覆盖(step coverage)，氮化钛膜能够以均匀的厚度形成，甚至在微小连接孔20的内部。由于氮化硅膜17不会轻易脱落，氮化钛膜的阶梯覆盖不会被打乱。在下一位置，于是形成了嵌入连接孔中的钨(W)膜。钨膜例如通过CVD形成。即使微小的连接孔20也可以同样用钨通过CVD嵌入。然后通过CMP将连接孔20外部的区域中的氮化钛膜和钨膜除去，由此形成了栓塞21。
如图6(b)中所示，氮化硅膜22是在层间绝缘膜18和栓塞21之上形成的，接着形成用于第一布线层的绝缘膜23。此氮化硅膜22是在绝缘膜23中形成沟槽时用作刻蚀停止的膜，因此采用相对于氮化硅膜对绝缘膜23具有选择性刻蚀的材料。作为绝缘膜23，为了将互连间的容量抑制的尽可能小，采用具有小的介电常数的材料。例如，绝缘膜23是氧化硅膜。选择性地，绝缘膜23可以是具有小介电常数的有机SOG膜或含氟SOG膜。用氮化硅膜22和绝缘膜23，将形成第二层互连。因此通过对第二互连所必需的厚度的设定来决定它们的总厚度。考虑互连间容量的减损，由高介电常数的氮化硅膜制成的氮化硅膜22在具有足够的厚度以显示其停止层功能的范围内具有尽可能薄的厚度是理想的。
作为氮化硅膜22，可以采用与氮化硅膜17相似的方式形成氮化硅膜：利用含有单硅烷和氮气的原料气、通过等离子CVD、以400摄氏度或更高的衬底温度形成。通过将相似于氮化硅膜17的膜应用到氮化硅膜22，没有象热CVD一样的高温步骤而形成的并且抑制了氢气释放量的膜可以用作停止膜。结果，即使在此步骤后仍存在导致氢气释放的步骤，也不会出现氮化硅膜22的脱落，抑制了氢气的释放，因此就没有会导致MISFET的特性损害的氢气释放的空间。
如图7(a)中所示，将具有根据第一布线层的布线图形形成的开口的光致抗蚀剂膜24布图在绝缘膜23上，并用此光致抗蚀剂膜24作为掩膜，进行第一刻蚀。在绝缘膜23中，通过此第一刻蚀，部分地限定了布线沟槽25。此刻蚀在氧化硅膜易于刻蚀而氮化硅膜不易于刻蚀的条件下进行。然后将氮化硅膜22用作刻蚀停止膜。
如图7(b)所示，第二刻蚀在允许氮化硅膜刻蚀的条件下进行。由于如上所述，氮化硅膜22形成的足够薄，在第二刻蚀时不必太多的过刻蚀，可以抑制层间绝缘膜18的过分刻蚀。通过这种两阶段刻蚀，布线沟槽25可以均匀准确的形成。
然后，在布线沟槽25的内部形成了第一布线层的互连26。互连26由阻挡层和主导电层形成。阻挡层由例如氮化钛膜制成。主导电层由例如铜制成。阻挡层具有防止铜在附近扩散的功能，出于此目的，可以采用氮化钛膜。但阻当层并不限于氮化钛层，也可以采用具有防止铜扩散功能的其它金属膜。除了氮化钛膜之外，可以采用钽(Ta)或氮化钽(TaN)。作为阻挡层，采用氮化钛膜的例子将描述如下。如上所述，可以采用钽或氮化钽代替。铜膜用作主导电层可以通过例如电镀形成。电镀前，可以通过溅射法形成薄铜膜作为籽膜。选择性地，可以通过溅射法形成铜膜。在这种情况下，建议将已经通过溅射法形成的铜膜通过热处理的方法流态化，由此改善在连接孔或布线沟槽中的嵌入性能。在以下的描述中，由电镀形成的铜膜将作为例子。如上所述，可以用溅射法代替。
如下形成互连26。氮化钛膜在包括布线沟槽25内部的整个半导体衬底1上形成，接着形成铜膜以嵌入布线沟槽25。将由此形成的氮化钛膜和铜膜的金属叠层膜27嵌入到布线沟槽25中(图8(a))。
为了氮化钛膜和铜膜的形成，例如，可分别采用CVD和电镀。在通过电镀形成铜膜之前，可以先通过例如溅射法形成铜籽膜。然后，通过CMP除去布线沟槽25外部区域中的铜膜和氮化硅膜，由此形成了互连26(图8(b))。
如图9(a)所示，停止绝缘膜28和层间绝缘膜29在互连26和绝缘膜23上顺序形成。停止绝缘膜28由具有对层间绝缘膜29选择性刻蚀的材料形成，例如可以采用氮化硅膜。例如，层间绝缘膜29由氧化硅膜制成。作为停止绝缘膜28，可以采用与氮化硅膜17相似的条件形成的氮化硅膜。
具有依据连接孔图形的开口的光致抗蚀剂膜布图在层间绝缘膜29上。用这种光致抗蚀剂膜作为掩膜，刻蚀层间绝缘膜29。按照这种刻蚀，选择条件以防止氮化硅膜的顺利刻蚀、但有利于氧化硅膜的刻蚀，由此用停止绝缘膜28作为刻蚀停止膜可以刻蚀层间绝缘膜29。然后，在选择刻蚀氮化硅膜的条件下刻蚀停止绝缘膜28，由此形成连接孔30。如上所述，通过这种两阶段刻蚀，就可以抑制在下面的膜的过分刻蚀。
然后在连接孔30的内部形成栓塞31。这些栓塞31如下形成。首先，阻挡层在包括连接孔30内部的整个半导体衬底1上形成，接着形成用于嵌入这些连接孔30的铜(Cu)膜。将连接孔30外部区域中的铜膜和阻挡膜通过CMP除去，从而形成栓塞31。
如图9(b)所示，与互连26相似，形成氮化硅膜32和氧化硅膜33，接着通过这些氧化硅膜33和氮化硅膜32的两阶段刻蚀形成布线沟槽34。与互连26相似的互连35在布线沟槽34的内部形成。作为氮化硅膜32，可以采用与上述氮化硅膜22相似的氮化硅膜。
如图10所示，以与栓塞31相似的方式形成栓塞39。首先，形成停止绝缘膜36和层间绝缘膜37。通过停止绝缘膜36和层间绝缘膜37的两阶段刻蚀，形成连接孔38。在这些连接孔38的内部，形成与栓塞31相似的栓塞39。
然后在层间绝缘膜37上形成互连40。例如，互连40是钛膜、铝膜、氮化钛膜的叠层膜。例如，互连40是通过依次淀积钛膜、铝膜、氮化钛膜，然后通过照相平版印刷术将这些膜刻蚀成预定图形而形成的。
如图11所示，形成用于覆盖互连40的绝缘膜41，接着在绝缘膜41上形成绝缘膜42。例如，绝缘膜41是通过CVD由氧化硅膜形成。绝缘膜42由例如SOG制成。SOG膜的采用可以平整源自互连40的表面上的不均匀。在形成此SOG膜时，进行热处理使SOG膜重新流动，但这样并不会使制成的半导体器件失去高性能和可靠性，这是因为在剥离电阻和抑制氢气释放方面优异的氮化硅膜已经用于氮化硅膜17和22。氧化硅膜可以进一步形成在绝缘膜42上。
在绝缘膜42上，形成互连43(在第1项中的第三导体件等)。互连43包括键合焊盘，并与外连接导体件连接(例如，突起)。互连42由例如铝膜制成。并通过例如溅射法形成。
如图12所示，形成氮化硅膜44(在第一项中的第五绝缘膜等)以覆盖互连43。此氮化硅膜44是构成钝化膜的膜，用于阻止来自半导体器件外部的水或杂质的入侵。另外，其阻止α射线的传播，由此防止了半导体器件的故障。氮化硅膜44需要具有阶梯覆盖以满足上述功能。因此，氮化硅膜44利用具有单硅烷、氨气和氮气的原料气体，通过等离子CVD，在约350摄氏度的衬底温度形成。在这样的条件下形成氮化硅膜可以使膜具有优秀的阶梯覆盖，由此形成的膜可以有效地防止水和杂质的入侵。如上所述，氮化硅膜44在与氮化硅膜17、22不同的条件下形成。氮化硅膜44在低于氮化硅膜17和22的温度下形成。氨用于前面的膜的形成，而氨不用于后面的膜的形成。依据应用目的在不同条件下形成氮化硅膜是本实施例的特性。
如图13所示，形成氧化硅膜45以覆盖氮化硅膜44。氮化硅膜44和氧化硅膜45用作钝化膜。如图14所示，连接孔46形成在氧化硅膜45和氮化硅膜44中以露出互连43。在形成突起底层金属47以覆盖此连接孔46之后，形成突起48作为外连接导体件。突起48以差不多球形的形状形成但在此图中忽略了它的一部分。可以通过照相平版印刷术和刻蚀形成连接孔46，而突起底层金属47可以通过淀积在整个半导体衬底1上的金属膜的布图形成。作为突起底层金属47，例如可以采用金；作为突起48，例如可以采用金和焊剂。
然后，在安装在封装衬底之后，半导体器件完成，但忽略了对其的说明。
这里，以突起48为例作为外连接导体件，但作为选择，也可以采用例如连接布线的内部引线。经过金线连接到引线框架，接着用树脂压模，但忽略了对此步骤的描述。
本实施例的半导体器件也可以应用到所谓的WPP(晶片加工封装)，其中，在经过例如聚酰亚胺的树脂膜重新定位和重新走线的形成后，在此重新定位和重新走线的焊盘区域上形成突起，然后将晶片分成单独的半导体器件。
本实施例的效果将依据图18和19描述。图18是说明MISFET的NBTI(负偏温度不稳定性)特性的曲线图。曲线中的线L是本实施例的半导体器件的数据线。线M、N、O是用于对照的数据线。这些数据是通过下述方法获得的：将利用含有单硅烷、氨气和氮气的原料气体、通过等离子CVD、在约350摄氏度的衬底温度下形成的氮化硅膜(在与氮化硅膜44相似的条件下形成的膜)应用于对应本实施例的氮化硅膜17的膜。线M、N、O中的氮化硅膜采用不同的设备形成。
如图18中所示，线L在源-漏电压(Vgs)的实际利用状态(例如，Vgs＝-1V)下显示出最大的寿命时间(tau：说明off-态电流的增长倍数的特性值)。换句话说，本实施例的半导体器件在可靠性方面优于其它情况(线M、N、O)。从寿命tau通过对数表示的事实判断，本实施例半导体器件的可靠性格外的优异。
图19是说明平带电压偏移量(Vfb)。作为MISFET，采用具有掺杂到栅极的p-型杂质(硼)的p-沟道型MISFET。在曲线中，在右侧的数据(没有NH3)是本实施例的半导体器件的；在左侧的数据(有NH3)是通过以下方法获得的半导体器件：将利用具有单硅烷、氨气和氮气的原料气体、通过等离子CVD、在约550摄氏度的衬底温度形成的氮化硅膜(在与氮化硅膜44相似的条件下形成的膜)应用到对应本发明的氮化硅膜17的膜。
如图19中所示，当原料气包含NH3时(在左侧)，Vfb偏移达到1.4V；当原料气中不含NH3时(在右侧)，仅大约为0.45V。考虑通过杂质(硼)从栅极扩散而出现的Vfb偏移，表明在本实施例的半导体器件中有效地抑制了硼从栅极的扩散。
根据本实施例，由于氮化硅膜17、22是利用含有单硅烷气体和氮气(没有氨气)的原料气、通过等离子CVD、在400摄氏度或更高的衬底温度下形成的，因此可以抑制这些氮化硅膜17、22的脱落、阻止从这些膜中氢气的释放。结果，半导体器件可以保持高的性能和可靠性。
在用于氮化硅膜17的氮化硅膜(第一氮化硅膜)和用于氮化硅膜44的氮化硅膜(第二氮化硅膜)之间比较，表明在通过FT-IR方法测量的Si-H键合与Si-N键合的比率之间的差别。具体来说，在第一氮化硅膜的Si-H/Si-N键合比率R1与在第二氮化硅膜的Si-H/Si-N键合比率R2之间存在关系R1＜R2。由本发明人的FT-IR测量表明第一氮化硅膜的Si-H键合值是1×1021cm-3，Si-N键俣值10×1021cm-3，第二氮化硅膜的SiH键合值是11×1021cm-3，Si-N键合值是6×1021cm-3。因此推测从第二氮化硅膜释放的氢气主要源自Si-H键合。
(实施例2)
接下来将以图20至42的步骤顺序描述根据本发明实施例2的DRAM(动态随机存储器)的制造方法。在每个描述衬底横截面的附图中，其中将形成DRAM的存储单元的区域(存储单元阵列)在左侧说明，同时外围电路区域在右侧说明。
如图20中所示，约350nm深的元件隔离沟槽102通过半导体衬底101中(以下将简称为“衬底”)照相平版印刷术和刻蚀来限定，此衬底是由比电阻约10Ωcm的p-型单晶硅形成。然后通过约850摄氏度到900摄氏度的湿氧化或约1000摄氏度的干热氧化将薄(约10nm厚)氧化硅膜106形成在元件隔离沟槽102的内壁上。氧化硅膜(以下将称作“TEOS氧化膜”)以约400nm的厚度淀积，例如，通过利用臭氧(O3)和四乙氧基硅烷(TEOS)作为原料气的等离子CVD，以用此膜嵌入元件隔离沟槽102。对此氧化硅膜进行CMP(化学机械抛光)以除去在除了元件隔离区102的区域以外的区域中的氧化硅膜，在元件隔离沟槽102内部留下氧化硅膜107，由此形成元件隔离区。
如图21所示，在对衬底101离子注入p-型杂质(硼)和n-型杂质(磷)之后，这些杂质通过约1000摄氏度的热处理扩散，由此p-型阱103和n-型阱105形成在衬底101的的存储单元阵列中，p-型阱103和n-型阱104形成在衬底101的外围电路区域中。衬底101的表面(p-型阱103和n-型阱104)用氢氟酸清洗液湿洗，接着通过约800摄氏度的热氧化在p-型阱103和n-型阱104的每个表面上形成约6nm厚的清洁栅氧化膜108。
如图22中所示，已经用磷(P)掺杂的约100nm厚的低电阻多晶硅膜109a通过CVD在栅氧化膜108上淀积，接着通过溅射法在其上淀积约5nm厚的WN膜109b和约50nm厚的W膜109c。在W膜上，约100nm厚的氧化硅膜110a通过CVD淀积。
为了减轻W膜109c的应力和WN膜109b的密度，在例如氮气的惰性气氛中以约800摄氏度热处理。出于在此热处理时保护W膜109c表面以及缓解氮化硅膜(110b)间界面应力的目的，在W膜109c上形成氧化硅膜110a，其中上述氮化硅膜(110b)是在随后步骤中淀积在氧化硅膜110a上的。
如图23所示，在氧化硅膜110a上淀积了约100nm厚的氮化硅膜110b之后，用光致抗蚀剂膜(未示出)干蚀氮化硅膜110b，用掩膜将氮化硅膜110b留在将形成栅电极的区域中。
氮化硅膜110b以与实施例1的氮化硅膜17相似的条件形成。具体来说，是利用含有单硅烷和氮气的原料气、通过等离子CVD、以400摄氏度或更高的衬底温度形成的。如下说述，在将被形成在存储单元区中的连接孔的自对准加工时采用此氮化硅膜110b作为栅极的顶绝缘层。如果氢气从这个顶绝缘膜释放，将会出现如实施例1中所述的问题，例如由于剥离、栅极或源漏电阻的增加或波动、MISFET阈值电压的波动而导致连接孔的加工失败。在此例中，这些问题可以通过采用不易导致氢气释放的氮化硅膜而避免，例如氮化硅膜110b用作顶绝缘膜。
在除去光致抗蚀剂膜之后，用氮化硅膜110b作为掩膜干蚀氧化硅膜110a、W膜109c、WN膜109b和多晶硅膜109a，由此，在每个存储单元阵列和外围电路区域中构成了由多晶硅膜109a、WN膜109b、W膜109c形成的栅极109。在栅极109上，形成具有氧化硅膜110a和氮化硅膜110b的顶绝缘膜110。形成在存储单元阵列中的栅极10用作字线WL。在此例中，顶绝缘膜110包括氧化硅膜110a，但氧化硅膜110a不是必须的。顶绝缘膜110可以仅由氮化硅膜110b形成。
如图25所示，通过在栅极109的两侧的p-型阱103中离子注入n-型杂质(磷或砷)，形成n-型半导体区111；通过将p-型杂质(硼)离子注入到n-型阱104中，形成p型半导体区112。
如图26所示，约50m厚的氮化硅膜113淀积在衬底101上。用光致抗蚀剂膜(未示出)覆盖存储单元阵列中的衬底101的上部，各向异性刻蚀外围电路区的氮化硅膜113，由此在外围电路区中栅极109的侧壁上形成侧壁隔片113a。
与氮化硅膜110b相似的方式形成氮化硅膜113，利用含有单硅烷和氮气的原料气、通过等离子CVD、在约400摄氏度的衬底温度。在存储单元阵列区中，在将要形成在存储单元阵列中的连接孔的自对准加工时，此氮化硅膜113与氮化硅膜110b一起采用。简言之，在存储单元阵列中用作栅极的侧壁。如果氢气从这种氮化硅膜113释放，会出现与实施例1中所描述的同样的问题，例如，由于剥离、栅极或源漏电阻的增加或波动、MISFET阈值电压的波动而导致连接孔的加工失败。但在此例中，这些问题可以通过利用氢气释放抑制氮化硅膜，例如氮化硅膜113来避免。
由氮化硅113形成的侧壁隔片113a也由氮化硅膜形成，不允许氢气轻易的释放。因此，在外围电路区中具有同样的效果。
通过在外围电路区域将n-型杂质(磷或砷)离子注入到p-型阱103，形成n+型半导体区114(源，漏)；通过将p-型杂质(硼)离子注入到n-型阱104，形成p+型半导体区(源，漏)。通过到此为止所描述的步骤，在外围电路区域中形成n沟道型MISFETQn和p沟道型MISFETQp，每个都装配有源和具有LDD(轻微掺杂漏)结构的漏。
如图27中所示，氧化硅膜116在栅极109上形成，接着进行氧化硅膜116的化学机械抛光以平整其表面。
如图28中所示，用光致抗蚀剂(未示出)膜作为掩膜，干蚀存储单元阵列的氧化硅膜116，接着干蚀氧化硅膜116下面的氮化硅膜13，由此在n-型半导体区111的上面形成接触孔118、119。
在使得氧化硅(氧化硅膜116)的刻蚀速率大于氮化硅膜的刻蚀速率的条件下刻蚀氧化硅膜116，这样可以避免氮化硅膜113的完全去除。另一方面，在使得氮化硅膜的刻蚀速率大于硅(衬底)或氧化硅的刻蚀速率以防止衬底101或氧化硅膜107的深刻蚀的条件下刻蚀氮化硅膜113。另外，在允许氮化硅膜113的各向异性刻蚀的条件下刻蚀氮化硅膜113，由此将氮化硅膜113留在栅极109(字线WL)的每个侧壁上。这可以以与栅极109(字线WL)自对准的方式形成具有微小直径的接触孔118、119。
如图30所示，n-型杂质(磷或砷)经过接触孔118、119离子注入到存储单元阵列的p-型阱103(n-型半导体区111)，由此形成n+型半导体区117(源、漏)。通过到此所述步骤，在存储单元阵列中形成了由n沟道型构成的存储选择MISFETQs。
如图31所示，栓塞120形成在接触孔118、119的内部。这些栅塞120通过以下方法形成：用含氢氟酸的清洗液湿洗接触孔118、119的内部，通过CVD在包括接触孔118、119内部的氧化硅膜116上淀积具有n型杂质(例如磷(P)掺杂其中)的低电阻多晶硅膜，背蚀(或通过CMP抛光)多晶硅膜以使其仅留在接触孔118、119的内部。
如图32所示，通过CVD在氧化硅膜116上淀积约20nm厚的氧化硅膜121之后，用光致抗蚀剂膜(未示出)作为掩膜，干蚀在外围电路区域中的氧化硅膜121和底层氧化硅膜116，由此在n沟道型MISFETQn的源和漏(n+型半导体区114)以及p沟道型MISFETQp的源和漏(p+型半导体区115)的上面分别形成接触孔122和接触孔123。同时在栅极109(或在n沟道型MISFETQn的未说明区域中的栅极109)上形成接触孔124，在存储单元阵列的接触孔118上形成通孔125。
如图33所示，在n沟道型MISFETQn的源和漏(n+型半导体区114)、p沟道型MISFETQp的源和漏(p+型半导体区115)的每个表面上形成硅化物膜126之后，在接触孔122、123、124和通孔125的内部形成接触孔118内部的栓塞120、栓塞127。
例如，上述硅化物膜126通过以下方法形成：通过溅射法在包括接触孔122、123、124和通孔125内部的氧化硅膜121上淀积约30nm厚的Ti膜和约20nm厚的TiN膜，在约650℃热处理衬底101。例如，通过以下方法形成栓塞127：通过CVD在包括接触孔122、123、124和通孔125内部的TiN膜上淀积约50nm的TiN膜和约300nm厚的W膜，通过CMP将在氧化硅膜121上的W膜、TiN膜、Ti膜抛光以便只在接触孔122、123、124和通孔125内部留下这些膜。
在源.漏(n+型半导体区114，p+型半导体区115)和形成在其上的栓塞127之间的界面上，硅化物膜126(由硅化钛制成)的形成可以减少在源。漏(n+型半导体区114，p+型半导体区115)和栓塞127之间的接触电阻，使得构成外围电路的MISFET(n沟道型MISFETQn，p沟道型MISFETQp)的工作速度得以善。
如图34所示，在存储单元阵列的氧化硅膜121上形成位线BL，同时在外围电路区域中的氧化硅膜121上形成第一层互连130到133。例如，可以通过溅射法在氧化硅膜121上淀积约100nm厚的W膜、然后用光致抗蚀剂膜作为掩膜干蚀这些W膜的方法形成位线BL和第一层互连130至133。此时，已经整平过放置在位线BL和互连130至133下面的氧化硅膜116，这样便于位线BL和互连130至133以高尺寸精度布图。
如图35所示，约300nm厚的氧化硅膜134形成在位线BL和第一层互连130至133上。此氧化硅膜134是以上述氧化硅膜116相似的方式形成。
如图36所示，通过CVD法在氧化硅膜134上淀积约200nm厚的多晶硅膜135之后，用光致抗蚀剂膜作为掩膜干蚀存储单元阵列的多晶硅膜135，由此在接触孔119上的多晶硅膜135中形成沟槽136。
如图37所示，侧壁隔片137在沟槽136的侧壁上形成，接着用这些侧壁隔片137和多晶硅膜135作为掩膜干蚀氧化硅膜134和底层氧化硅膜121，以形成接触孔119上的通孔138。在沟槽136的侧壁上的侧壁隔片137通过下述方法形成：在包括沟槽136内部的多晶硅膜135上淀积多晶硅膜，然后通过各向异性刻蚀留下在沟槽136侧壁上的多晶硅膜。
通过在具有侧壁隔片137(在其侧壁上形成)的沟槽13的6底部形成通孔138，通孔138的直径小于底层接触孔119的直径。这可以确保位线BL和通孔138的对准容限，即使减少存储单元尺寸，由此防止了嵌入通孔138内部的栓塞139和位线BL之间的短路。
通过干蚀除掉多晶硅膜135和侧壁隔片137后，如图38所示，在通孔138的内部形成栓塞139。此栓塞139通过下述方式形成：通过CVD在包括通孔138内部的氧化硅膜上淀积具有n型杂质(磷)掺杂的低电阻多晶硅膜，然后通过背蚀只在通孔138内部留下此多晶硅膜。
如图39所示，由CVD在氧化硅膜134上淀积约100nm厚的氮化硅膜140，接着通过CVD在氮化硅膜140上淀积氧化硅膜141。用光致抗蚀剂膜(未示出)作为掩膜，干蚀存储单元阵列中的氧化硅膜141，然后干蚀位于氧化硅膜141下的氮化硅膜140，由此在通孔138上形成沟槽142。沿着此沟槽142的内壁形成信息存储电容器的下层电极，因此为了扩大下层电极的表面积，形成沟槽142的氧化硅膜141必须淀积到一定的厚度(例如，约1.3μm)，由此增加了电荷累积量。
作为氮化硅膜140，作为选择，可以采用含有单硅烷和氮气的原料气体、通过等离子CVD、在400摄氏度或更高的衬底温度形成氮化硅膜。
如图40所示，在包括沟槽142内部的氧化硅膜141上，淀积具有n型杂质(磷)掺杂其中的、具有约50nm厚的非晶硅膜143a之后，通过背蚀氧化硅膜141上的非晶硅膜143a，非晶硅膜143a沿着沟槽142的侧壁保留。然后用氢氟酸清洗液湿洗留在沟槽142内部的非晶硅膜143a的表面。然后在真空下，将单硅烷(SiH4)供给非晶硅膜143a的表面，接着通过衬底101的热处理将非晶硅膜143a转换成多晶硅膜，与此同时，允许硅粒在表面上生长。通过这种处理，具有粗糙表面的多晶硅膜143沿着沟槽142的内壁形成。多晶硅膜143用作数据存储电容器的下层电极。
如图41所示，约15nm厚的氧化钽(Ta2O5)膜通过CVD在包括沟槽142内部的氧化硅膜141上淀积，接着在氧气中以800摄氏度热处理3分钟以使氧化钽膜144结晶化，同时将氧气供给膜以修正缺陷。氧化钽膜144用作数据存储电容器的电容器绝缘膜。在通过结合CVD和溅射法在包括沟槽142内部的氧化钽膜144上淀积了约150nm厚的TiN膜145之后，用光致抗蚀剂膜(未示出)作掩膜干蚀TiN膜145和氧化钽膜144，由此形成了数据存储电容器C，此数据电容器C是由TiN膜145制成的上层电极、氧化钽膜144制成的电容器绝缘膜、多晶硅膜143制成的下层电极形成的。通过已经描述的步骤，完成了由存贮单元选择MISFETQs和与之串联的数据存贮电容器C形成的DRAM的存储单元。
数据存储电容器C的电容器绝缘膜可以由这样的膜构成，此膜主要以高介电物质或铁电物质构成，此铁电物质具有钙钛矿或复合钙钛矿晶体结构，例如PZT、PLT、PLZT、PbTiO3、SrTiO3、BaTiO3、BST、SBT或Ta2O5。
如图42所示，在数据存储电容器C之上，通过下述方法形成第二布线层。
首先，通过CVD在数据存贮电容器C上淀积约100nm厚的氧化硅膜150。用光致抗蚀剂膜(未示出)作掩膜、在外围电路区的第一层互连130、133上，通过干蚀氧化硅膜150、141、氮化硅膜140和氧化硅膜134形成通孔151、152之后，在通孔151、152上形成栓塞153。例如，这些栓塞153可以通过以下方法形成：通过溅射法在氧化硅膜150上淀积约100nm厚的TiN膜，通过CVD在其上淀积约500nm厚的W膜，然后背刻蚀这些膜以使它们仅留在每个通孔151、152的内部。接着，在氧化硅膜150上形成互连层154至156，例如，通过溅射法在氧化硅膜150上淀积约50nm厚的TiN膜、约500nm厚的Al(铝)合金膜、约50nm厚的Ti膜；然后用光致抗蚀膜(未示出)作为掩膜干蚀这些膜。
然后依次淀积覆盖互连154至156的层间绝缘膜、第三层互连、由氧化硅膜形成的钝化膜、氮化硅膜(但省略了对其的说明)。通过上面描述的这些步骤，本实施例的DRAM基本上完成了。
本实施例的钝化膜与实施例1的相似。具体来说，利用含有甲硅烷、氨气和氮气的原料气、通过等离子CVD、以约350摄氏度的衬底温度形成氮化硅膜，该氮化硅膜用作钝化膜。
本实施例内部引线构成与实施例1的相似，因此省略了对其的图示和说明。
根据此例，利用含有单硅烷、氮气(无氨)的原料气、通过CVD、在400摄氏度或更高的衬底温度下形成氮化硅膜，此氮化硅膜用作氮化硅膜110b以作为顶绝缘膜和氮化硅膜113(侧壁隔片113a)，这样可以阻止氮化硅膜的脱落，阻止从氮化硅膜释放氢气。结果，可以保持DRAM的高性能和高稳定性。
在此例中，显示了利用多晶硅膜作为DRAM的电容器的下层电极的例子。选择性地，铂(Pt)、钌(Ru)或铱(Ir)或其氧化物可以用作下层电极。在此作为例子的电容器的下层电极具有形成在沟槽中的柱状结构，但也可以采用采用简单的叠层型。
在实施例2的DRAM中，可以将外围电路区域中的MISFET形成为如实施例1所示的双栅结构。具体来说，p-型多晶硅膜和n-型多晶硅膜可以用于分别构成p沟道型MISFET的栅电极和n沟道型MISFET的电极。
本发明可以应用到系统LSI，该系统LSI具有形成在相同衬底上的实施例1的MISFET和实施例2的DRAM。
由本发明人实现的本发明已经根据本发明的实施例进行了详细的描述。但值得注意的是本发明并不限于这些实施例。不必说，本发明可以在不背离本发明范围的程度进行修改。
例如，在实施例1和2中，以单硅烷为例，作为用于氮化硅膜的硅型原料气体，但也可以采用二氯硅烷(SiClH2)或二硅烷(Si2H6)。
工业上的适用性
如上所述，当将本发明提供到半导体器件性能和可靠性的改善时，根据本发明的半导体器件和制造方法是有效的，因此具有工业适用性。

Claims (44)

1.一种半导体器件的制造方法，包括：
(a)在半导体衬底中有选择地形成第一绝缘膜；
(b)在半导体衬底的表面上，形成通过第二绝缘膜的第一导体件；
(c)在半导体衬底中不存在第一绝缘膜和第一导体件的区中形成半导体层；
(d)形成第三绝缘膜，以覆盖第一导体件、半导体层和第一绝缘膜；
(e)在第三绝缘膜上形成第四绝缘膜；
(f)在第四和第三绝缘膜中形成第一开口；
(g)在第一开口中形成第二导体件和
(h)在第四绝缘膜上形成第五绝缘膜，
其中第三和第五绝缘膜是通过等离子CVD形成的氮化硅膜，第三绝缘膜在高于第五绝缘膜的温度下形成。
2.根据权利要求1的半导体器件的制造方法，其中第一和第四绝缘膜是氧化硅膜，形成第一开口的步骤包括：在允许第四绝缘膜比第三绝缘膜的蚀刻量大的条件下蚀刻第四绝缘膜；在允许第三绝缘膜比第一绝缘膜的蚀刻量大的条件下蚀刻第三绝缘膜。
3.根据权利要求1的半导体器件的制造方法，其中利用含氨的反应气体形成第五绝缘膜，而利用不含氨的反应气体形成第三绝缘膜。
4.根据权利要求1的半导体器件的制造方法，在步骤(c)和(d)之间还包括在半导体层的表面上形成硅化物层的步骤。
5.根据权利要求4的半导体器件的制造方法，其中第二导体件包含第一导体层和第二导体层，第一导体层比第二导体层薄，并且位于第二导体层的下面。
6.根据权利要求1的半导体器件的制造方法，在步骤(g)和(h)之间还包括步骤：
(i)形成第三导体件；
(j)在形成在第五绝缘膜中的第二开口中连接，以露出第三导电件的部分，第三导体件具有外连接导体件。
7.根据权利要求1的半导体器件的制造方法，其中第一导体件由含硼的硅层形成。
8.根据权利要求1的半导体器件的制造方法，其中导体件由三个导体层制成，即由硅制成的第一导体层、第二导体层和由难熔金属制成的第三导体层。
9.一种半导体器件的制造方法，包括：
(a)在半导体衬底中有选择地形成第一绝缘膜；
(b)在半导体衬底的表面上，形成通过第二绝缘膜的第一导体件；
(c)在半导体衬底中不存在第一绝缘膜和第一导体件的区中形成半导体层；
(d)形成第三绝缘膜，以覆盖第一导体件、半导体层和第一绝缘膜；
(e)在第三绝缘膜上形成第四绝缘膜；
(f)在第四和第三绝缘膜中形成第一开口；
(g)在第一开口中形成第二导体件；和
(h)在第四绝缘膜上形成第五绝缘膜，
其中第三和第五绝缘膜是通过等离子CVD形成的氮化硅膜，第三绝缘膜具有比第五绝缘膜小的氢含量。
10.一种半导体器件的制造方法，包括：
(a)在半导体衬底的表面上形成第一绝缘膜；
(b)在第一绝缘膜上形成第二绝缘膜；
(c)在第二和第一绝缘膜中形成开口；
(d)在开口中形成导体层；和
(e)在导体层上形成第三绝缘膜，
其中第一和第三绝缘膜是通过等离子CVD形成的氮化硅膜，第一绝缘膜是在比第三绝缘膜的温度高的温度下形成的。
11.一种半导体器件的制造方法，包括：
(a)在半导体衬底的表面上形成第一绝缘膜；
(b)在第一绝缘膜上形成第二绝缘膜；
(c)在第二和第一绝缘膜中形成开口；
(d)在开口中形成导体层；和
(e)在导体层上形成第三绝缘膜，
其中第一和第三绝缘膜是通过等离子CVD形成的氮化硅膜，第一绝缘膜具有比第三绝缘膜小的氢含量。
12.一种半导体器件的制造方法，包括：
(a)在半导体衬底中有选择地形成第一绝缘膜；
(b)在半导体衬底中不存在第一绝缘膜的区中形成半导体层；
(c)在半导体层的表面上形成难熔金属硅化物层；
(d)形成第二绝缘膜，以覆盖难熔金属硅化物层和第一绝缘膜；
(e)在第二绝缘膜上形成第三绝缘膜；
(f)在第三和第二绝缘膜中形成开口；和
(g)在开口中形成导体件，
其中第二绝缘膜是在400度或更高的温度下通过等离子CVD形成的氮化硅膜。
13.根据权利要求12的半导体器件的制造方法，其中利用具有单硅烷和氮但不含有氨的反应气体来形成第二绝缘膜。
14.根据权利要求12的半导体器件的制造方法，其中第三绝缘膜是氧化硅膜，形成所述开口的步骤包括：在允许第三绝缘膜比第二绝缘膜的蚀刻量大的条件下蚀刻第三绝缘膜；在允许第二绝缘膜比第一绝缘膜的蚀刻量大的条件下蚀刻第二绝缘膜。
15.根据权利要求12的半导体器件的制造方法，其中硅化物层的形成步骤还包括：
(h)在半导体层和第一绝缘膜上淀积难熔金属膜；
(i)热处理半导体衬底，从而在半导体层的表面上形成硅化物层；和
(j)除去第一绝缘膜上的难熔金属膜；
16.根据权利要求12的半导体器件的制造方法，其中导体件包含第一导体层和第二导体层，第一导体层比第二导体层薄，并位于第二导体层的下面。
17.根据权利要求16的半导体器件的制造方法，其中第一导体层是氮化钛层，而第二导体层是钨层。
18.一种半导体器件的制造方法，包括：
(a)在半导体衬底中有选择地形成第一绝缘膜；
(b)在半导体衬底的表面上，形成通过第二绝缘膜的第一导体件；
(c)在半导体衬底中不存在第一绝缘膜和第一导体件的区中形成半导体层；
(d)形成第三绝缘膜，以覆盖第一导体件、半导体层和第一绝缘膜；
(e)在第三绝缘膜上形成第四绝缘膜，
其中第一导体件是含硼的硅膜，第三绝缘膜是在400度或更高的温度下，通过等离子CVD形成的氮化硅膜。
19.根据权利要求18的半导体器件的制造方法，其中利用具有单硅烷和氮但不含有氨的反应气体来形成第三绝缘膜。
20.一种半导体器件的制造方法，包括：
(a)在半导体衬底上形成第一绝缘膜；
(b)在第一绝缘膜上形成第二绝缘膜；
(c)在第二和第一绝缘膜中形成开口；
(d)在开口中形成导体层，
其中第一绝缘膜是在400度或更高的温度下，通过等离子CVD形成的氮化硅膜。
21.根据权利要求20的半导体器件的制造方法，其中第二绝缘膜是氧化硅膜。
22.根据权利要求20的半导体器件的制造方法，其中形成导体的步骤包括：形成作为下层的第一导体层和作为上层的第二导体层，第二导体层由铜制成。第一导体层起防止铜扩散的作用。
23.一种半导体器件的制造方法，包括：
(a)通过第一绝缘膜，在半导体衬底上淀积第一导体层、第二导体层、第三导体层以及第二绝缘膜，其中第一导体层由硅制成，第三导体层由难熔金属制成；
(b)将第二绝缘膜以及第三、第二和第一导体层加工成预定图形；和
(c)在第二绝缘膜上形成第三绝缘膜，
其中第二绝缘膜是在400度或更高的温度下，通过等离子CVD形成的氮化硅膜。
24.根据权利要求23的半导体器件的制造方法，其中第三绝缘膜是在400度或更高的温度下，通过等离子CVD形成的氮化硅膜。
25.一种半导体器件，包括：
(a)半导体衬底；
(b)有选择地形成在半导体衬底上的第一绝缘膜；
(c)通过第二绝缘膜，形成在半导体衬底表面上的第一导体件；
(d)在半导体衬底中，设置在第一绝缘膜和第一导体件之间的半导体层；
(e)形成在第一导体件、第一绝缘膜和半导体层上的第三绝缘膜；
(f)形成在第三绝缘膜上的第四绝缘膜；
(g)形成在开口中的第二导体件，所述开口限定在第三和第四绝缘膜中；和
(h)形成在第二导体件上的第五绝缘膜，
其中第三和第五绝缘膜是通过等离子CVD形成的氮化硅膜，第三绝缘膜的氢含量比第五绝缘膜小。
26.根据权利要求25的半导体器件，其中第二导体件包含第一导体层和第二导体层，第一导体层比第二导体层薄，并且位于第二导体层的下面。
27.根据权利要求26的半导体器件，其中第一导体件是氮化钛层，第二导体层是钨层。
28.根据权利要求25的半导体器件，其中难熔金属硅化物层形成在半导体层的表面上。
29.根据权利要求25的半导体器件，其中第一导体件由含硼的硅层形成。
30.一种半导体器件，包括：
(a)半导体衬底；
(b)通过第一绝缘膜，形成在半导体衬底上的第一导体件；
(c)形成在第一导体件上的第二绝缘膜；和
(d)形成在第二绝缘膜上的第三绝膜，
其中第二和第三绝缘膜是通过是通过等离子CVD形成的氮化硅膜，第二绝缘膜具有比第三绝缘膜更小的氢含量。
31.根据权利要求30的半导体器件，还包括：
(e)在半导体衬底的表面上，设置在第一导体件的相对端部上的第一和第二导体区，
其中第一导体件起晶体管的栅的作用，第一和第二半导体区分别起晶体管的源和漏的作用，在从源向漏的方向上，第二绝缘膜具有与第一导体件基本上相等的宽度。
32.根据权利要求30的半导体器件，还包括：
(e)形成在第二绝缘膜上的第二导体件；和
(f)与第二导体件连接的外连接导体件，
其中第三绝缘膜具有开口，在该开口中，外连接导体件与第二导体件连接。
33.一种半导体器件，包括：
(a)半导体衬底；
(b)通过第一绝缘膜，形成在半导体衬底上的第一导体件，并具有侧壁；
(c)形成在第一导体件侧壁上的第二绝缘膜；和
(d)形成在第一导体膜上的第三绝缘膜，
其中第二和第三绝缘膜是通过是通过等离子CVD形成的氮化硅膜，第二绝缘膜具有比第三绝缘膜更小的氢含量。
34.根据权利要求33的半导体器件，还包括：
(e)形成在第二绝缘膜上的第二导体件；和
(f)与第二导体件连接的外连接导体件，
其中第三绝缘膜具有开口，在该开口中，外连接导体件与第二导体件连接。
35.一种半导体器件，包括：
(a)半导体衬底；
(b)半导体衬底上的第一绝缘膜；
(c)第一绝缘膜上的第二绝缘膜；
(d)形成在第一开口中的第一导体件，所述第一开口限定在第一和第二绝缘膜中；
(e)第一导体件上的第三绝缘膜；
(f)第三绝缘膜上的第二导体件，和
(g)第二导体件上的第四绝缘膜，
其中第一和第四绝缘膜是通过等离子CVD形成的氮化硅膜，第一绝缘膜具有比第四绝缘膜更小的氢含量。
36.根据权利要求35的半导体器件，还包括：
(h)与第二导体件连接的外连接导体件，
其中第四绝缘膜具有第二开口，在该第二开口中，外连接导体件已经与第二导体件连接。
37.根据权利要求36的半导体器件，其中第二绝缘膜是氧化硅膜。
38.根据权利要求12的半导体器件的制造方法，在步骤(a)和(b)之间，还包括：
形成由硅材料制成的第一导体件的步骤，其中在步骤(c)中，在第一导体件的表面上形成高熔点金属硅化物层。
39.根据权利要求25的半导体器件，其中第一导体件由硅材料制成，在第一导体件的表面上已经形成了难熔金属硅化物层。
40.一种半导体器件的制造方法，包括形成用于自对准第一氮化硅膜和形成用于钝化的第二氮化硅膜，
其中利用包含硅烷和氮的原材料气体，通过等离子CVD形成第一氮化硅膜，利用包含硅烷、氨和氮的原材料气体，通过等离子CVD形成第二氮化硅膜。
41.根据权利要求40的半导体器件的制造方法，其中在比第二氮化硅膜的温度高的温度下形成第一氮化硅膜。
42.根据权利要求40的半导体器件的制造方法，其中在400度或更高的温度下形成第一氮化硅膜。
43.一种半导体器件，包括用于自对准的第一氮化硅膜和用于钝化的第二氮化硅膜，其中在根据对第一氮化硅膜的FT-IR分析得到的Si-H/Si-N键合比R1和根据对第二氮化硅膜的FT-IR分析得到的Si-H/Si-N键合比R2之间，有R1＜R2的关系。
44.根据权利要求43的半导体器件，其中通过FT-IR分析，第一氮化硅膜的Si-H键数是2×1021cm-3或更小。
CNB998163813A 1999-07-08 1999-07-08 半导体器件及其制造方法 Expired - Fee Related CN1220257C (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1999/003703 WO2001004946A1 (en) 1999-07-08 1999-07-08 Semiconductor device and method for producing the same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN 200510088422 Division CN1722433A (zh) 1999-07-08 1999-07-08 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN1338114A true CN1338114A (zh) 2002-02-27
CN1220257C CN1220257C (zh) 2005-09-21

Family

ID=14236201

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB998163813A Expired - Fee Related CN1220257C (zh) 1999-07-08 1999-07-08 半导体器件及其制造方法

Country Status (6)

Country Link
US (3) US7163886B2 (zh)
JP (1) JP4142293B2 (zh)
KR (2) KR100854555B1 (zh)
CN (1) CN1220257C (zh)
TW (1) TW471001B (zh)
WO (1) WO2001004946A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100350574C (zh) * 2003-01-24 2007-11-21 东京毅力科创株式会社 在被处理基板上形成硅氮化膜的cvd方法
CN102969299A (zh) * 2011-08-29 2013-03-13 富士通株式会社 布线结构及其制造方法以及电子设备及其制造方法
CN103441076A (zh) * 2013-08-02 2013-12-11 上海华力微电子有限公司 一种形成侧墙的制备方法
CN107403840A (zh) * 2012-05-10 2017-11-28 株式会社半导体能源研究所 半导体装置
CN112490251A (zh) * 2019-09-12 2021-03-12 铠侠股份有限公司 半导体存储装置

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
JP2002343962A (ja) * 2001-05-15 2002-11-29 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3773448B2 (ja) * 2001-06-21 2006-05-10 松下電器産業株式会社 半導体装置
JP5000057B2 (ja) * 2001-07-17 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7972663B2 (en) * 2002-12-20 2011-07-05 Applied Materials, Inc. Method and apparatus for forming a high quality low temperature silicon nitride layer
US7172792B2 (en) * 2002-12-20 2007-02-06 Applied Materials, Inc. Method for forming a high quality low temperature silicon nitride film
US7256087B1 (en) 2003-12-22 2007-08-14 Cypress Semiconductor Corporation Techniques for improving negative bias temperature instability (NBTI) lifetime of field effect transistors
US20050200026A1 (en) * 2004-03-10 2005-09-15 Taiwan Semiconductor Manufacturing Co. Ltd. Contact structure for nanometer characteristic dimensions
JP4508881B2 (ja) * 2004-09-24 2010-07-21 Ｏｋｉセミコンダクタ株式会社 混載型メモリ装置及びその製造方法
JP4410075B2 (ja) * 2004-09-28 2010-02-03 株式会社東芝 半導体装置およびその製造方法
US20060118892A1 (en) * 2004-12-02 2006-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Structures to Produce a Strain-Inducing Layer in a Semiconductor Device
US20060138467A1 (en) * 2004-12-29 2006-06-29 Hsiang-Lan Lung Method of forming a small contact in phase-change memory and a memory cell produced by the method
US8063655B2 (en) * 2005-07-19 2011-11-22 Cypress Semiconductor Corporation Method and circuit for reducing degradation in a regulated circuit
JP2007073681A (ja) * 2005-09-06 2007-03-22 Renesas Technology Corp 半導体装置およびその製造方法
US7332756B2 (en) * 2005-11-21 2008-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene gate structure with a resistive device
KR100732847B1 (ko) * 2005-12-29 2007-06-27 매그나칩 반도체 유한회사 이미지 센서의 제조방법
KR100679270B1 (ko) * 2006-01-27 2007-02-06 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
US8592977B2 (en) * 2006-06-28 2013-11-26 Megit Acquisition Corp. Integrated circuit (IC) chip and method for fabricating the same
JP2008186926A (ja) * 2007-01-29 2008-08-14 Fujitsu Ltd 半導体装置とその製造方法
JP4688832B2 (ja) * 2007-03-12 2011-05-25 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008262956A (ja) * 2007-04-10 2008-10-30 Elpida Memory Inc 半導体装置及びその製造方法
JP2008263006A (ja) * 2007-04-11 2008-10-30 Elpida Memory Inc 半導体装置及びその製造方法
US7544992B2 (en) * 2007-05-16 2009-06-09 United Microelectronics Corp. Illuminating efficiency-increasable and light-erasable embedded memory structure
US7876547B2 (en) * 2007-05-30 2011-01-25 International Business Machines Corporation Vertical parallel plate capacitor structures
JP2009016688A (ja) * 2007-07-06 2009-01-22 Sharp Corp 半導体装置の製造方法
US20090102016A1 (en) * 2007-10-22 2009-04-23 International Business Machines Corporation Design structure incorporating vertical parallel plate capacitor structures
JP5751748B2 (ja) * 2009-09-16 2015-07-22 信越化学工業株式会社 多結晶シリコン塊群および多結晶シリコン塊群の製造方法
JP5585241B2 (ja) * 2010-06-25 2014-09-10 セイコーエプソン株式会社 焦電型検出器、焦電型検出装置及び電子機器
JP2012164869A (ja) * 2011-02-08 2012-08-30 Renesas Electronics Corp 半導体装置およびその製造方法
KR101724084B1 (ko) * 2011-03-03 2017-04-07 삼성전자 주식회사 반도체 소자의 제조방법
US9184226B2 (en) * 2011-08-15 2015-11-10 Texas Instruments Incorporated Embedded tungsten resistor
KR20130063564A (ko) * 2011-12-07 2013-06-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US8835996B2 (en) * 2011-12-28 2014-09-16 United Microelectronics Corporation Integrated circuit configuration having extension conductor structure and fabricating method thereof
KR101907694B1 (ko) * 2012-03-06 2018-10-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
DE102012008905A1 (de) 2012-05-08 2013-11-14 Airbus Operations Gmbh Optische Messvorrichtung und Verschiebeeinrichtung und optisches Messverfahren
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same
US8884400B2 (en) 2012-12-27 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor in Post-Passivation structures and methods of forming the same
US11164970B2 (en) 2014-11-25 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact field plate
US9590053B2 (en) 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
US10756208B2 (en) 2014-11-25 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated chip and method of forming the same
US9633999B1 (en) * 2015-11-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor mid-end-of-line (MEOL) process
JP2019021659A (ja) 2017-07-11 2019-02-07 キヤノン株式会社 半導体装置および機器
JP7099158B2 (ja) * 2018-08-09 2022-07-12 富士電機株式会社 模擬素子及び抵抗素子の不良検査方法
CN110364567A (zh) * 2019-07-24 2019-10-22 上海华虹宏力半导体制造有限公司 Ldmos器件及其形成方法
US20220375852A1 (en) * 2021-05-24 2022-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN113658921B (zh) * 2021-08-13 2023-10-17 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03286532A (ja) * 1990-04-03 1991-12-17 Hitachi Electron Eng Co Ltd プラズマｃｖｄ装置におけるパッシベーション膜の生成方法
JP3670277B2 (ja) * 1991-05-17 2005-07-13 ラム リサーチ コーポレーション 低い固有応力および／または低い水素含有率をもつＳｉＯ▲Ｘ▼フィルムの堆積法
JPH0547753A (ja) * 1991-08-13 1993-02-26 Oki Electric Ind Co Ltd 半導体素子の保護膜の形成方法
EP0605980A3 (en) * 1993-01-07 1995-08-02 Ramtron Int Corp Layering process for depositing silicon nitride and silicon oxynitride.
JP3256048B2 (ja) * 1993-09-20 2002-02-12 富士通株式会社 半導体装置及びその製造方法
JPH08203998A (ja) * 1995-01-20 1996-08-09 Sony Corp 多層配線の形成方法
US6222289B1 (en) * 1995-06-05 2001-04-24 Tempco Electric Heater Corp. Electric motor housings with integrated heat removal facilities
JP3677755B2 (ja) * 1995-09-26 2005-08-03 富士通株式会社 半導体装置及びその製造方法
US6130482A (en) * 1995-09-26 2000-10-10 Fujitsu Limited Semiconductor device and method for fabricating the same
JP3703885B2 (ja) * 1995-09-29 2005-10-05 株式会社東芝 半導体記憶装置とその製造方法
JP3183190B2 (ja) * 1995-12-14 2001-07-03 株式会社デンソー 半導体装置の製造方法
KR100271222B1 (ko) * 1995-12-14 2000-12-01 오카베 히로무 반도체 소자 및 그 제조 방법
JP3305961B2 (ja) * 1996-09-26 2002-07-24 株式会社東芝 多結晶シリコン薄膜トランジスタの製造方法
JP2910713B2 (ja) 1996-12-25 1999-06-23 日本電気株式会社 半導体装置の製造方法
JP3090074B2 (ja) * 1997-01-20 2000-09-18 日本電気株式会社 半導体装置及びその製造方法
JPH10321719A (ja) * 1997-05-19 1998-12-04 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3050165B2 (ja) * 1997-05-29 2000-06-12 日本電気株式会社 半導体装置およびその製造方法
US6287951B1 (en) * 1998-12-07 2001-09-11 Motorola Inc. Process for forming a combination hardmask and antireflective layer

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100350574C (zh) * 2003-01-24 2007-11-21 东京毅力科创株式会社 在被处理基板上形成硅氮化膜的cvd方法
CN102969299A (zh) * 2011-08-29 2013-03-13 富士通株式会社 布线结构及其制造方法以及电子设备及其制造方法
CN107403840A (zh) * 2012-05-10 2017-11-28 株式会社半导体能源研究所 半导体装置
CN107403840B (zh) * 2012-05-10 2021-05-11 株式会社半导体能源研究所 半导体装置
CN103441076A (zh) * 2013-08-02 2013-12-11 上海华力微电子有限公司 一种形成侧墙的制备方法
CN103441076B (zh) * 2013-08-02 2016-01-27 上海华力微电子有限公司 一种形成侧墙的制备方法
CN112490251A (zh) * 2019-09-12 2021-03-12 铠侠股份有限公司 半导体存储装置

Also Published As

Publication number Publication date
WO2001004946A1 (en) 2001-01-18
US20050020021A1 (en) 2005-01-27
US20080157219A1 (en) 2008-07-03
KR100768642B1 (ko) 2007-10-18
US7163886B2 (en) 2007-01-16
KR20010110457A (ko) 2001-12-13
CN1220257C (zh) 2005-09-21
JP4142293B2 (ja) 2008-09-03
US20070018327A1 (en) 2007-01-25
TW471001B (en) 2002-01-01
KR20070035117A (ko) 2007-03-29
KR100854555B1 (ko) 2008-08-26

Similar Documents

Publication Publication Date Title
CN1338114A (zh) 半导体集成电路器件及其制造方法
CN1132228C (zh) 半导体集成电路装置及其制造方法
CN1290197C (zh) 用于制造半导体集成电路器件的方法
CN1171304C (zh) 半导体存储器及其制造方法
CN1139129C (zh) 半导体集成电路器件及其制造方法
CN1249816C (zh) 半导体装置及其制造方法
CN1199281C (zh) 半导体装置
CN1516900A (zh) 半导体集成电路器件和用于制造半导体集成电路器件的方法
CN1449045A (zh) 半导体装置及其制造方法
CN1420560A (zh) 半导体器件及其制造方法
CN1941301A (zh) 制造晶体管的方法和形成存储设备的方法
CN1881548A (zh) 半导体器件制造方法
CN1192051A (zh) 半导体器件及其制造方法
CN1913120A (zh) 半导体装置的制造方法及半导体装置
CN1933178A (zh) 半导体器件
CN1340862A (zh) 半导体装置和“绝缘体上的半导体”衬底
CN1532947A (zh) 薄膜半导体、半导体器件以及薄膜晶体管的制造方法
CN1123470A (zh) 具有窄带隙-源区结构的绝缘栅器件及其制造方法
CN1525553A (zh) 半导体装置的制造方法
CN1238557A (zh) 半导体集成电路器件和制造半导体集成电路器件的方法
CN101069279A (zh) 半导体器件及其制造方法
CN1421914A (zh) 半导体装置及其制造方法
CN1591877A (zh) 半导体存储器件及其制造方法
CN101030598A (zh) 半导体装置及其制造方法
CN1110073C (zh) 半导体集成电路的制造方法

Legal Events

Date Code Title Description
C06 Publication
C10 Entry into substantive examination
PB01 Publication
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050921

Termination date: 20140708

EXPY Termination of patent right or utility model