JP3090074B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【0001】
【発明の属する技術分野】本発明は、MOS型半導体装
置におけるホットキャリア耐性やスロートラップによる
特性変動を改善した半導体装置及びその製造方法に関す
る。
置におけるホットキャリア耐性やスロートラップによる
特性変動を改善した半導体装置及びその製造方法に関す
る。
【0002】
【従来の技術】MOS型半導体装置の一例を図5に示
す。半導体基板101上に素子分離領域2があり、この
素子分離領域102以外の部分にウェル領域103、表
面付近にソース・ドレイン領域107があり、これらの
領域上にゲート酸化膜104があり、このゲート酸化膜
104上にポリシリコンよりなるゲート電極105があ
る。このゲート電極5の側壁には、サイドウォールとし
ての第1の酸化膜106があり、層間絶縁膜として全体
を覆う第2の酸化膜108、及びBPSG(Boron-Phos
phorous Silicate Grass)110があり、前記第2の酸
化膜108、及びBPSG110には選択的にコンタク
ト開口部111があり、その内部はBPSG110上ま
で延在するバリアメタル112、及びタングステン11
3で埋め込まれている。また、少なくともコンタクト開
口部111の上部を含む領域にアルミニウムを含む合金
よりなる第1層配線114があり、この第1層配線11
4の上にはSiOFよりなる層間絶縁膜115があり、
選択的にヴァイアホール116が開口されており、この
ヴァイアホール116の側壁には、第2層配線119よ
り延在した窒化チタン117があり、かつその内部にタ
ングステン118が埋められる。さらに、前記ヴァイア
ホール116の上を含む領域に第2層配線119があ
り、その上にはプラズマSiONよりなるカバー膜12
0がある。
す。半導体基板101上に素子分離領域2があり、この
素子分離領域102以外の部分にウェル領域103、表
面付近にソース・ドレイン領域107があり、これらの
領域上にゲート酸化膜104があり、このゲート酸化膜
104上にポリシリコンよりなるゲート電極105があ
る。このゲート電極5の側壁には、サイドウォールとし
ての第1の酸化膜106があり、層間絶縁膜として全体
を覆う第2の酸化膜108、及びBPSG(Boron-Phos
phorous Silicate Grass)110があり、前記第2の酸
化膜108、及びBPSG110には選択的にコンタク
ト開口部111があり、その内部はBPSG110上ま
で延在するバリアメタル112、及びタングステン11
3で埋め込まれている。また、少なくともコンタクト開
口部111の上部を含む領域にアルミニウムを含む合金
よりなる第1層配線114があり、この第1層配線11
4の上にはSiOFよりなる層間絶縁膜115があり、
選択的にヴァイアホール116が開口されており、この
ヴァイアホール116の側壁には、第2層配線119よ
り延在した窒化チタン117があり、かつその内部にタ
ングステン118が埋められる。さらに、前記ヴァイア
ホール116の上を含む領域に第2層配線119があ
り、その上にはプラズマSiONよりなるカバー膜12
0がある。
【0003】この半導体装置の製造方法を図6(a),
(b)を参照して説明する。まず、図6(a)に示すよ
うに、半導体基板101上に選択酸化法等により素子分
離領域102を形成し、その後、通常のイオン注入法に
よりウェル領域103を形成する。次いで、前記半導体
基板101の表面を酸化してゲート骸化膜104を形成
し、さらにその上にポリシリコンを形成し、これらを所
要のパターンに形成してゲート電極105を形成する。
そして、全面に酸化膜を成長しかつこれを異方性エツチ
バックしてゲート電極の側壁にのみ第1の酸化膜106
を残す。次いで、ソース・ドレイン領域107をイオン
注入及び活性化熱処理により形成し、第2の酸化膜10
8を約100nmの膜厚に全面形成する。
(b)を参照して説明する。まず、図6(a)に示すよ
うに、半導体基板101上に選択酸化法等により素子分
離領域102を形成し、その後、通常のイオン注入法に
よりウェル領域103を形成する。次いで、前記半導体
基板101の表面を酸化してゲート骸化膜104を形成
し、さらにその上にポリシリコンを形成し、これらを所
要のパターンに形成してゲート電極105を形成する。
そして、全面に酸化膜を成長しかつこれを異方性エツチ
バックしてゲート電極の側壁にのみ第1の酸化膜106
を残す。次いで、ソース・ドレイン領域107をイオン
注入及び活性化熱処理により形成し、第2の酸化膜10
8を約100nmの膜厚に全面形成する。
【0004】次に、図6(b)に示すように、BPSG
110を常庄CVD法により膜厚約1200μmに形成
し、CMP(Chemical Mechanical Polishing )法によ
り研磨して表面を平坦化し、コンタクト開口部111を
選択的に形成した上でバリアメタル112を形成し、コ
ンタクト開口部111内をCVD法により形成したタン
グステン113で埋め、0.4μm厚のアルミニウムを
含む合金よりなる第1層配線114を形成し、パターニ
ングする。その後は、SiOFよりなる層間絶縁膜を配
線上での膜厚が0.8μmとなるようにバイアスECR
(Electron Cyclotron Resonance)プラズマCVD法に
より形成し、選択的にヴァイアホール116を開口し、
窒化チタン117を例えば50nmの膜厚だけスパッタ
法により形成し、ヴァイアホール116内にタングステ
ン118をブランケットCVDにより形成し、エツチバ
ックすることにより、ヴァイアホール116内を埋め込
む。その後、第2層配線119を形成してパターニング
し、最後にプラズマCVD法によりSiONよりなるカ
バー膜120を膜厚が約1μmとなるように形成する。
110を常庄CVD法により膜厚約1200μmに形成
し、CMP(Chemical Mechanical Polishing )法によ
り研磨して表面を平坦化し、コンタクト開口部111を
選択的に形成した上でバリアメタル112を形成し、コ
ンタクト開口部111内をCVD法により形成したタン
グステン113で埋め、0.4μm厚のアルミニウムを
含む合金よりなる第1層配線114を形成し、パターニ
ングする。その後は、SiOFよりなる層間絶縁膜を配
線上での膜厚が0.8μmとなるようにバイアスECR
(Electron Cyclotron Resonance)プラズマCVD法に
より形成し、選択的にヴァイアホール116を開口し、
窒化チタン117を例えば50nmの膜厚だけスパッタ
法により形成し、ヴァイアホール116内にタングステ
ン118をブランケットCVDにより形成し、エツチバ
ックすることにより、ヴァイアホール116内を埋め込
む。その後、第2層配線119を形成してパターニング
し、最後にプラズマCVD法によりSiONよりなるカ
バー膜120を膜厚が約1μmとなるように形成する。
【0005】しかしながら、このような構造の半導体装
置は、層間絶縁膜の平坦性の確保のためのBPSGや、
配線容量低減のためのSiOF等の水分を含みやすい膜
を用いているため、MOSトランジスタのホットキャリ
ア耐性やスロートラップによる特性変動等の、信頼性上
の問題があった。また、配線遅延を低減して回路の高速
化を図るために一層誘電率の低い塗布膜系の絶縁膜を層
間絶縁膜に用いる場合は、層間絶縁膜がより水分を含み
やすいため、ホットキャリア耐性の劣化やスロートラッ
プによる特性変動はより顕著なものとなる。
置は、層間絶縁膜の平坦性の確保のためのBPSGや、
配線容量低減のためのSiOF等の水分を含みやすい膜
を用いているため、MOSトランジスタのホットキャリ
ア耐性やスロートラップによる特性変動等の、信頼性上
の問題があった。また、配線遅延を低減して回路の高速
化を図るために一層誘電率の低い塗布膜系の絶縁膜を層
間絶縁膜に用いる場合は、層間絶縁膜がより水分を含み
やすいため、ホットキャリア耐性の劣化やスロートラッ
プによる特性変動はより顕著なものとなる。
【0006】このようなMOSトランジスタの信頼性の
劣化を抑えるために、ゲート酸化膜に窒素を含有させる
ことにより界面準位の生成に対して耐性を持たせる技術
が提案されている。例えば、特開平5−283679号
公報に記載の技術を図7を用いて説明する。この従来例
では、半導体基板201に素子分離領域202、ウェル
領域203、ゲート電極205を形成し、サイドウォー
ルとしての第1の酸化膜206、ソース・ドレイン領域
207、第2の酸化膜208を形成する点は同じである
が、ゲート絶縁膜として、チャネル領域との界面部を構
成する窒素原子を1019cm-3以上含む窒化酸化膜22
2と、この窒化酸化膜222上に配置された窒素原子を
1019cm-3以下の濃度で含むシリコン酸化膜223か
らなる2層構造となっている。この構成では、低濃度領
域界面に設けられた窒素濃度の高い窒化酸化膜222は
ドレイン・アバランシェ・ホットキャリア注入による界
面準位の生成に対して高い耐性を有し、また、窒素原子
濃度の低いシリコン酸化膜223は、絶縁膜全体の平均
濃度を下げ、サイドウォール206での固定電荷を減少
させるとともに酸化膜トラップを少なくし、低濃度領域
の電界変調が抑制されるという長所を有している。
劣化を抑えるために、ゲート酸化膜に窒素を含有させる
ことにより界面準位の生成に対して耐性を持たせる技術
が提案されている。例えば、特開平5−283679号
公報に記載の技術を図7を用いて説明する。この従来例
では、半導体基板201に素子分離領域202、ウェル
領域203、ゲート電極205を形成し、サイドウォー
ルとしての第1の酸化膜206、ソース・ドレイン領域
207、第2の酸化膜208を形成する点は同じである
が、ゲート絶縁膜として、チャネル領域との界面部を構
成する窒素原子を1019cm-3以上含む窒化酸化膜22
2と、この窒化酸化膜222上に配置された窒素原子を
1019cm-3以下の濃度で含むシリコン酸化膜223か
らなる2層構造となっている。この構成では、低濃度領
域界面に設けられた窒素濃度の高い窒化酸化膜222は
ドレイン・アバランシェ・ホットキャリア注入による界
面準位の生成に対して高い耐性を有し、また、窒素原子
濃度の低いシリコン酸化膜223は、絶縁膜全体の平均
濃度を下げ、サイドウォール206での固定電荷を減少
させるとともに酸化膜トラップを少なくし、低濃度領域
の電界変調が抑制されるという長所を有している。
【0007】また、他に提案されている特開平7−17
6743号公報の技術では、図8に示すように、半導体
基板301に素子分離領域302、ウェル領域303、
ゲート酸化膜304を形成し、サイドウォールとしての
第1の酸化膜306、ソース・ドレイン領域307、第
2の酸化膜308を形成した点は同じであるが、ゲート
酸化膜304に窒素をドーピングするとともに、ゲート
電極として窒素がドーピングされた領域321とされて
いない領域322を有しているため、ホットキャリア耐
性が向上する。また、これと併せてソース・ドレイン領
域307の内部に窒素をドーピングすることにより、ソ
ース・ドレイン領域内部の不純物の縦方向、横方向への
拡散も防止できる。
6743号公報の技術では、図8に示すように、半導体
基板301に素子分離領域302、ウェル領域303、
ゲート酸化膜304を形成し、サイドウォールとしての
第1の酸化膜306、ソース・ドレイン領域307、第
2の酸化膜308を形成した点は同じであるが、ゲート
酸化膜304に窒素をドーピングするとともに、ゲート
電極として窒素がドーピングされた領域321とされて
いない領域322を有しているため、ホットキャリア耐
性が向上する。また、これと併せてソース・ドレイン領
域307の内部に窒素をドーピングすることにより、ソ
ース・ドレイン領域内部の不純物の縦方向、横方向への
拡散も防止できる。
【0008】
【発明が解決しようとする課題】これらの公報に記載の
技術では、ゲート酸化膜やゲート電極に窒素を含有させ
ることにより界面準位の生成に対して耐性を持たせるこ
とが可能とはされるが、ゲート酸化膜やゲート電極を形
成した後の後工程、主に配線プロセスでの熱プロセスに
よりゲート酸化膜やゲート電極から窒素が外方拡散して
抜けてしまい、結果として窒素を含有させた効果が低減
ないし消失してしまい、ホットキャリア劣化やスロート
ラップによるトランジスタ特性変動に対して十分な効果
が得られなくなるという問題があった。
技術では、ゲート酸化膜やゲート電極に窒素を含有させ
ることにより界面準位の生成に対して耐性を持たせるこ
とが可能とはされるが、ゲート酸化膜やゲート電極を形
成した後の後工程、主に配線プロセスでの熱プロセスに
よりゲート酸化膜やゲート電極から窒素が外方拡散して
抜けてしまい、結果として窒素を含有させた効果が低減
ないし消失してしまい、ホットキャリア劣化やスロート
ラップによるトランジスタ特性変動に対して十分な効果
が得られなくなるという問題があった。
【0009】本発明は、このような窒素の外方拡散を抑
制し、ホットキャリア耐性の向上及びスロートラップに
よるトランジスタ特性変動の低減を目的とした半導体装
置とその製造方法を提供することにある。
制し、ホットキャリア耐性の向上及びスロートラップに
よるトランジスタ特性変動の低減を目的とした半導体装
置とその製造方法を提供することにある。
【0010】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の素子領域に窒素を含むゲート絶縁膜が形成
され、その上にゲート電極が形成され、前記半導体基板
にソース・ドレイン領域が形成され、かつ前記ゲート電
極の側壁にサイドウォールとして第1の絶縁膜が形成さ
れ、前記ゲート電極と前記第1の絶縁膜を覆う第2の絶
縁膜が形成され、さらに前記第2の絶縁膜を覆う第3の
絶縁膜が形成されており、少なくとも前記第2の絶縁膜
は窒素がドーピングされたシリコン酸化膜であり、前記
第3の絶縁膜がシリコン窒化膜で構成されていることを
特徴とする。ここで、前記第1の絶縁膜はシリコン酸化
膜に窒素がドーピングされており、あるいはシリコン窒
化膜で構成されていることが好ましい。
半導体基板の素子領域に窒素を含むゲート絶縁膜が形成
され、その上にゲート電極が形成され、前記半導体基板
にソース・ドレイン領域が形成され、かつ前記ゲート電
極の側壁にサイドウォールとして第1の絶縁膜が形成さ
れ、前記ゲート電極と前記第1の絶縁膜を覆う第2の絶
縁膜が形成され、さらに前記第2の絶縁膜を覆う第3の
絶縁膜が形成されており、少なくとも前記第2の絶縁膜
は窒素がドーピングされたシリコン酸化膜であり、前記
第3の絶縁膜がシリコン窒化膜で構成されていることを
特徴とする。ここで、前記第1の絶縁膜はシリコン酸化
膜に窒素がドーピングされており、あるいはシリコン窒
化膜で構成されていることが好ましい。
【0011】また、本発明の製造方法は、半導体基板の
素子分離領域により画成される素子領域に窒素を含むゲ
ート酸化膜と導電膜を順次形成し、これらを選択的にエ
ッチングしてゲート電極を形成する工程と、第1の絶縁
膜を全面に形成し、異方性エツチバックして前記ゲート
電極の側壁のみに前記第1の絶縁膜を残す工程と、前記
半導体基板に不純物を注入してソース・ドレイン領域を
形成する工程と、少なくとも前記ゲート電極、第1の絶
縁膜、ソース・ドレイン領域を覆う第2の絶縁膜を形成
する工程と、前記第2の絶縁膜に窒素をイオン注入する
工程と、前記第2の絶縁膜上にシリコン窒化膜を形成す
る工程とを含むことを特徴とする。ここで、前記シリコ
ン窒化膜は減圧CVD法で形成することが好ましい。
素子分離領域により画成される素子領域に窒素を含むゲ
ート酸化膜と導電膜を順次形成し、これらを選択的にエ
ッチングしてゲート電極を形成する工程と、第1の絶縁
膜を全面に形成し、異方性エツチバックして前記ゲート
電極の側壁のみに前記第1の絶縁膜を残す工程と、前記
半導体基板に不純物を注入してソース・ドレイン領域を
形成する工程と、少なくとも前記ゲート電極、第1の絶
縁膜、ソース・ドレイン領域を覆う第2の絶縁膜を形成
する工程と、前記第2の絶縁膜に窒素をイオン注入する
工程と、前記第2の絶縁膜上にシリコン窒化膜を形成す
る工程とを含むことを特徴とする。ここで、前記シリコ
ン窒化膜は減圧CVD法で形成することが好ましい。
【0012】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。図1は本発明の第1の
実施形態の断面図である。シリコン等の半導体基板1上
にシリコン酸化膜からなる素子分離領域2があり、この
素子分離領域2以外の部分にウェル領域3が形成され、
このウェル領域3内の表面付近にソース・ドレイン領域
7が形成される。また、これらの拡散層上に膜厚が例え
ば5nmのシリコン酸化膜からなるゲート絶縁膜4があ
り、このゲート絶縁膜4上に膜厚が例えば200nmの
ポリシリコンよりなるゲート電極5がある。また、この
ゲート電極5の側壁には、サイドウォールとしてシリコ
ン酸化膜からなる第1の絶縁膜6がある。ここで、前記
ゲート絶縁膜4には、窒素が5×1018cm-3程度ドー
ピングされている。また、前記第1の絶縁膜6には、窒
素が1019cm-3程度ドーピングされている。さらに、
前記ゲート電極5、ソース・ドレイン額域7、および素
子分離領域2の上には、全体を覆うようにシリコン酸化
膜からなる第2の絶縁膜8がある。この第2の絶縁膜8
は、膜厚が約100nmであり、所要濃度に窒素が注入
されている。
図面を参照して詳細に説明する。図1は本発明の第1の
実施形態の断面図である。シリコン等の半導体基板1上
にシリコン酸化膜からなる素子分離領域2があり、この
素子分離領域2以外の部分にウェル領域3が形成され、
このウェル領域3内の表面付近にソース・ドレイン領域
7が形成される。また、これらの拡散層上に膜厚が例え
ば5nmのシリコン酸化膜からなるゲート絶縁膜4があ
り、このゲート絶縁膜4上に膜厚が例えば200nmの
ポリシリコンよりなるゲート電極5がある。また、この
ゲート電極5の側壁には、サイドウォールとしてシリコ
ン酸化膜からなる第1の絶縁膜6がある。ここで、前記
ゲート絶縁膜4には、窒素が5×1018cm-3程度ドー
ピングされている。また、前記第1の絶縁膜6には、窒
素が1019cm-3程度ドーピングされている。さらに、
前記ゲート電極5、ソース・ドレイン額域7、および素
子分離領域2の上には、全体を覆うようにシリコン酸化
膜からなる第2の絶縁膜8がある。この第2の絶縁膜8
は、膜厚が約100nmであり、所要濃度に窒素が注入
されている。
【0013】また、前記第2の絶縁膜8上には、第3の
絶縁膜としての膜厚が例えば10nmのシリコン窒化膜
9、および膜厚が700nm程度のBPSG10があ
り、第2の絶縁膜8、シリコン窒化膜9、およびBPS
G10に選択的に形成されたコンタクト開口部11の内
部はBPSG10上まで延在するバリアメタル12、お
よびタングステン13で埋め込まれている。前記バリア
メタル12は、例えば下層より30nmの膜厚をもつチ
タンと、100nmの膜厚をもつ窒化チタンより構成さ
れる。そして、少なくとも前記コンタクト開口部11の
上部を含む領域に膜厚が500nmのアルミニウムを含
む合金よりなる第1層配線14がある。この第1層配線
14の上には、配線上での膜厚が0.8μmのSiOF
よりなる層間絶縁膜15があり、選択的にヴァイアホー
ル16が開口されており、ヴァイアホール16の側壁に
は、層間絶縁膜15の表面より延在した膜厚が例えば1
00nmの窒化チタン17があり、ヴァイアホール16
内の残りの空間を埋めるタングステン18があり、少な
くともヴァイアホール16の上を含む領域に第2層配線
19がある。なお、この実施形態では、2層配線の場合
を示しているが、より多層の配線構造であってもよい。
また、最上層の第2層配線19の上には、膜厚1μmの
プラズマSiONよりなるカバー膜20が形成されてい
る。
絶縁膜としての膜厚が例えば10nmのシリコン窒化膜
9、および膜厚が700nm程度のBPSG10があ
り、第2の絶縁膜8、シリコン窒化膜9、およびBPS
G10に選択的に形成されたコンタクト開口部11の内
部はBPSG10上まで延在するバリアメタル12、お
よびタングステン13で埋め込まれている。前記バリア
メタル12は、例えば下層より30nmの膜厚をもつチ
タンと、100nmの膜厚をもつ窒化チタンより構成さ
れる。そして、少なくとも前記コンタクト開口部11の
上部を含む領域に膜厚が500nmのアルミニウムを含
む合金よりなる第1層配線14がある。この第1層配線
14の上には、配線上での膜厚が0.8μmのSiOF
よりなる層間絶縁膜15があり、選択的にヴァイアホー
ル16が開口されており、ヴァイアホール16の側壁に
は、層間絶縁膜15の表面より延在した膜厚が例えば1
00nmの窒化チタン17があり、ヴァイアホール16
内の残りの空間を埋めるタングステン18があり、少な
くともヴァイアホール16の上を含む領域に第2層配線
19がある。なお、この実施形態では、2層配線の場合
を示しているが、より多層の配線構造であってもよい。
また、最上層の第2層配線19の上には、膜厚1μmの
プラズマSiONよりなるカバー膜20が形成されてい
る。
【0014】この図1の半導体装置の製造方法を、図2
(a),(b)を参照して説明する0まず、図2(a)
のように、半導体基板1の表面を選択酸化する等してシ
リコン酸化膜からなる素子分離領域2を形成した後、こ
の素子分離領域2以外の部分にウェル領域3を形成す
る。そして、MOSトランジスタの形成領域にシリコン
酸化膜を成長してゲート絶縁膜4を形成し、かつこのゲ
ート絶縁膜4上に窒素をイオン注入する。さらに、この
ゲート絶縁膜4上にポリシリコンを形成し、所望の領域
にのみ前記ポリシリコンが残るように前記ポリシリコン
を選択的にエッチングし、ゲート電極5を形成する。次
いで、CVD法によりシリコン酸化膜からなる第1の絶
縁膜6を全面に形成し、これを異方性エツチバックして
ゲート電極5の側壁のみにサイドウォールとして第1の
絶縁膜6を形成する。次いで、前記ゲート電極5と、こ
のゲート電極5の側壁に残された第1の絶縁膜6をマス
クの一部としてソース・ドレイン領域7をイオン注入に
より形成し、活性化のための熱処理を行なう。さらに、
CVD法によりシリコン酸化膜を形成して第2の絶縁膜
8を全面に約100nmの膜厚に形成する。ソース・ド
レイン領域7形成時のイオン注入は、例えば、N型MO
Sトランジスタに対してはヒ素を30keV、3E15
cm-2、P型MOSトランジスタに対してはBF2 を2
0keV,3EI5cm-2の条件で行う。また、活性化
のための熱処理条件は、例えば、温度1000℃〜11
00℃で10秒で行う。しかる上で、前記第2の絶縁膜
8の上から窒素をイオン注入し、第2の絶縁膜8に窒素
をドーピングさせる。このドーピングにより窒素イオン
の一部は第1の絶縁膜6にまで注入される。
(a),(b)を参照して説明する0まず、図2(a)
のように、半導体基板1の表面を選択酸化する等してシ
リコン酸化膜からなる素子分離領域2を形成した後、こ
の素子分離領域2以外の部分にウェル領域3を形成す
る。そして、MOSトランジスタの形成領域にシリコン
酸化膜を成長してゲート絶縁膜4を形成し、かつこのゲ
ート絶縁膜4上に窒素をイオン注入する。さらに、この
ゲート絶縁膜4上にポリシリコンを形成し、所望の領域
にのみ前記ポリシリコンが残るように前記ポリシリコン
を選択的にエッチングし、ゲート電極5を形成する。次
いで、CVD法によりシリコン酸化膜からなる第1の絶
縁膜6を全面に形成し、これを異方性エツチバックして
ゲート電極5の側壁のみにサイドウォールとして第1の
絶縁膜6を形成する。次いで、前記ゲート電極5と、こ
のゲート電極5の側壁に残された第1の絶縁膜6をマス
クの一部としてソース・ドレイン領域7をイオン注入に
より形成し、活性化のための熱処理を行なう。さらに、
CVD法によりシリコン酸化膜を形成して第2の絶縁膜
8を全面に約100nmの膜厚に形成する。ソース・ド
レイン領域7形成時のイオン注入は、例えば、N型MO
Sトランジスタに対してはヒ素を30keV、3E15
cm-2、P型MOSトランジスタに対してはBF2 を2
0keV,3EI5cm-2の条件で行う。また、活性化
のための熱処理条件は、例えば、温度1000℃〜11
00℃で10秒で行う。しかる上で、前記第2の絶縁膜
8の上から窒素をイオン注入し、第2の絶縁膜8に窒素
をドーピングさせる。このドーピングにより窒素イオン
の一部は第1の絶縁膜6にまで注入される。
【0015】続いて、図2(b)のように、前記第2の
絶縁膜8上に第3の絶縁膜としてシリコン窒化膜9を約
10nmの膜厚に形成し、さらにBPSGを1600n
mの膜厚に形成し、CMP法により層間絶縁膜の全体の
膜厚が最終的に約0.8μm厚となるようにする。前記
シリコン窒化膜9は、例えば、700℃にてSiH4 と
NH3 の混合ガスを用いたLPCVD法により形成す
る。
絶縁膜8上に第3の絶縁膜としてシリコン窒化膜9を約
10nmの膜厚に形成し、さらにBPSGを1600n
mの膜厚に形成し、CMP法により層間絶縁膜の全体の
膜厚が最終的に約0.8μm厚となるようにする。前記
シリコン窒化膜9は、例えば、700℃にてSiH4 と
NH3 の混合ガスを用いたLPCVD法により形成す
る。
【0016】しかる後、図1に示したように、コンタク
ト開口部11を選択的に開口し、下層より30nmの膜
厚をもつチタン、100nmの膜厚をもつ窒化チタンよ
りなるバリアメタル12をスパッタ法により形成し、タ
ングステン13をCVD法により全面に形成し、エツチ
バックによりコンタクト開口部11内にのみ残し、全面
にアルミニウムを含む合金を、膜厚が例えば500nm
となるように形成し、フォトリソグラフイ工程および反
応性イオンエッチングにより少なくともコンタクト開口
部11の上部を含む領域にアルミニウムを含む合金を残
し、第1層配線14とする。この第1層配線14を含む
全面に、膜厚約1600nmのSiOFをバイアスEC
RプラズマCVD法により形成し、配線上での膜厚が
0.8μmとなるようにCMP法により研磨することに
より、層間絶縁膜15を形成する。さらに、この層間絶
縁膜15に選択的にヴァイアホール16を開口し、膜厚
が例えば100nmの窒化チタン17をスパッタ法によ
り形成し、タングステン18をCVD法により全面に形
成し、エツチバックによりヴァイアホール16内にのみ
タングステン18を残す。さらに、アルミニウムを含む
合金をスパッタ法により膜厚が例えば500nmとなる
ように形成し、所望の領域にアルミニウムを含む合金を
残し、第2層配線19とする。この第2層配線の上に
は、膜厚1μmのプラズマSiONよりなるカバー膜2
0を形成する。
ト開口部11を選択的に開口し、下層より30nmの膜
厚をもつチタン、100nmの膜厚をもつ窒化チタンよ
りなるバリアメタル12をスパッタ法により形成し、タ
ングステン13をCVD法により全面に形成し、エツチ
バックによりコンタクト開口部11内にのみ残し、全面
にアルミニウムを含む合金を、膜厚が例えば500nm
となるように形成し、フォトリソグラフイ工程および反
応性イオンエッチングにより少なくともコンタクト開口
部11の上部を含む領域にアルミニウムを含む合金を残
し、第1層配線14とする。この第1層配線14を含む
全面に、膜厚約1600nmのSiOFをバイアスEC
RプラズマCVD法により形成し、配線上での膜厚が
0.8μmとなるようにCMP法により研磨することに
より、層間絶縁膜15を形成する。さらに、この層間絶
縁膜15に選択的にヴァイアホール16を開口し、膜厚
が例えば100nmの窒化チタン17をスパッタ法によ
り形成し、タングステン18をCVD法により全面に形
成し、エツチバックによりヴァイアホール16内にのみ
タングステン18を残す。さらに、アルミニウムを含む
合金をスパッタ法により膜厚が例えば500nmとなる
ように形成し、所望の領域にアルミニウムを含む合金を
残し、第2層配線19とする。この第2層配線の上に
は、膜厚1μmのプラズマSiONよりなるカバー膜2
0を形成する。
【0017】この図1の実施形態の半導体装置では、ゲ
ート電極5の側壁に存在する第1の絶縁膜6に窒素がド
ーピングされており、さらに全体を覆う第2の絶縁膜8
およびシリコン窒化膜9が存在するために、ゲート絶縁
膜4中に導入された窒素が配線プロセスでの熱処理で外
方拡散して濃度が薄くなることがなく、ホットキャリア
寿命の向上、スロートラップによるトランジスタの特性
変動を抑えることができる。この実施例の効果につい
て、図3を参照して説明する。図3は、図1の本発明構
造と、図5,図7,図8にそれぞれ示した従来構造との
N型MOSトランジスタにおけるホットキャリア寿命を
比較した図である。測定に用いたN型MOSトラシジス
タのゲート長は0.2μm、ゲート幅は10μm、ゲー
ト絶縁膜の膜厚は5nm、ドレイン端には、LDD(Li
ghtly Doped Drain )が形成されている場合である。こ
れから判るように、本発明のものは、従来例で最もホッ
トキャリア耐性の良い図8の構造に較べてホットキャリ
ア寿命は約20%向上している。この理由は、第2の絶
縁膜として窒素を含むシリコン酸化膜8と、第3の絶縁
膜としてのシリコン窒化膜9があるために、注入された
窒素が後工程の熱処理で外方に拡散することが抑制され
て、窒素の抜けが抑制されるためである。
ート電極5の側壁に存在する第1の絶縁膜6に窒素がド
ーピングされており、さらに全体を覆う第2の絶縁膜8
およびシリコン窒化膜9が存在するために、ゲート絶縁
膜4中に導入された窒素が配線プロセスでの熱処理で外
方拡散して濃度が薄くなることがなく、ホットキャリア
寿命の向上、スロートラップによるトランジスタの特性
変動を抑えることができる。この実施例の効果につい
て、図3を参照して説明する。図3は、図1の本発明構
造と、図5,図7,図8にそれぞれ示した従来構造との
N型MOSトランジスタにおけるホットキャリア寿命を
比較した図である。測定に用いたN型MOSトラシジス
タのゲート長は0.2μm、ゲート幅は10μm、ゲー
ト絶縁膜の膜厚は5nm、ドレイン端には、LDD(Li
ghtly Doped Drain )が形成されている場合である。こ
れから判るように、本発明のものは、従来例で最もホッ
トキャリア耐性の良い図8の構造に較べてホットキャリ
ア寿命は約20%向上している。この理由は、第2の絶
縁膜として窒素を含むシリコン酸化膜8と、第3の絶縁
膜としてのシリコン窒化膜9があるために、注入された
窒素が後工程の熱処理で外方に拡散することが抑制され
て、窒素の抜けが抑制されるためである。
【0018】図4は本発明の第2の実施形態の断面図で
ある。この実施形態では、ゲート電極5の側壁に形成さ
れるサイドウォールとしての第1の絶縁膜が、シリコン
窒化膜21で構成されている点が特徴とされている。こ
の実施形態では、ゲート電極5の側壁のサイドウォール
がシリコン窒化膜21で構成されているため、ゲート絶
縁膜4の中に導入された窒素の外方拡散を抑制するため
の第1の絶縁膜の抑制効果が高められ、ホットキャリア
寿命の向上や、スロートラップによるトランジスタの特
性変動の低減がさらに有効なものとなる。
ある。この実施形態では、ゲート電極5の側壁に形成さ
れるサイドウォールとしての第1の絶縁膜が、シリコン
窒化膜21で構成されている点が特徴とされている。こ
の実施形態では、ゲート電極5の側壁のサイドウォール
がシリコン窒化膜21で構成されているため、ゲート絶
縁膜4の中に導入された窒素の外方拡散を抑制するため
の第1の絶縁膜の抑制効果が高められ、ホットキャリア
寿命の向上や、スロートラップによるトランジスタの特
性変動の低減がさらに有効なものとなる。
【0019】
【発明の効果】以上説明したように本発明は、窒素を含
むゲート絶縁膜上に形成されたゲート電極の側壁に第1
の絶縁膜が形成され、ゲート電極およびこの第1の絶縁
膜ないしソース・ドレイン領域を覆うように第2の絶縁
膜及び第3のシリコン窒化膜が形成され、少なくとも第
2の絶縁膜に窒素がドーピングされているため、ゲート
絶縁膜に含まされている窒素によるMOSトランジスタ
のホットキャリア寿命を向上し、スロートラップによる
特性変動を低減することができるとともに、ゲート絶縁
膜の形成後の後工程での熱処理によってもゲート絶縁膜
中の窒素が、第2の絶縁膜ないし第3のシリコン窒化膜
によって外方拡散で抜けていくことが防止されるため、
前記した特性改善効果の劣化を防止することができると
いう効果が得られる。
むゲート絶縁膜上に形成されたゲート電極の側壁に第1
の絶縁膜が形成され、ゲート電極およびこの第1の絶縁
膜ないしソース・ドレイン領域を覆うように第2の絶縁
膜及び第3のシリコン窒化膜が形成され、少なくとも第
2の絶縁膜に窒素がドーピングされているため、ゲート
絶縁膜に含まされている窒素によるMOSトランジスタ
のホットキャリア寿命を向上し、スロートラップによる
特性変動を低減することができるとともに、ゲート絶縁
膜の形成後の後工程での熱処理によってもゲート絶縁膜
中の窒素が、第2の絶縁膜ないし第3のシリコン窒化膜
によって外方拡散で抜けていくことが防止されるため、
前記した特性改善効果の劣化を防止することができると
いう効果が得られる。
【図1】本発明の半導体装置の第1の実施形態の断面図
である。
である。
【図2】図1の構造の製造方法を示す断面図である。
【図3】本発明の第1の実施形態の効果を説明するため
の図である。
の図である。
【図4】従来の半導体装置の第2の実施形態の断面図で
ある。
ある。
【図5】従来の半導体装置の一例の断面図である。
【図6】図5の半導体装置の製造方法を示す断面図であ
る。
る。
【図7】従来の一の公報に記載された半導体装置の断面
図である。
図である。
【図8】従来の他の公報に記載された半導体装置の断面
図である。
図である。
1,101,201,301 半導体基板 2,102,202,302 素子分離領域 3,103,203,303 ウェル領域 4,104,204 ゲート絶縁膜 5,105,205,305 ゲート電極 6,106,206,306 第1の絶縁膜 7,107,207,307 ソース・ドレイン領域 8,108,208,308 第2の酸化膜 9,21シリコン窒化膜 10,110 BPSG ll,111 コンタクト開口部 12,112 バリアメタル 13,113 タングステン 14,114 第1層配線 15,115 層間絶縁膜 16,116 ヴァイアホール 17,117 窒化チタン 18,118 タングステン 19,119 第2層配線 20,120 カバー膜 221 ゲート絶縁膜 222 窒化酸化膜 223 シリコン酸化膜 321 窒素がドーピングされた領域 322 窒素がドーピングされていない領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/318 H01L 21/336
Claims (6)
- 【請求項1】 半導体基板の素子領域に窒素を含むゲー
ト絶縁膜が形成され、かつこのゲート絶縁膜上にゲート
電極が形成され、前記半導体基板にソース・ドレイン領
域が形成され、かつ前記ゲート電極の側壁にサイドウォ
ールとして第1の絶縁膜が形成され、前記ゲート電極と
前記第1の絶縁膜を覆う第2の絶縁膜が形成され、さら
に前記第2の絶縁膜を覆う第3の絶縁膜が形成されてお
り、少なくとも前記第2の絶縁膜は窒素がドーピングさ
れたシリコン酸化膜であり、前記第3の絶縁膜がシリコ
ン窒化膜で構成されていることを特徴とする半導体装
置。 - 【請求項2】 前記第1の絶縁膜は窒素がドーピングさ
れたシリコン酸化膜である請求項1記載の半導体装置。 - 【請求項3】 前記第1の絶縁膜がシリコン窒化膜であ
る請求項2記載の半導体装置。 - 【請求項4】 半導体基板の素子分離領域により画成
される素子領域に、窒素を含むゲート酸化膜と導電膜を
順次形成し、これらを選択的にエッチングしてゲート電
極を形成する工程と、第1の絶縁膜を全面に形成し、異
方性エッチバックして前記ゲート電極の側壁のみに前記
第1の絶縁膜を残す工程と、前記半導体基板に不純物を
注入してソース・ドレイン領域を形成する工程と、少な
くとも前記ゲート電極、第1の絶縁膜、ソース・ドレイ
ン領域を覆う第2の絶縁膜を形成する工程と、前記第2
の絶縁膜に窒素をイオン注入する工程と、前記第2の絶
縁膜上にシリコン窒化膜を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項5】 前記シリコン窒化膜を減圧CVD法で形
成する請求項4記載の半導体装置の製造方法。 - 【請求項6】 前記第1の絶縁膜の形成工程は、CVD
法によりシリコン酸化膜を形成する工程である請求項4
または5記載の半導体装置の製造方法。
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