JP3090074B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置におけるホットキャリア耐性やスロートラップによる
特性変動を改善した半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】ＭＯＳ型半導体装置の一例を図５に示
す。半導体基板１０１上に素子分離領域２があり、この
素子分離領域１０２以外の部分にウェル領域１０３、表
面付近にソース・ドレイン領域１０７があり、これらの
領域上にゲート酸化膜１０４があり、このゲート酸化膜
１０４上にポリシリコンよりなるゲート電極１０５があ
る。このゲート電極５の側壁には、サイドウォールとし
ての第１の酸化膜１０６があり、層間絶縁膜として全体
を覆う第２の酸化膜１０８、及びＢＰＳＧ（Boron-Phos
phorous Silicate Grass）１１０があり、前記第２の酸
化膜１０８、及びＢＰＳＧ１１０には選択的にコンタク
ト開口部１１１があり、その内部はＢＰＳＧ１１０上ま
で延在するバリアメタル１１２、及びタングステン１１
３で埋め込まれている。また、少なくともコンタクト開
口部１１１の上部を含む領域にアルミニウムを含む合金
よりなる第１層配線１１４があり、この第１層配線１１
４の上にはＳｉＯＦよりなる層間絶縁膜１１５があり、
選択的にヴァイアホール１１６が開口されており、この
ヴァイアホール１１６の側壁には、第２層配線１１９よ
り延在した窒化チタン１１７があり、かつその内部にタ
ングステン１１８が埋められる。さらに、前記ヴァイア
ホール１１６の上を含む領域に第２層配線１１９があ
り、その上にはプラズマＳｉＯＮよりなるカバー膜１２
０がある。
【０００３】この半導体装置の製造方法を図６（ａ），
（ｂ）を参照して説明する。まず、図６（ａ）に示すよ
うに、半導体基板１０１上に選択酸化法等により素子分
離領域１０２を形成し、その後、通常のイオン注入法に
よりウェル領域１０３を形成する。次いで、前記半導体
基板１０１の表面を酸化してゲート骸化膜１０４を形成
し、さらにその上にポリシリコンを形成し、これらを所
要のパターンに形成してゲート電極１０５を形成する。
そして、全面に酸化膜を成長しかつこれを異方性エツチ
バックしてゲート電極の側壁にのみ第１の酸化膜１０６
を残す。次いで、ソース・ドレイン領域１０７をイオン
注入及び活性化熱処理により形成し、第２の酸化膜１０
８を約１００ｎｍの膜厚に全面形成する。
【０００４】次に、図６（ｂ）に示すように、ＢＰＳＧ
１１０を常庄ＣＶＤ法により膜厚約１２００μｍに形成
し、ＣＭＰ（Chemical Mechanical Polishing ）法によ
り研磨して表面を平坦化し、コンタクト開口部１１１を
選択的に形成した上でバリアメタル１１２を形成し、コ
ンタクト開口部１１１内をＣＶＤ法により形成したタン
グステン１１３で埋め、０．４μｍ厚のアルミニウムを
含む合金よりなる第１層配線１１４を形成し、パターニ
ングする。その後は、ＳｉＯＦよりなる層間絶縁膜を配
線上での膜厚が０．８μｍとなるようにバイアスＥＣＲ
（Electron Cyclotron Resonance）プラズマＣＶＤ法に
より形成し、選択的にヴァイアホール１１６を開口し、
窒化チタン１１７を例えば５０ｎｍの膜厚だけスパッタ
法により形成し、ヴァイアホール１１６内にタングステ
ン１１８をブランケットＣＶＤにより形成し、エツチバ
ックすることにより、ヴァイアホール１１６内を埋め込
む。その後、第２層配線１１９を形成してパターニング
し、最後にプラズマＣＶＤ法によりＳｉＯＮよりなるカ
バー膜１２０を膜厚が約１μｍとなるように形成する。
【０００５】しかしながら、このような構造の半導体装
置は、層間絶縁膜の平坦性の確保のためのＢＰＳＧや、
配線容量低減のためのＳｉＯＦ等の水分を含みやすい膜
を用いているため、ＭＯＳトランジスタのホットキャリ
ア耐性やスロートラップによる特性変動等の、信頼性上
の問題があった。また、配線遅延を低減して回路の高速
化を図るために一層誘電率の低い塗布膜系の絶縁膜を層
間絶縁膜に用いる場合は、層間絶縁膜がより水分を含み
やすいため、ホットキャリア耐性の劣化やスロートラッ
プによる特性変動はより顕著なものとなる。
【０００６】このようなＭＯＳトランジスタの信頼性の
劣化を抑えるために、ゲート酸化膜に窒素を含有させる
ことにより界面準位の生成に対して耐性を持たせる技術
が提案されている。例えば、特開平５−２８３６７９号
公報に記載の技術を図７を用いて説明する。この従来例
では、半導体基板２０１に素子分離領域２０２、ウェル
領域２０３、ゲート電極２０５を形成し、サイドウォー
ルとしての第１の酸化膜２０６、ソース・ドレイン領域
２０７、第２の酸化膜２０８を形成する点は同じである
が、ゲート絶縁膜として、チャネル領域との界面部を構
成する窒素原子を１０19ｃｍ-3以上含む窒化酸化膜２２
２と、この窒化酸化膜２２２上に配置された窒素原子を
１０19ｃｍ-3以下の濃度で含むシリコン酸化膜２２３か
らなる２層構造となっている。この構成では、低濃度領
域界面に設けられた窒素濃度の高い窒化酸化膜２２２は
ドレイン・アバランシェ・ホットキャリア注入による界
面準位の生成に対して高い耐性を有し、また、窒素原子
濃度の低いシリコン酸化膜２２３は、絶縁膜全体の平均
濃度を下げ、サイドウォール２０６での固定電荷を減少
させるとともに酸化膜トラップを少なくし、低濃度領域
の電界変調が抑制されるという長所を有している。
【０００７】また、他に提案されている特開平７−１７
６７４３号公報の技術では、図８に示すように、半導体
基板３０１に素子分離領域３０２、ウェル領域３０３、
ゲート酸化膜３０４を形成し、サイドウォールとしての
第１の酸化膜３０６、ソース・ドレイン領域３０７、第
２の酸化膜３０８を形成した点は同じであるが、ゲート
酸化膜３０４に窒素をドーピングするとともに、ゲート
電極として窒素がドーピングされた領域３２１とされて
いない領域３２２を有しているため、ホットキャリア耐
性が向上する。また、これと併せてソース・ドレイン領
域３０７の内部に窒素をドーピングすることにより、ソ
ース・ドレイン領域内部の不純物の縦方向、横方向への
拡散も防止できる。
【０００８】
【発明が解決しようとする課題】これらの公報に記載の
技術では、ゲート酸化膜やゲート電極に窒素を含有させ
ることにより界面準位の生成に対して耐性を持たせるこ
とが可能とはされるが、ゲート酸化膜やゲート電極を形
成した後の後工程、主に配線プロセスでの熱プロセスに
よりゲート酸化膜やゲート電極から窒素が外方拡散して
抜けてしまい、結果として窒素を含有させた効果が低減
ないし消失してしまい、ホットキャリア劣化やスロート
ラップによるトランジスタ特性変動に対して十分な効果
が得られなくなるという問題があった。
【０００９】本発明は、このような窒素の外方拡散を抑
制し、ホットキャリア耐性の向上及びスロートラップに
よるトランジスタ特性変動の低減を目的とした半導体装
置とその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の素子領域に窒素を含むゲート絶縁膜が形成
され、その上にゲート電極が形成され、前記半導体基板
にソース・ドレイン領域が形成され、かつ前記ゲート電
極の側壁にサイドウォールとして第１の絶縁膜が形成さ
れ、前記ゲート電極と前記第１の絶縁膜を覆う第２の絶
縁膜が形成され、さらに前記第２の絶縁膜を覆う第３の
絶縁膜が形成されており、少なくとも前記第２の絶縁膜
は窒素がドーピングされたシリコン酸化膜であり、前記
第３の絶縁膜がシリコン窒化膜で構成されていることを
特徴とする。ここで、前記第１の絶縁膜はシリコン酸化
膜に窒素がドーピングされており、あるいはシリコン窒
化膜で構成されていることが好ましい。
【００１１】また、本発明の製造方法は、半導体基板の
素子分離領域により画成される素子領域に窒素を含むゲ
ート酸化膜と導電膜を順次形成し、これらを選択的にエ
ッチングしてゲート電極を形成する工程と、第１の絶縁
膜を全面に形成し、異方性エツチバックして前記ゲート
電極の側壁のみに前記第１の絶縁膜を残す工程と、前記
半導体基板に不純物を注入してソース・ドレイン領域を
形成する工程と、少なくとも前記ゲート電極、第１の絶
縁膜、ソース・ドレイン領域を覆う第２の絶縁膜を形成
する工程と、前記第２の絶縁膜に窒素をイオン注入する
工程と、前記第２の絶縁膜上にシリコン窒化膜を形成す
る工程とを含むことを特徴とする。ここで、前記シリコ
ン窒化膜は減圧ＣＶＤ法で形成することが好ましい。
【００１２】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。図１は本発明の第１の
実施形態の断面図である。シリコン等の半導体基板１上
にシリコン酸化膜からなる素子分離領域２があり、この
素子分離領域２以外の部分にウェル領域３が形成され、
このウェル領域３内の表面付近にソース・ドレイン領域
７が形成される。また、これらの拡散層上に膜厚が例え
ば５ｎｍのシリコン酸化膜からなるゲート絶縁膜４があ
り、このゲート絶縁膜４上に膜厚が例えば２００ｎｍの
ポリシリコンよりなるゲート電極５がある。また、この
ゲート電極５の側壁には、サイドウォールとしてシリコ
ン酸化膜からなる第１の絶縁膜６がある。ここで、前記
ゲート絶縁膜４には、窒素が５×１０18ｃｍ-3程度ドー
ピングされている。また、前記第１の絶縁膜６には、窒
素が１０19ｃｍ-3程度ドーピングされている。さらに、
前記ゲート電極５、ソース・ドレイン額域７、および素
子分離領域２の上には、全体を覆うようにシリコン酸化
膜からなる第２の絶縁膜８がある。この第２の絶縁膜８
は、膜厚が約１００ｎｍであり、所要濃度に窒素が注入
されている。
【００１３】また、前記第２の絶縁膜８上には、第３の
絶縁膜としての膜厚が例えば１０ｎｍのシリコン窒化膜
９、および膜厚が７００ｎｍ程度のＢＰＳＧ１０があ
り、第２の絶縁膜８、シリコン窒化膜９、およびＢＰＳ
Ｇ１０に選択的に形成されたコンタクト開口部１１の内
部はＢＰＳＧ１０上まで延在するバリアメタル１２、お
よびタングステン１３で埋め込まれている。前記バリア
メタル１２は、例えば下層より３０ｎｍの膜厚をもつチ
タンと、１００ｎｍの膜厚をもつ窒化チタンより構成さ
れる。そして、少なくとも前記コンタクト開口部１１の
上部を含む領域に膜厚が５００ｎｍのアルミニウムを含
む合金よりなる第１層配線１４がある。この第１層配線
１４の上には、配線上での膜厚が０．８μｍのＳｉＯＦ
よりなる層間絶縁膜１５があり、選択的にヴァイアホー
ル１６が開口されており、ヴァイアホール１６の側壁に
は、層間絶縁膜１５の表面より延在した膜厚が例えば１
００ｎｍの窒化チタン１７があり、ヴァイアホール１６
内の残りの空間を埋めるタングステン１８があり、少な
くともヴァイアホール１６の上を含む領域に第２層配線
１９がある。なお、この実施形態では、２層配線の場合
を示しているが、より多層の配線構造であってもよい。
また、最上層の第２層配線１９の上には、膜厚１μｍの
プラズマＳｉＯＮよりなるカバー膜２０が形成されてい
る。
【００１４】この図１の半導体装置の製造方法を、図２
（ａ），（ｂ）を参照して説明する０まず、図２（ａ）
のように、半導体基板１の表面を選択酸化する等してシ
リコン酸化膜からなる素子分離領域２を形成した後、こ
の素子分離領域２以外の部分にウェル領域３を形成す
る。そして、ＭＯＳトランジスタの形成領域にシリコン
酸化膜を成長してゲート絶縁膜４を形成し、かつこのゲ
ート絶縁膜４上に窒素をイオン注入する。さらに、この
ゲート絶縁膜４上にポリシリコンを形成し、所望の領域
にのみ前記ポリシリコンが残るように前記ポリシリコン
を選択的にエッチングし、ゲート電極５を形成する。次
いで、ＣＶＤ法によりシリコン酸化膜からなる第１の絶
縁膜６を全面に形成し、これを異方性エツチバックして
ゲート電極５の側壁のみにサイドウォールとして第１の
絶縁膜６を形成する。次いで、前記ゲート電極５と、こ
のゲート電極５の側壁に残された第１の絶縁膜６をマス
クの一部としてソース・ドレイン領域７をイオン注入に
より形成し、活性化のための熱処理を行なう。さらに、
ＣＶＤ法によりシリコン酸化膜を形成して第２の絶縁膜
８を全面に約１００ｎｍの膜厚に形成する。ソース・ド
レイン領域７形成時のイオン注入は、例えば、Ｎ型ＭＯ
Ｓトランジスタに対してはヒ素を３０ｋｅＶ、３Ｅ１５
ｃｍ-2、Ｐ型ＭＯＳトランジスタに対してはＢＦ2 を２
０ｋｅＶ，３ＥＩ５ｃｍ-2の条件で行う。また、活性化
のための熱処理条件は、例えば、温度１０００℃〜１１
００℃で１０秒で行う。しかる上で、前記第２の絶縁膜
８の上から窒素をイオン注入し、第２の絶縁膜８に窒素
をドーピングさせる。このドーピングにより窒素イオン
の一部は第１の絶縁膜６にまで注入される。
【００１５】続いて、図２（ｂ）のように、前記第２の
絶縁膜８上に第３の絶縁膜としてシリコン窒化膜９を約
１０ｎｍの膜厚に形成し、さらにＢＰＳＧを１６００ｎ
ｍの膜厚に形成し、ＣＭＰ法により層間絶縁膜の全体の
膜厚が最終的に約０．８μｍ厚となるようにする。前記
シリコン窒化膜９は、例えば、７００℃にてＳｉＨ4 と
ＮＨ3 の混合ガスを用いたＬＰＣＶＤ法により形成す
る。
【００１６】しかる後、図１に示したように、コンタク
ト開口部１１を選択的に開口し、下層より３０ｎｍの膜
厚をもつチタン、１００ｎｍの膜厚をもつ窒化チタンよ
りなるバリアメタル１２をスパッタ法により形成し、タ
ングステン１３をＣＶＤ法により全面に形成し、エツチ
バックによりコンタクト開口部１１内にのみ残し、全面
にアルミニウムを含む合金を、膜厚が例えば５００ｎｍ
となるように形成し、フォトリソグラフイ工程および反
応性イオンエッチングにより少なくともコンタクト開口
部１１の上部を含む領域にアルミニウムを含む合金を残
し、第１層配線１４とする。この第１層配線１４を含む
全面に、膜厚約１６００ｎｍのＳｉＯＦをバイアスＥＣ
ＲプラズマＣＶＤ法により形成し、配線上での膜厚が
０．８μｍとなるようにＣＭＰ法により研磨することに
より、層間絶縁膜１５を形成する。さらに、この層間絶
縁膜１５に選択的にヴァイアホール１６を開口し、膜厚
が例えば１００ｎｍの窒化チタン１７をスパッタ法によ
り形成し、タングステン１８をＣＶＤ法により全面に形
成し、エツチバックによりヴァイアホール１６内にのみ
タングステン１８を残す。さらに、アルミニウムを含む
合金をスパッタ法により膜厚が例えば５００ｎｍとなる
ように形成し、所望の領域にアルミニウムを含む合金を
残し、第２層配線１９とする。この第２層配線の上に
は、膜厚１μｍのプラズマＳｉＯＮよりなるカバー膜２
０を形成する。
【００１７】この図１の実施形態の半導体装置では、ゲ
ート電極５の側壁に存在する第１の絶縁膜６に窒素がド
ーピングされており、さらに全体を覆う第２の絶縁膜８
およびシリコン窒化膜９が存在するために、ゲート絶縁
膜４中に導入された窒素が配線プロセスでの熱処理で外
方拡散して濃度が薄くなることがなく、ホットキャリア
寿命の向上、スロートラップによるトランジスタの特性
変動を抑えることができる。この実施例の効果につい
て、図３を参照して説明する。図３は、図１の本発明構
造と、図５，図７，図８にそれぞれ示した従来構造との
Ｎ型ＭＯＳトランジスタにおけるホットキャリア寿命を
比較した図である。測定に用いたＮ型ＭＯＳトラシジス
タのゲート長は０．２μｍ、ゲート幅は１０μｍ、ゲー
ト絶縁膜の膜厚は５ｎｍ、ドレイン端には、ＬＤＤ（Li
ghtly Doped Drain ）が形成されている場合である。こ
れから判るように、本発明のものは、従来例で最もホッ
トキャリア耐性の良い図８の構造に較べてホットキャリ
ア寿命は約２０％向上している。この理由は、第２の絶
縁膜として窒素を含むシリコン酸化膜８と、第３の絶縁
膜としてのシリコン窒化膜９があるために、注入された
窒素が後工程の熱処理で外方に拡散することが抑制され
て、窒素の抜けが抑制されるためである。
【００１８】図４は本発明の第２の実施形態の断面図で
ある。この実施形態では、ゲート電極５の側壁に形成さ
れるサイドウォールとしての第１の絶縁膜が、シリコン
窒化膜２１で構成されている点が特徴とされている。こ
の実施形態では、ゲート電極５の側壁のサイドウォール
がシリコン窒化膜２１で構成されているため、ゲート絶
縁膜４の中に導入された窒素の外方拡散を抑制するため
の第１の絶縁膜の抑制効果が高められ、ホットキャリア
寿命の向上や、スロートラップによるトランジスタの特
性変動の低減がさらに有効なものとなる。
【００１９】
【発明の効果】以上説明したように本発明は、窒素を含
むゲート絶縁膜上に形成されたゲート電極の側壁に第１
の絶縁膜が形成され、ゲート電極およびこの第１の絶縁
膜ないしソース・ドレイン領域を覆うように第２の絶縁
膜及び第３のシリコン窒化膜が形成され、少なくとも第
２の絶縁膜に窒素がドーピングされているため、ゲート
絶縁膜に含まされている窒素によるＭＯＳトランジスタ
のホットキャリア寿命を向上し、スロートラップによる
特性変動を低減することができるとともに、ゲート絶縁
膜の形成後の後工程での熱処理によってもゲート絶縁膜
中の窒素が、第２の絶縁膜ないし第３のシリコン窒化膜
によって外方拡散で抜けていくことが防止されるため、
前記した特性改善効果の劣化を防止することができると
いう効果が得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態の断面図
である。
【図２】図１の構造の製造方法を示す断面図である。
【図３】本発明の第１の実施形態の効果を説明するため
の図である。
【図４】従来の半導体装置の第２の実施形態の断面図で
ある。
【図５】従来の半導体装置の一例の断面図である。
【図６】図５の半導体装置の製造方法を示す断面図であ
る。
【図７】従来の一の公報に記載された半導体装置の断面
図である。
【図８】従来の他の公報に記載された半導体装置の断面
図である。
【符号の説明】
１，１０１，２０１，３０１ 半導体基板 ２，１０２，２０２，３０２ 素子分離領域 ３，１０３，２０３，３０３ ウェル領域 ４，１０４，２０４ ゲート絶縁膜 ５，１０５，２０５，３０５ ゲート電極 ６，１０６，２０６，３０６ 第１の絶縁膜 ７，１０７，２０７，３０７ ソース・ドレイン領域 ８，１０８，２０８，３０８ 第２の酸化膜 ９，２１シリコン窒化膜 １０，１１０ ＢＰＳＧ ｌｌ，１１１ コンタクト開口部 １２，１１２ バリアメタル １３，１１３ タングステン １４，１１４ 第１層配線 １５，１１５ 層間絶縁膜 １６，１１６ ヴァイアホール １７，１１７ 窒化チタン １８，１１８ タングステン １９，１１９ 第２層配線 ２０，１２０ カバー膜 ２２１ ゲート絶縁膜 ２２２ 窒化酸化膜 ２２３ シリコン酸化膜 ３２１ 窒素がドーピングされた領域 ３２２ 窒素がドーピングされていない領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/318 H01L 21/336

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の素子領域に窒素を含むゲー
    ト絶縁膜が形成され、かつこのゲート絶縁膜上にゲート
    電極が形成され、前記半導体基板にソース・ドレイン領
    域が形成され、かつ前記ゲート電極の側壁にサイドウォ
    ールとして第１の絶縁膜が形成され、前記ゲート電極と
    前記第１の絶縁膜を覆う第２の絶縁膜が形成され、さら
    に前記第２の絶縁膜を覆う第３の絶縁膜が形成されてお
    り、少なくとも前記第２の絶縁膜は窒素がドーピングさ
    れたシリコン酸化膜であり、前記第３の絶縁膜がシリコ
    ン窒化膜で構成されていることを特徴とする半導体装
    置。
  2. 【請求項２】 前記第１の絶縁膜は窒素がドーピングさ
    れたシリコン酸化膜である請求項１記載の半導体装置。
  3. 【請求項３】 前記第１の絶縁膜がシリコン窒化膜であ
    る請求項２記載の半導体装置。
  4. 【請求項４】 半導体基板の素子分離領域により画成
    される素子領域に、窒素を含むゲート酸化膜と導電膜を
    順次形成し、これらを選択的にエッチングしてゲート電
    極を形成する工程と、第１の絶縁膜を全面に形成し、異
    方性エッチバックして前記ゲート電極の側壁のみに前記
    第１の絶縁膜を残す工程と、前記半導体基板に不純物を
    注入してソース・ドレイン領域を形成する工程と、少な
    くとも前記ゲート電極、第１の絶縁膜、ソース・ドレイ
    ン領域を覆う第２の絶縁膜を形成する工程と、前記第２
    の絶縁膜に窒素をイオン注入する工程と、前記第２の絶
    縁膜上にシリコン窒化膜を形成する工程とを含むことを
    特徴とする半導体装置の製造方法。
  5. 【請求項５】 前記シリコン窒化膜を減圧ＣＶＤ法で形
    成する請求項４記載の半導体装置の製造方法。
  6. 【請求項６】 前記第１の絶縁膜の形成工程は、ＣＶＤ
    法によりシリコン酸化膜を形成する工程である請求項４
    または５記載の半導体装置の製造方法。
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