CN1132228C - 半导体集成电路装置及其制造方法 - Google Patents

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Abstract

提供一种半导体集成电路技术，借助于该技术，采用使DRAM的存储单元微细化的办法可以改善DRAM的集成度同时可以增加DRAM的工作速度。提供一种半导体集成电路装置的制造方法。首先，通过栅极绝缘膜(6)在半导体衬底衬底(1)的主面上边形成栅极电极(7)，在栅极电极(7)的上表面上形成氮化硅膜(8)，在栅极电极(7)的侧面上形成由氮化硅构成的第1侧壁隔板(14)和由氧化硅构成的第2侧壁隔板(15)。其次，在DRAM的存储单元区域的选择MISFETQs中，连接孔(19和21)对于第1侧壁隔板(14)自匹配性地形成开口，形成导体(20)和位线BL的连接部分。此外，在DRAM的存储单元区域以外的N沟MISFET Qn1、Qn2和P沟MISFET Qp1中，对于第2侧壁隔板(15)自匹配性地形成高浓度N型半导体区域(16和16b)和高浓度P型半导体区域(17)。

Description

半导体集成电路装置及其制造方法
技术领域
本发明涉及半导体集成电路装置及其制造方法，特别是涉及DRAM(Dynamic Random Access Memory，动态随机存取存储器)或电可改写非易失性存储器的高集成化和高性能化，或者对混合装配有逻辑电路和DRAM或电可改写非易失性存储器的高集成半导体集成电路装置适用且有效的技术。
技术背景
作为代表大容量存储器的半导体存储器有DRAM。从该DRAM的存储容量具有日益增长的倾向，且伴随着该增长要使DRAM的存储单元的集成度提高的观点来看，就不得不向着使存储单元的专有面积缩小的方向发展。
但是，人们知道，DRAM的存储单元中的信息存储用电容元件(电容器)的存储电容值，从考虑DRAM的动作容限和软失效等的观点来看，需要恒定的量而和产品的世代无关，一般地说不可能按比例缩小。
于是，人们积极地进行在有限的小的占有面积内可以确保必要的存储容量的电容器的构造的开发，作为该构造，人们采用通过电容绝缘膜叠层由多晶硅等构成的2层的电极构成的所谓层积式电容器等这样的立体式的电容器构造。
层积式电容器的构造一般说是在存储单元的选择MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)的上层配置电容器电极，在这种情况下，具有如下特征：可以以小的占有面积确保大的存储容量的同时，还可以减小所必要的存储容量。
作为这样的层积式电容器构造，例如有如下构造：把电容器配置于位线的上方的所谓位线上边的电容器(Capacitor Over Bitline，以下缩写为COB)构造，和把电容器配置在位线的下方的位线下边的电容器(Capacitor Under Bitline，以下，缩写为CUB)构造。
在这些COB、CUB构造的DRAM中，由于必须形成其连接孔，使得其电容器用连接孔内的导体膜或位线不与字线短路，故考虑到连接孔的位置对准偏离等因素，必须使相互邻近的字线的间隔某种程度地展宽，从而将妨碍器件集成度的提高和芯片尺寸的缩小。因此，为了实现高集成化，就需要高级的对准技术和工序管理。
于是，为了避免这样的问题，有这样的技术：采用用与氮化膜等之类的层间绝缘膜不同种类的绝缘材料把字线的上表面和侧壁被覆起来的办法，借助于进行刻蚀处理，对字线自匹配性地形成电容器用连接孔和位线连接孔。
在该技术的情况下，在借助于刻蚀处理进行电容器用连接孔和位线连接孔的穿孔的情况下，由于即便是该连接孔平面性地与字线重叠，字线周围的氮化膜也可以作为刻蚀阻挡层起作用，故可以形成连接孔而字线不会从该连接孔中露出来。
另外，关于对于字线自匹配性地形成电容器用连接孔和位线连接孔的技术，在特开平9-55479号公报中有所记载。
然而，本发明者对于对字线自匹配性地形成上述电容器用连接孔或位线连接孔的技术进行了探讨。以下所说的不是众所周知的技术，而是本发明者所探讨的技术，其概要如下。
上述DRAM用以下的工艺流程形成。
首先，在半导体衬底上边，通过栅极绝缘膜形成导体层。在该导体层上边淀积第1氮化膜。采用用同一掩模使第1氮化膜和导体膜图形化的办法，形成存储单元选择用MISFET的栅极电极和外围电路用MISFET的栅极电极。在这里，在存储单元的行方向上配置的多个存储单元的栅极电极，一体地形成，起着DRAM的字线的作用。其次，对于存储单元选择用MISFET的栅极电极和外围电路用MISFET的栅极电极自匹配性地形成存储单元选择用MISFET和外围电路用MISFET的低浓度半导体区域。其次，在半导体衬底上边淀积第2氮化膜，并采用对第2氮化膜施行各向异性刻蚀的办法，在存储单元选择用MISFET的栅极电极和外围电路用MISFET的栅极电极的侧壁上，形成氮化膜的侧壁隔板(side wall spacer)。相对侧壁隔板自匹配性地形成外围电路用MISFET的高浓度半导体区域。在半导体衬底上边，淀积氧化膜系的层间绝缘膜，在存储单元区域上，对于字线自匹配性地形成位线连接孔和电容器用连接孔。由于这一对层间绝缘膜的位线连接孔和电容器用连接孔的开口工序，在构成侧壁的氮化膜和构成层间绝缘膜的氧化膜之间的刻蚀选择比变大的条件下进行，故可以形成位线连接孔和电容器用连接孔而不会使字线露出来。
另一方面，要想提高DRAM的存储单元的集成度，就必须连字线间隔也要缩小。如果在该字线间隔变小后的字线上边淀积超过规定的膜厚的上述第2氮化膜，则在存储单元区域中，字线之间完全被第2氮化膜填埋，即便是为了形成侧壁隔板施行各向异性刻蚀，半导体衬底表面也不会露出来。或者露出面积非常小，存在着与位线或电容器电极之间的接触电阻增大的问题。
此外，在存储单元选择用MISFET的栅极电极和外围电路用MISFET的栅极电极的侧壁上形成的侧壁隔板，决定LDD构造的外围电路用MISFET的低浓度半导体区域的长度，当该侧壁隔板的宽度减小时，就存在着或者外围电路用MISFET的短沟效应变得显著，或者源/漏间的穿通耐压降低的问题。因此，必须使用来形成侧壁隔板的第2氮化膜的膜厚变成为规定的厚度以上。
就是说，为了确保MISFET的规定的性能，必须使LDD构造最佳化。在用DRAM的存储单元选择用MISFET的微细化，减小侧壁隔板的宽度时，为了防止外围电路用MISFET的高浓度半导体区域越过低浓度半导体区域进行扩散，就必须使侧壁隔板的宽度超过规定的宽度。即侧壁隔板的宽度存在着下限。
另一方面，当存储器阵列进入微细化后，栅极电极的间隔，就是说，相邻的存储单元的选择MISFET间的间隔必然变窄，进行自匹配连接的部分的宽度也将变窄。由于连接面积的狭小化，将带来接触电阻的显著的增加，故产生了要使侧壁隔板的宽度尽可能地小的要求。这样的要求与用来实现最佳化的LDD构造的要求是背道而驰的，在极端的情况下，如果想要实现最佳化的LDD构造，在存储器阵列区域中相邻的侧壁隔板就要重叠，还会产生不能实现自匹配连接的状况。
本发明的目的是，提供一种在装配有DRAM的半导体集成电路装置中，在使DRAM的存储单元微细化，因而实现高集成化的同时，还可以高速动作的半导体集成电路技术。
本发明的另外一个目的是，提供一种在除了DRAM之外，还装配有电可改写的非易失性存储器的半导体集成电路装置中，在使存储单元元微细化，因而实现高集成化的同时，还可以高速动作的半导体集成电路技术。
本发明的再一个目的是，提供一种使DRAM的刷新特性优良的同时，还具有高性能的半导体集成电路技术。
本发明的再一个目的是提供一种可以防止形成连接孔时的半导体衬底的器件隔离区域的过刻蚀，因而可靠性高的半导体集成电路技术。
本发明的再一个目的是提供一种在也装配有DRAM和电可改写的非易失性存储器的半导体集成电路装置中，可以使其制造工序简化的技术。
本发明的再一个目的是提供一种装配有DRAM的半导体集成电路装置中，在可以使DRAM的存储单元微细化，因而实现高集成化的同时，还可以提高外围电路用MISFET的可靠性的半导体集成电路技术。
本发明的目的是，提供一种即便是在高集成化的DRAM的存储单元区域中，也可以在自匹配性地形成连接孔的同时，防止连接孔底部的器件隔离区域的过刻蚀的技术。
此外，本发明的另一个目的是，提供一种在自匹配性地形成连接孔的同时防止连接孔底部的器件隔离区域的过刻蚀的情况下，可以提高该连接孔的加工容限的技术。
此外，本发明的另一个目的是，提供一种在自匹配性地形成连接孔的同时防止连接孔底部的器件隔离区域的过刻蚀的情况下，可以抑制工序的增加的技术。
此外，本发明的另一个目的是，提供一种可以实现半导体集成电路的高集成化的同时，还可以提高DRAM的刷新特性，提高存储单元区域的晶体管特性的技术。
本发明的上述以及其它的目的和新颖的特征，将会通过阅读本说明书的讲述和附图了解清楚。
发明的公开
在本申请中所公开的发明之内，简单地说来，代表性的内容如下所述。
(1)本发明的半导体集成电路装置，是一种具有下述部分的半导体集成电路装置：含有在半导体衬底的主面上边通过栅极绝缘膜形成的栅极电极和与栅极电极下部的半导体衬底主面的沟道区域接连的半导体区域的第1MISFET；含有在半导体衬底的主面上边通过栅极绝缘膜形成的栅极电极和与栅极电极下部的半导体衬底主面的沟道区域接连的低浓度半导体区域和在低浓度半导体区域外侧设置的高浓度半导体区域的第2MISFET，其特征是：在第1和第2MISFET的栅极电极的上面形成顶层(cap)绝缘膜，在第2MISFET的栅极电极的侧面，用第1绝缘膜形成的第1侧壁，和在其外侧形成用由与第1绝缘膜不同的构件构成的第2绝缘膜形成的第2侧壁，连接第1MISFET的半导体区域和在第1MISFET的上层形成的构件的导体部分，相对用第1绝缘膜形成的第3侧壁自匹配性地形成，第2MISFET的高浓度半导体区域，以相对于用第2绝缘膜形成的第2侧壁自匹配性地形成。
倘采用这样的半导体集成电路装置，由于在栅极电极侧面上形成第1和第2绝缘膜，对于第1MISFET来说，相对用第1绝缘膜形成的第3侧壁，自匹配性地形成与在其上层形成的构件之间的连接部分，对第2MISFET来说，相对用第2绝缘膜形成的第2侧壁自匹配性地形成高浓度半导体区域，故可以在提高半导体集成电路装置的集成度的同时还可以改善其性能。
就是说，借助于用第1绝缘膜形成的第3侧壁，可以确保连接第1MISFET的半导体区域和在第1MISFET的上层形成的构件的导体部分的自匹配性，借助于用第2绝缘膜形成的第2侧壁，可以使形成第2MISFET的所谓的LDD所必须的高浓度半导体区域的位置最佳化，以便使第2MISFET保持高性能。即，作为第1绝缘膜，可以使用对于本身为一般性的层间绝缘材料的硅氧化膜具有刻蚀选择比的材料，例如硅氮化膜；作为第2绝缘膜，可以使用能阻止具有形成LDD所必须的注入离子的硅氧化膜，对于第1MISFET来说，第2绝缘膜不会构成用来进行自我整和接合的障碍，另一方面，对于第2MISFET来说，可以使第1和第2绝缘膜起着用来形成LDD的有效的隔板(spacer)的作用。因此，对于第1绝缘膜来说，不需要考虑到形成LDD构造所需要的隔板后进行设计，只要形成对实现自匹配连接充分的膜厚即可，所以可以减小其膜厚，可以高集成度地形成第1MISFET，另一方面，对第2绝缘膜来说，不需要考虑在第1MISFET形成区域中的栅极电极布线间的间隔，就可以形成保持第2MISFET的性能所需要的充分的膜厚的侧壁隔板，就可以使第2MISFET的性能变成为高性能。
另外，第1绝缘膜可以当作由在栅极电极的侧面形成的硅氮化膜构成的第1和第3侧壁隔板，第2绝缘膜可以当作由把第1侧壁隔板夹在中间在栅极电极的侧面形成的硅氧化膜构成的第2侧壁隔板。
此外，第1绝缘膜还可以当作在含有栅极电极的侧面的半导体衬底上形成的硅氮化膜，第2绝缘膜还可以当作把硅氮化膜夹在中间由在栅极电极的侧面形成的硅氧化膜构成的侧壁隔板。在这种情况下，在形成用来连接到MISFET上的连接孔的开口之际，可以把刻蚀工序分成用于刻蚀硅氧化膜的第1刻蚀工序，和用于刻蚀硅氮化膜的第2刻蚀工序这么两个阶段的刻蚀工序，且可以把硅氮化膜用作第1刻蚀工序的刻蚀阻挡层。采用这样地把刻蚀工序分成2个阶段的办法，可以确实地对第1刻蚀工序进行开口的同时，还可以在第2刻蚀工序中防止过刻蚀。
此外，本发明的半导体集成电路装置，可以作成为在第2MISFET中含有N沟MISFET，具有C(互补)MISFET构造的装置。倘采用这样的半导体集成电路装置，则可以借助于CMISFET构造，使之变成为高性能且低功耗的半导体集成电路装置，不仅可以用第2MISFET构成DRAM的外围电路，还可以构成逻辑电路，也可以构成存储器和逻辑电路混合装配式的半导体集成电路装置。
(2)本发明的半导体集成电路装置，是上述(1)所述的半导体集成电路装置，是把第1MISFET当作配置在DRAM单元的存储器阵列区域中的DRAM的选择MISFET，把在第1MISFET的上层形成的构件当作DRAM的存储电容或位线的装置。
倘采用这样的半导体集成电路装置，则可以提高DRAM存储单元的集成度的同时，还可以提高用上述第2MISFET形成的外围电路的性能，且可以制成可以进行高速动作的高性能的DRAM集成电路装置。
此外，假定可以向选择MISFET的半导体区域掺入的杂质为磷，可以向第2MISFET之内N沟MISFET的低浓度半导体区域或高浓度半导体区域中，至少掺入砷。此外，N沟MISFET包括第1N沟MISFET和第2N沟MISFET，第1N沟MISFET可以含有掺有砷的低浓度半导体区域和掺有砷的高浓度半导体区域，第2N沟MISFET则可以含有掺有磷的低浓度半导体区域和掺有砷的高浓度半导体区域。此外，第1N沟MISFET可以含有向与低浓度半导体区域的下部的高浓度半导体区域接连的区域内掺有硼的半导体区域，第2N沟MISFET则可以不含掺有硼的半导体区域。
这样一来，采用把向MISFET的半导体区域中掺入的杂质定为磷的办法，就可以提高选择MISFET的耐压，就可以减少源、漏间的漏泄电流从而提高DRAM的刷新特性。另外，采用向第1N沟MISFET的低浓度半导体区域和高浓度半导体区域双方掺入砷的办法，就可以缩短第1N沟MISFET的沟道长度，采用向第2N沟MISFET的低浓度半导体区域中掺入磷向高浓度半导体区域掺入砷的办法，就可以使第2N沟MISFET变成为高耐压的MISFET。此外，采用在第1N沟MISFET中形成掺有将成为穿通阻挡层的硼的半导体区域的办法，还可以进一步缩短沟道长度，采用在第2N沟MISFET的半导体区域的表面上不设置硅化物层的办法，就可以抑制沟道间的漏泄以形成刷新特性优良的DRAM，采用在高浓度半导体区域的表面上设置硅化物层的办法，就可以降低在第2MISFET的连接孔中的连接电阻和半导体区域的面电阻，使之变成为可以高速动作的MISFET，可以提高半导体装置的性能。
另外，选择MISFET的栅极绝缘膜的膜厚，与第1MISFET的栅极绝缘膜的膜厚比较，可以作成为厚的膜厚。采用使第2MISFET的栅极绝缘膜的膜厚变薄的办法，可以缩短第2MISFET的沟道长度，采用加厚选择MISFET的栅极绝缘膜的膜厚的办法则可以制作成耐压优良的MISFET，可以形成刷性特性优良的DRAM。另外，缩短第2MISFET的沟道长度还具有增加MISFET的驱动电流的作用，具有可以使之变成为高性能的即可以高速动作的半导体集成电路装置的效果。
(3)本发明的半导体集成电路装置，是上述(1)所述的半导体集成电路装置，第1MISFET，其栅极绝缘膜是隧道绝缘膜，是一种配置在含有在栅极电极上形成的浮置栅极和通过绝缘膜在浮置栅极电极上边形成的控制栅极电极的非易失性存储单元区域上的浮置栅极式MISFET。
倘采用这样的半导体集成电路装置，则与上述(2)所述的DRAM一样，在可以使非易失性存储单元的存储器阵列区域高集成化的同时，可以使用第2MISFET构成的非易失性存储器的外围电路的MISFET高性能化。
另外，第2MISFET的栅极绝缘膜的膜厚可以变成为比第1MISFET的栅极绝缘膜的膜厚还厚。这样一来，就可以采用加厚第2MISFET的栅极绝缘膜的膜厚的办法使一般地说用高的电压驱动的非易失性存储器的外围电路用MISFET变成为高耐压MISFET。
(4)本发明的半导体集成电路装置，是含有上述(2)和(3)中所述的DRAM和非易失性存储器这两方的装置。就是说，在第1MISFET中，含有选择MISFET和浮置栅极式MISFET这两方。
倘采用这样的半导体集成电路装置，则在DRAM和非易失性存储器的存储单元区域中，可以实现高集成化，可以在它们的外围电路或逻辑电路区域中形成高性能化的半导体集成电路装置。
另外，DRAM的位线和在浮置栅极式MISFET的上层形成的布线，变成为可以在同一工序中形成。因此，可以缩短工序。
此外，选择MISFET、浮置栅极式MISFET、驱动DRAM的外围电路或逻辑电路的MISFET和驱动浮置栅极式MISFET的外围电路的MISFET的各个栅极绝缘膜的膜厚互不相同，可以使驱动浮置栅极式MISFET外围电路的MISFET的栅极绝缘膜的膜厚，比浮置栅极式MISFET的栅极绝缘膜的膜厚厚，浮置栅极式MISFET的栅极绝缘膜的膜厚，比选择MISFET的栅极绝缘膜的膜厚厚，选择MISFET的栅极绝缘膜的膜厚比驱动DRAM的外围电路或逻辑电路的MISFET的栅极绝缘膜的膜厚厚。因此，可以形成对于选择MISFET、浮置栅极式MISFET、驱动DRAM的外围电路或逻辑电路的MISFET和驱动浮置栅极式MISFET的各个MISFET最合适的栅极绝缘膜的膜厚。
另外，在上述(1)～(4)中所述的半导体集成电路装置，可以在形成了第2MISFET的区域内形成覆盖第2MISFET和半导体衬底的硅氮化膜。
倘采用这样的半导体集成电路装置，由于在外围电路或逻辑电路区域中，在半导体衬底上边形成有硅氮化膜，故即便是在半导体衬底的器件隔离区域上形成了连接孔的情况下，也不会过刻蚀器件隔离区域，不会发生器件间漏泄。其结果是可以防止发生半导体集成电路装置的不合格，从而提高其可靠性和性能。
(5)本发明的半导体集成电路装置的制造方法，具备下述工序：(a)在半导体衬底的主面上形成栅极绝缘膜的工序；(b)在栅极绝缘膜上边，形成栅极电极和顶层绝缘膜的工序；(c)用相对栅极电极自匹配的办法形成第1和第2MISFET的低浓度半导体区域的工序；(d)在栅极电极的侧面形成第1侧壁隔板的工序；(e)在第1侧壁隔板的外侧形成第2侧壁隔板的工序；(f)相对于第2MISFET的第2侧壁隔板自匹配地形成高浓度半导体区域的工序；(g)在半导体区域的整个面上淀积由硅氧化膜构成的层间绝缘膜的工序；(h)对于硅氮化膜自匹配地刻蚀层间绝缘膜和侧壁隔板形成连接孔开口的工序；(i)在连接孔内形成导体部分的工序。
倘采用这样的半导体集成电路装置的制造方法，则可以形成上述(1)所述的半导体集成电路装置。
(6)本发明的半导体集成电路装置的制造方法，可以在上述(c)工序中，向第1MISFET的半导体区域注入磷，向第2MISFET的低浓度半导体区域之内至少一个以上的低浓度半导体区域注入砷。倘采用这样的半导体集成电路装置的制造方法，则可以提高第1MISFET的耐压，至于向第2MISFET的低浓度半导体区域注入砷的器件则可以缩短沟道长度。
此外，在上述(a)工序中，第1MISFET的栅极绝缘膜和第2MISFET的栅极绝缘膜，可以在同一工序中形成。
在这种情况下，可以缩短栅极绝缘膜的形成工序，从而简化工序。
此外，在(a)工序中，可以把绝缘膜的形成规定为含有下述工序：在将要形成第1和第2MISFET的区域内形成第1栅极绝缘膜的工序；选择性地除去将要形成第2MISFET的区域的第1栅极绝缘膜的工序；在将要形成第2MISFET的区域上形成第2栅极绝缘膜的工序。在这种情况下，可以使第1和第2MISFET的栅极绝缘膜的膜厚互不相同，由于在形成了第1栅极绝缘膜之后才形成第2栅极绝缘膜，故可以使第2栅极绝缘膜形成得比第1栅极绝缘膜薄。
(7)本发明的半导体集成电路装置的制造方法，是上述(5)所述的半导体集成电路装置的制造方法，把栅极绝缘膜当作构成非易失性存储器的浮置栅极式MISFET的隧道绝缘膜，且在栅极电极的形成中，可以含有在隧道绝缘膜上边形成浮置栅极式MISFET的浮置栅极电极的工序和在浮置栅极电极上边通过绝缘膜形成浮置栅极式MISFET的控制栅极电极的工序。倘采用这样的半导体集成电路装置的制造方法，则可以形成在存储单元区域中进行高集成化，在外围电路区域中实现高性能化的非易失性存储器。
(8)本发明的半导体集成电路装置的制造方法，是上述(5)或(6)所述的半导体集成电路装置的制造方法，在(a)工序之前，具有在半导体衬底的主面上边，形成构成非易失性存储器的浮置栅极式MISFET的隧道绝缘膜，在隧道绝缘膜上边形成浮置栅极式MISFET的浮置栅极电极的工序。
倘采用这样的半导体集成电路装置的制造方法，则可以制造在存储器阵列区域中进行高集成化，在外围电路区域中实现高性能化的DRAM和非易失性存储器混合装配的半导体集成电路装置。
另外，还可以在同一个工序中形成(b)工序中的栅极电极形成和浮置栅极式MISFET的控制栅极，以简化工序。
再者，还可以使隧道绝缘膜的膜厚形成得比(a)工序中的栅极绝缘膜的膜厚还厚。
(9)本发明的半导体集成电路装置的制造方法，是上述(5)～(8)所述的半导体集成电路装置的制造方法，在(g)工序之前，还具有下述工序：在将要形成第2MISFET的区域上，淀积第2硅氮化膜，在对于第2硅氮化膜可以使用刻蚀选择比的条件下刻蚀连接第2MISFET和在其上层形成的构件的导电部分以形成开口，再刻蚀开口底部的第2硅氮化膜形成连接孔的开口，形成导电部分。
倘采用这样的半导体集成电路装置的制造方法，则由于可以用第2硅氮化膜阻挡层间绝缘膜的刻蚀，然后再刻蚀与层间绝缘膜比较可以作得极其之薄的第2硅氮化膜。所以，刻蚀的过刻蚀相当于第2硅氮化膜的膜厚的1/2左右是充分的，即便是在连接孔与半导体衬底的器件隔离区域重叠的情况下，器件隔离区域也不会被过刻蚀。结果，可以确保刻蚀工序的工艺容限的同时，还可以确保器件隔离区域的器件隔离率，可以确保半导体集成电路装置的性能和可靠性。
另外，第2硅氮化膜可以用与作为第1绝缘膜形成的硅氮化膜同一个工序形成。
在以上所公开的发明之内，对用代表性的发明得到的效果，简单归纳起来说明如下。
(1)在装配有DRAM或非易失性存储器的半导体集成电路装置中，可以提供使DRAM或非易失性存储器的存储单元微细化从而进行高集成化的同时，且可使之高速动作的半导体集成电路技术。
(2)在装配有DRAM或电可改写存储器的半导体集成电路装置中，可以提供使存储单元微细化从而进行高集成化的同时，且可使之高速动作的半导体集成电路技术。
(3)可以提供刷新特性优良，同时高性能DRAM的半导体集成电路技术。
(4)可以提供防止形成连接孔的开口时的半导体衬底的器件隔离区域过刻蚀，且可靠性高的半导体集成电路技术。
(5)在装配有DRAM和电可改写非易失性存储器的半导体集成电路装置中，可以简化其制造工序。
附图的简单说明
图1的剖面图示出了本发明的实施例1的半导体集成电路装置一个例子。图2的平面图示出了实施例1的半导体集成电路装置中DRAM的存储单元区域。
图3是实施例1的半导体集成电路装置的框图。图4是实施例1的半导体集成电路装置中含有的DRAM的等效电路图。图5～图25的剖面图或平面图示出了实施例1的半导体集成电路装置的制造方法的一个例子。图48和图49的剖面图按工序顺序示出了实施例1的半导体集成电路装置的制造方法的另一个例子。
此外，图26的剖面图就其关键部分示出了作为本发明的实施例2的半导体集成电路装置的一个例子。图27～图29的剖面图按其工序顺序示出了实施例2的半导体集成电路装置的制造方法。
此外，图30的剖面图就其关键部分示出了作为本发明的实施例3的半导体集成电路装置的一个例子。图31～图33的剖面图按其工序顺序示出了实施例3的半导体集成电路装置的制造方法。
此外，图34的剖面图就其关键部分示出了作为本发明的实施例4的半导体集成电路装置的一个例子。图35示出了图34中的区域C和区域D的扩大剖面图。图36是在实施例4的半导体集成电路装置中含有的电可改写一揽子消去式非易失性存储器即所谓的闪速存储器的存储器阵列区域的平面图。图37是闪速存储器的局部的等效电路图。图38～图46按其工序顺序示出了实施例3的半导体集成电路装置的制造方法。
图47的剖面图就其关键部分示出了作为本发明的实施例5的半导体集成电路装置的一个例子。
此外，图50(a)的剖面图就其存储单元区域示出了作为本发明的实施例6的半导体集成电路装置的一个例子。图50(b)的剖面图示出了实施例6的外围电路区域。图51是实施例6的DRAM的存储单元区域的平面图。图52(a)是图51的IIIa-IIIa线剖面，图52(b)是图51的IIIb-IIIb线剖面。图53～图79的剖面图是按工序顺序示出的实施例6的DRAM的制造方法的一个例子。
此外，图80和图81的剖面图示出了作为本发明的实施例7的DRAM的制造方法的一个例子。图82～图84的剖面图示出了作为本发明的实施例8的DRAM的制造方法的一个例子。
优选实施例
以下，根据附图详细说明本发明的实施例。另外，在用来说明实施例的所有的图中，对于具有同一功能的构件赋予同一个标号，免予反复地对其进行说明。
实施例1
图1的关键部分剖面图示出了本发明的一个实施例的半导体集成电路装置的一个例子。图2是本实施例1的半导体集成电路装置中含有的DRAM的存储单元区域。图3是本实施例1的半导体集成电路装置的框图。图4是本实施例1的半导体集成电路装置中所含的DRAM的等效电路图。
本实施例1的半导体集成电路装置，如图1的区域A(第1区域)所示，具备构成DRAM的存储单元的信息存储用存储电容元件C2、C3，和连接到其上边的选择MISFET Qs2、Qs3和与它们相邻的字线WL1、WL4。示于图1的DRAM的剖面示出了图2的DRAM的存储单元区域的平面图的I-I线剖面。此外，本实施例1的半导体集成电路装置，如图1的区域B(第2区域)所示，还具备除用来构成DRAM的存储单元以外的外围电路或别的逻辑电路的N沟MISFET Qn1、P沟MISFET Qp1和第2N沟MISFET Qn2。
此外，本实施例的半导体集成电路装置，如图3所示，是一种在同一半导体衬底1上形成有信息处理部分CPU、输入输出部分PORT、模拟数字电路部分ADC、定时器等其它的逻辑电路LG、OS等的数据存储用的ROM和DRAM的微处理器(microcomputer)，每一电路都用总线BUS相互连接。因此，N沟MISFET Qn1和P沟MISFET Qp1可以在信息处理部分CPU等的逻辑构成中使用。
此外，如图4的等效电路所示，1位的存储单元用信息存储用存储电容元件C和选择MISFET Qs(Qs2，Qs3)构成，信息存储用存储电容元件C和MISFET Qs(Qs2，Qs3)串联连接。选择MISFET Qs的栅极电极电连到字线WL(WL0、WL1、WLn)上，而且，构成一体。字线WL连接到字线驱动器WD上。选择MISFET Qs的源或漏区域的一方，与信息存储用存储电容元件C的一方的电极电连。此外选择MISFET Qs的源或漏区域的另一方连接到位线BL上，位线BL则连接到读出放大器SA上。这样，1位的存储单元就被配置在字线WL和位线BL之间的交点上。如后所述，字线WL向第1方向延伸，位线BL在垂直于第1方向的第2方向上延伸。
另外，读出放大器SA没有什么特别限定，可以用上述N沟MISFET Qn1和P沟MISFET Qp1构成。构成字线驱动器WD的N沟MOSFET，如后所述，可以用低浓度的半导体区域的杂质与N沟MISFET Qn1不同的N沟MISFET Qn2构成。再有，该N沟MISFETQn2在电荷泵电路或根据需要在输入输出部分PORT等中，在用比N沟MISFET Qn1还高的电压进行动作的电路部分中使用。
其次，用图1的关键部分剖面图说明各部分的构成。
1位的存储单元由信息存储用存储电容元件C(C2，C3)和选择MISFET Qs(Qs2，Qs3)构成。选择MISFET Qs在形成于P型半导体衬底1的主面上的P型阱区域5内形成。存储单元的P型阱区域5用N型的N型半导体区域3与P型的半导体衬底1电隔离。借助与此，为了防止来自在同一半导体衬底1上装配的别的电路的噪声和降低DRAM的位线存储电容，可以对作为选择MISFET Qs的沟道区域的P型阱区域5加上基板偏置电压。
选择MISFET Qs形成于在P型阱区域5中用场绝缘膜2限定的有源区域5b内，由P型阱区域5(沟道形成区域)、栅极绝缘膜6、栅极电极7(第1栅极电极)和构成源漏区域的一对低浓度地掺入了杂质的低浓度N型半导体区域9(第1半导体区域)构成。为了实现低电阻，栅极电极7可以制作成在含有由磷(P)等构成的杂质的硅膜或硅膜上部形成了钨硅化物(WSi)等的硅化物或钨(W)等的金属膜的多层构造。
栅极电极7的上部被氮化硅膜8覆盖，在栅极电极7和氮化硅膜8的侧面，形成有由氮化硅构成的第1侧壁隔板14(第3绝缘膜)和由氧化硅膜构成的第2侧壁隔板15(第4绝缘膜)。另外，氮化硅膜8构成为在栅极电极7上边具有相同的图形。
作为杂质例如可以向低浓度N型半导体区域9内掺入磷。借助于此，可以减弱在栅极电极7的端部和P型阱区域5之间的电场强度(在漏极端部的电场强度)，此外还可以防止在杂质注入时发生的晶体缺陷的发生以减小漏泄电流，从而可以使刷新时间变长。
此外，如后述图6所示，选择MISFET Qs以2个存储单元为一个单位用场绝缘膜2与存储单元进行电隔离，有源区域则由场绝缘膜2限定。
选择MISFET Qs的一方的低浓度N型半导体区域9通过连接孔19连接到导体20上，导体20则连接到信息存储用电容元件C的一方的电极上。
导体20相对由氮化硅构成的第1侧壁隔板14自匹配地形成。就是说，连接孔19相对在栅极电极7的侧面形成的氮化硅构成的第1侧壁隔板14自匹配地形成。导体20之所以可以象这样地相对第1侧壁隔板14自匹配地与低浓度N型半导体区域9连接，是因为第2侧壁隔板15用与后边要说明的绝缘膜18是同一种材料的氧化硅形成，而且，第2侧壁隔板15和绝缘膜18用与第1侧壁隔板14刻蚀速率不同的材料形成的缘故。就是说，在刻蚀绝缘膜18和第2侧壁隔板15时，第1侧壁隔板14在与氧化硅比难于进行刻蚀的条件下进行。借助于此，在用刻蚀形成连接孔的时候，导体20由于相对第1侧壁隔板14自匹配地进行连接，故可以加大连接孔19的开口，由于容限可以取得大，故可以减小栅极电极7的间隔提高集成度。就是说，如用图18后述的那样，即便是减小与第2方向相邻的字线WL间的间隔，即栅极电极7间的间隔来提高集成度，也可以把连接孔19的开口形成得大，也可以降低接触电阻。此外，在用光刻技术形成连接孔19之际，由于可以减小在第2方向上的对准余量，故可以缩小第2方向上的间隔。
另外，在本实施例1中，虽然连接孔19被形成为不位于栅极电极7的上部，但是即便是在栅极电极7的上部也可以形成氮化硅膜8，所以也可以开孔为使连接孔19位于栅极电极7上。因此，还可以进一步增大容限。
选择MISFET Qs的另一方的低浓度N型半导体区域9通过连接孔21与位线BL构成一体连接到导体22上。
导体22与导体20一样，相对在栅极电极7的侧面形成的由氮化硅形成的第1侧壁隔板自匹配地形成。此外，与上述连接孔9一样，连往位线BL的连接孔21也可以延伸并位于栅极电极7的上部。因此，由于与连接孔9一样可以加大连接孔21的开口，可以把容限定得大，故可以减小栅极电极7间的间隔(字线WL的间隔)来提高集成度。就是说，如用图20后述的那样，即便是减小与第2方向相邻的存储单元的选择MISFET Qs的间隔，即栅极电极间的间隔来提高集成度，连接孔21的开口也可以形成得大，可以降低接触电阻。此外，在用光刻技术形成连接孔19之际，由于可以减小在第2方向上的对准余量，故可以缩小第2方向上的间隔。
此外，为了使导体20和导体22低电阻化，也可以使用含有由磷等构成的杂质的硅或WSi等的硅化物。
信息存储用电容元件C由构成一方的电极(下部电极)的导体25和导体27、电介质膜28和构成另一方的电极的上部电极29构成。如用图22后述的那样，导体25和导体27通过连接孔24连接到导体20上，并和另一个信息存储用存储电容元件C的一方的电极逐个进行电隔离，各个一方的电极连接到与此之对应的一个MISFET Qs的一方的低浓度N型半导体区域9上。信息存储用存储电容元件C的另一方的电极在多个存储单元之间进行电连，在图中没有画出来的区域中，连接到例如电位为电源电压的1/2的极板电位的发生电路上。
为了实现低电阻化，导体25、导体27和上部电极29由含有由磷等构成的杂质的硅膜形成。电介质膜28例如由氮化硅膜和氧化硅膜构成的叠层膜或氧化钽膜形成。
N沟MISFET Qn1在P型阱区域5内形成，由P型阱区域5(沟道形成区域)、栅绝缘膜6、模电极7、构成源和漏的一对低浓度N型半导体区10(第2半导体区域)及高浓度N型半导体区16(第3半导体区域)构成。在低浓度N型半导体区域10的下部，为了缩短N沟MISFET Qn1的栅极长度得到短沟MISFET，形成P型半导体区域11。P型半导体区域11起着MISFET的穿通阻挡层的作用。
与DRAM的选择MISFET Qs一样，在栅极电极7(第2栅极电极)的上部，形成氮化硅膜8，在栅极电极7的侧面形成由氮化硅构成的第1侧壁隔板14和氧化硅构成的第2侧壁隔板15。接着，如后所述，高浓度N型半导体区域16相对由氧化硅构成的第2侧壁隔板15自匹配地形成。由于象这样地使高浓度N型半导体区域16相对第2侧壁隔板15自匹配地形成，故可以使第2侧壁隔板15的厚度最佳化以提高N沟MISFET Qn1的性能。
为了得到长栅短沟道N沟MISFET，低浓度N型半导体区域10，作为杂质，可以注入砷(As)，由于砷与磷比热扩散系数小，横向的扩散扩散得短，故可以得到长栅短沟道N沟MISFET。此外由于热扩散系数小，故可以使N型半导体区域10的浓度形成得高，其结果是寄生电阻也可以减小，所以可以得到高性能的N沟MISFET。另外，低浓度N型半导体区域10可以对于栅极电极7和氮化硅膜8自匹配地形成。
在低浓度N型半导体区域10的下部，作为杂质注入硼(B)形成作为穿通阻挡层起作用的P型半导体区域11。由于设有P型半导体区域11，故可以抑制耗尽层的延展，还可以良好地形成短沟特性。
P沟MISFET Qp1形成于N型阱区域4内，由N型阱区域4(沟道形成区域)、栅极绝缘膜6、栅极电极7和构成源和漏的一对低浓度N型半导体区域12和高浓度N型半导体区域17构成。低浓度P型半导体区域12在沟道形成区域和高浓度P型半导体区域17之间形成。在低浓度P型半导体区域12的下部，为了使P沟MISFET Qp1的沟道长度缩短以得到短沟的P沟MISFET，形成有N型半导体区域13。N型半导体区域13起着所谓的MISFET的穿通阻挡层的作用。与DRAM的选择MISFET Qs一样，在栅极电极的上部，形成氮化硅膜8，在栅极电极7和氮化硅膜8的侧面形成有由氮化硅构成的第1侧壁隔板14和由氧化硅构成的第2侧壁隔板15。接着，如后所述，高浓度N型半导体区域17相对由氧化硅构成的第2侧壁隔板15自匹配地形成。由于象这样地使高浓度P型半导体区域17相对第2侧壁隔板15自匹配地形成，故可以使第2侧壁隔板15的厚度最佳化以提高P沟MISFET Qn1的性能。借助于此，高浓度P型半导体区域17得以不越过低浓度P型半导体区域12进行扩散。
低浓度P型半导体区域17作为杂质注入硼。在低浓度P型半导体区域12的下部，作为杂质注入砷或磷形成作为穿通阻挡层起作用的N型半导体区域13。由于设置有该N型半导体区域13，故得以抑制耗尽层的延展，此外还可以良好地形成短沟特性。
N沟MISFET Qn2形成于P型阱区域5内，由P型阱区域5(沟道形成区域)、栅极绝缘膜6、栅极电极7和构成源和漏的一对低浓度N型半导体区域10b和高浓度N型半导体区域16b构成。低浓度N型半导体区域10b在沟道形成区域和高浓度N型半导体区域16b之间形成。与DRAM的选择MISFET Qs一样，在栅极电极7的上部形成氮化硅膜8，接着，低浓度N型半导体区域10b对于栅极电极7和氮化硅膜8自匹配地形成，如后所述，高浓度N型半导体区16b对于由氧化硅构成的第2侧壁隔板15自匹配地形成。象这样地对于第2侧壁隔板15自匹配地形成高浓度N型半导体区域16b使高浓度N型半导体区域16b不得越过低浓度N型半导体区域10b扩散，而且，还可以用低浓度N型半导体区域10b缓和电场强度，同时，使第2侧壁隔板15的厚度最佳化以使得具有规定的电阻，因而可以提高N沟MISFET Qn2的性能。就是说，为了提高N沟MISFETQn2的性能，即便是已使第2侧壁隔板15的厚度最佳化，在存储单元阵列中，第2方向上的字线WL间即选择MISFET Qs的栅极电极7间的间隔也可以缩小，同时，连接孔19、21的开口也可以加大，容限也可以取得大，所以可以降低接触电阻。
作为杂质，向低浓度N型半导体区域10b中注入例如磷，在其下部不设置P型半导体区域的穿通阻挡层。由于这样地用磷形成N沟MISFET Qn2的低浓度N型半导体区域10b的杂质，故可以使同样的低浓度N型半导体区域10比用砷形成的N沟MISFET Qn1的耐压高。此外，由于不设置穿通阻挡层，故可以提高耐压。该N沟MISFET Qn2可以在DRAM的字线驱动器WD和电荷泵电路或输入输出部分PORT等以需要在比N沟MISFET Qn1还高的电压下动作的电路中使用。
构成N沟MISFET Qn1、N沟MISFET Qn2、P沟MISFET Qp1的各个源和漏的半导体区域，通过连接孔30连接到将被连接到第1布线32上的连接构件31上。连接构件31可以根据需要对于在MISFET的栅极电极7的侧面形成的由氮化硅构成的第1侧壁隔板14自匹配地形成。在图1中，相当于P沟MISFET Qp1的左侧的连接区域。
此外，各个第1布线32通过连接孔34连接到与第2布线36连接的连接构件35上，各个第2布线36则通过连接孔38连接到与第2布线40连接的连接构件39上。然后，在其上部形成钝化膜41，在钝化膜41上形成键合区域42。
连接上下布线的连接构件31、35、39没有什么特别限制，可以使用钨。布线32、36、40没有什么特别限制，可以用氮化钛(TiN)和含有铜的铝(Al)的叠层膜形成。
各个布线32、36、40用绝缘膜18、23、33、37绝缘，绝缘膜18、32、37可以用氧化硅膜或含有硼、磷中的一方或两方的掺杂后的氧化硅膜形成。钝化膜41可以用氧化硅膜或含有硼、磷中的一方或两方的掺杂后的氧化硅膜或在其上部形成的氮化硅膜形成。
其次，用图5～图25说明本实施例1的半导体集成电路装置的制造方法。图5～图25的剖面图或平面图按其工序顺序示出了本实施例1的半导体集成电路装置的制造方法。
首先，如图5和图6所示，在P型半导体衬底1的规定区域上形成场绝缘膜2。场绝缘膜2可以用众所周知的氮化硅进行的选择氧化法LOCOS(local Oxidation of Silicon)或者下边要说明其概要的浅沟隔离法等方法形成。
浅沟隔离法在P型半导体衬底1的主面上顺次形成图中未画出的氧化硅膜和氮化硅膜。然后，在用光刻胶等除去了场绝缘膜2的形成区域的上述氧化硅膜和氮化硅膜之后，在P型半导体衬底1的深度方向上形成例如0.3～0.4微米的沟。其次，以上述氮化硅膜为氧化掩模，在上述沟的侧面和底面上形成热氧化硅。然后，用CVD(Chemical Vapor Deposition，化学汽相淀积)法在整个面上淀积了氧化硅膜之后，用CMP(Chemical Mechanical Polishing，化学机械研磨)法或干蚀法除去沟以外的区域的用上述CVD法形成的氧化硅膜，向沟内选择埋入氧化硅。在氧化性气氛中进行用上述CVD法进行的氧化硅膜的致密化处理。然后，采用除去上述氮化硅膜的办法，就可以形成用浅沟隔离法形成的场绝缘膜2。剩下的部分形成有源区域5b。
其次，如图7所示，形成N型半导体区域3。N型半导体区域3，例如可以以光刻胶为掩模，用离子注入法，在加速能为500～1000keV，剂量约1×1012atom/cm2的条件下，采用1次或改变条件进行数次注入磷的办法形成。之后，用1000℃左右的热处理进行杂质的激活化。在这种情况下，可以在含有1％左右的氧的氮气气氛中进行20～30分钟左右。理想的是可以用使用红外线加热的RTA(Rapid Thermal Annealing，快速热退火)法进行短时间热处理，进行杂质分布的控制。
其次形成N型阱区域4和P型阱区域5。N型阱区域4例如可以以光刻胶为掩模，用离子注入法，在加速能为300～500keV，剂量约1×1013atom/cm2的条件下，采用1次或改变条件进行数次注入磷的办法形成。P型阱区域5，例如可以以光刻胶为掩模，用离子注入法，在加速能为200～300keV，剂量约1×1013atom/cm2的条件下，采用1次或改变条件进行数次注入硼的办法形成。之后，用1000℃左右的热处理进行杂质的激活化。在这种情况下，可以在含有1％左右的氧的氮气气氛中进行20～30分钟左右。理想的是可以用使用红外线加热的RTA法进行短时间热处理，进行杂质分布的控制。
其次，如图8和图9所示，除去P型半导体衬底1上边的氧化硅膜重新形成干净的栅极绝缘膜6。栅极绝缘膜6在用700～800℃的热处理法形成了氧化硅膜之后，采用在由NO或N2O构成的氧化氮气氛中进行热处理的办法，形成由含有氮的氧化硅膜构成的栅极绝缘膜。氧化氮气氛的热处理，在NO气氛的情况下，可以在900～1000℃，在N2O气氛的情况下，可以在1000～1100℃下进行约20～30分钟。或者用RTA法进行1000～1100℃的短时间热处理。借助于该热处理，栅极绝缘膜6和P型半导体衬底1的界面将变得良好，可以抑制因MISFET的动作发生的热载流子所引起的栅极绝缘膜6的劣化。该界面之所以变得良好，人们认为是因在为栅极绝缘膜6和半导体衬底1之间的界面上形成了具有比Si-O结合还强的Si-N结合的缘故。
栅极绝缘膜6的厚度设定为使得在动作时的最大电场变成为5MeV/cm以下。例如，在3.3V动作的情况下，可以设定为7～9nm，在2.5V进行动作的情况下则可以设定为4～5nm。
其次，顺次形成栅极电极7和氮化硅膜8。栅极电极7由于是低电阻，故可以用在含有由磷等构成的杂质的硅膜或硅膜的上部形成了WSi等的硅化物或W等的金属的多层构造构成。在用CVD法或溅射法在整个面上淀积这些导体膜，其次，用CVD法或等离子体CVD法在整个面上淀积了氮化硅膜8之后，例如，以光刻胶为掩模顺次用规定的图形使氮化硅膜和导体膜图形化。借助于此，形成DRAM的存储单元的选择MISFET Qs、N沟MISFET Qn1、N沟MISFET Qn2、和P沟MISFET Qp1等的栅极电极7和在第1方向上延伸的字线WL。栅极电极7的沟道长度形成为约0.2～0.4微米。在该栅极电极7、字线WL的上部，形成氮化硅膜8，使之具有相同的平面图形。
另外，控制MISFET的阈值(Vth)的沟道杂质的注入，可以在栅极绝缘膜6形成前或栅极电极7形成后，用离子注入法形成。
其次，如图10和图11所示，以光刻胶为掩模，选择形成选择MISFET Qs的低浓度N型半导体区域9和N沟MISFET Qn2的低浓度N型半导体区域10b。低浓度N型半导体区域9、10b，用例如离子注入法，在加速能为20～40keV，剂量约5×1013atom/cm2的条件下，采用注入磷的办法形成。这样地低浓度N型半导体区域9、10b，可以栅极电极7和氮化硅膜8自匹配性地导入杂质的办法形成。就是说，低浓度N型半导体区域9、10b，相对栅极电极7和氮化硅膜8自匹配性地形成。
其次，以光刻胶为掩模，选择形成N沟MISFET Qn1的低浓度N型半导体区域10及其下部的P型半导体区域11。低浓度N型半导体区域10，用例如离子注入法，在加速能为20～40keV，剂量约1×1014atom/cm2的条件下，注入砷的办法形成。在这种情况下，虽然没有特别限定，但是可以对于栅极电极7的侧面倾斜30～50度(对于P型半导体区域的垂线倾斜30～50度)进行注入。借助于此，由于在栅极电极7的下部也可以形成低浓度N型半导体区域10，故可以改善抗热载流子性。如上所述，低浓度N型半导体区域10采用相对栅极电极7和氮化硅膜8自匹配性地导入杂质的办法形成。就是说，低浓度N型半导体区域10，相对栅极电极7和氮化硅膜8自匹配性地形成。
P型半导体区域11，用例如离子注入法，在加速能为10～20keV，剂量约1×1013atom/cm2的条件下，注入硼的办法形成。在这种情况下，虽然没有特别限定，但是可以对于栅极电极7的侧面倾斜30～50度(对于P型半导体区域的垂线倾斜30～50度)进行注入。借助于此，由于可以充分地埋入低浓度N型半导体区域10的下部，故可以得到良好的短沟特性。
其次，形成P沟MISFET Qp1的低浓度P型半导体区域12及其下部的N型半导体区域13。低浓度P型半导体区域12，用例如离子注入法，在加速能为5～10keV，剂量约5×1013atom/cm2的条件下，注入硼的办法形成。在这种情况下，虽然没有特别限定，但是可以对于栅极电极7的侧面倾斜30～50度(对于P型半导体区域的垂线倾斜30～50度)进行注入。N型半导体区域13，用例如离子注入法，在加速能为50～80keV，剂量约1×1013atom/cm2的条件下，注入磷的办法形成。在这种情况下，虽然没有特别限定，但是可以对于栅极电极7的侧面倾斜30～50度(对于P型半导体区域的垂线倾斜30～50度)进行注入。借助于此，由于可以充分地埋入低浓度P型半导体区域12的下部，故可以得到良好的短沟特性。
然后，借助于850℃的热处理进行杂质的激活化。在这种情况下，可以在含有1％左右的氧的氮气气氛中进行20～30分钟左右。理想的是可以用使用RTA法进行1000℃左右的短时间热处理，进行杂质分布的控制。
另外，理想的是在形成上述各个低浓度半导体区域之前，可以在700～800℃左右，在氧化性气氛中进行热处理。借助于此，可以增强栅极电极7图形化时变薄的栅极电极7的端部，因此，可以提高栅极耐压。
其次，如图12和图13所示，在栅极电极7和氮化硅膜8的侧面形成由氮化硅构成的第1侧壁隔板14。第1侧壁隔板14可以采用在用CVD法或等离子体CVD法整个面地淀积了氮化硅膜之后，用各向异性干蚀法进行刻蚀的办法形成。由氮化硅构成的第1侧壁隔板14的厚度，形成为使得在栅极电极7的下部在沟道长度方向上的厚度t1变成为0.04～0.08微米左右。借助于此，结果变成为栅极电极7，上部被氮化硅膜8覆盖，侧面被由氮化硅膜构成的第1侧壁隔板14覆盖，在进行后边要说明的连接孔19、21的开口之际，可以实现自匹配的连接孔的开口。此外，由于可以把第1侧壁隔板14的厚度t1形成为薄到0.04～0.08微米左右，所以可以使在第2方向上的选择MISFET Qs的栅极电极7间的间隔减小以实现半导体集成电路装置的高集成化。
另外，也可以把由氮化硅膜构成的第1侧壁隔板14形成得薄，并在该第1侧壁隔板14形成之后再形成上述低浓度的半导体区域。在这种情况下，可以得到更好的短沟特性。就是说，如图48所示，在形成了第1侧壁隔板14之后，如图49所示，低浓度N型半导体区域9、10、10b和低浓度P型半导体区域12，可以采用对于第1侧壁隔板14自匹配性地形成的办法，对于第1侧壁隔板14自匹配性地形成。
其次，如图14和图15所示，在第1侧壁隔板14的侧面形成由氧化硅构成的第1侧壁隔板15。第2侧壁隔板15可以在用CVD法或等离子体CVD法在整个面上淀积了氧化硅膜之后，采用用各向异性刻蚀法进行刻蚀的办法形成。第2侧壁隔板15，其厚度(宽度)要变成为比第1侧壁隔板的厚度大。使第1侧壁隔板14和第2侧壁隔板15合在一起的厚度t2，形成为使得在栅极电极7的下部在沟道方向上的厚度变成为约0.1～0.15微米。这时，即便是在第2方向上，选择MISFET Qs的2个栅极电极7的间隔被由氧化硅构成的第2侧壁隔板15填埋，如后所述，也不会有问题。就是说，只要存在由氮化硅构成的第1侧壁隔板14的间隙(间隔)t3即可。就是说，由于连接孔19、21可以相对第1侧壁隔板14自匹配地形成开口，故如图13所示，在第2方向上的第1侧壁隔板14的间隔t3将变成连接孔19、21的开口。就是说，可以使第1侧壁隔板14的厚度t1充分小，在第2方向上使厚度t1微细化的同时，使第1侧壁隔板14间的间隔t3减小到可以得到规定的电阻的大小为止。
其次，如图16所示，形成N沟MISFET Qn1的高浓度N型半导体区域16和N沟MISFET Qn2的高浓度N型半导体区域16b。高浓度N型半导体区域16、16b，用例如离子注入法，在加速能为20～60keV，剂量约1～5×1015atom/cm2的条件下，注入砷的办法形成。这时，在选择MISFET Qs中不形成高浓度的半导体区域。借助于此，可以抑制因形成高浓度的半导体区域时的离子注入所产生的晶体缺陷，可以防止因增加PN结的漏泄电流而缩短DRAM的刷新时间这种缺点的发生。
此外，高浓度P型半导体区域17，用例如离子注入法，在加速能为10～20keV，剂量约1～5×1015atom/cm2的条件下，注入硼的办法形成。之后，用850℃的热处理使杂质激活化。在这种情况下，可以在含有1％左右的氧的氮气气氛中进行20～30分钟左右。理想的是可以用使用RTA法进行1000℃左右的短时间热处理，进行杂质分布的控制。
如上所述，由于设置第2侧壁隔板15，且可以用最佳的侧壁隔板的长度t2形成高浓度的半导体区域，所以可以得到高性能的N沟MISFET Qn1、Qn2和P沟2MISFET Qp1。另一方面，在存储器阵列中，由于可以减小第2侧壁隔板14的厚度t1，同时可以减小第1侧壁隔板14间的间隔t3，故可以实现在第2方向上的微细化，而且，可以加大连接孔19、21的开口容限，降低接触电阻。
其次，如图17和图18所示，形成由氧化硅膜或含有硼和磷中的两方或一方的掺杂后的氧化硅膜构成的绝缘膜18。绝缘膜18，用CVD法或等离子体CVD法在整个面上淀积了氧化硅膜或含有硼和磷中的两方或一方的掺杂后的氧化硅膜之后，用回流法或CMP法进行平坦化使得在整个面上距衬底表面的高度变成为均一。
此外，在DRAM的存储单元的信息存储用存储电容元件C的一方的电极上，形成用来进行连接的连接孔19。连接孔19用干蚀法进行，且在栅极电极7上部的氮化硅膜8和由氮化硅构成的第1侧壁隔板14、由氧化硅构成的第2侧壁隔板15和由氧化硅构成的绝缘膜18之间的选择比加大的条件下进行。即，在氮化硅的刻蚀速度(刻蚀量)小，氧化硅的刻蚀速度(刻蚀量)变快的条件下进行。这样的刻蚀，可以采用在例如C4F8和O2的混合气体中一并使用氩气溅射物的办法实现。采用在这样的条件下进行刻蚀的办法，可以对第1侧壁隔板14自匹配地形成连接孔19的开口。就是说，由于用光刻技术形成连接孔19，故在第2方向上的对准余量就可以小，从而可以在第2方向上实现微细化。
此外，在半导体衬底1的整个面上形成含有用于低电阻化的磷等的杂质的多晶硅膜。然后，用各向异性刻蚀法除去连接孔19以外的上述多晶硅膜，在连接孔19内形成导体20。
其次，淀积图中未画出的绝缘膜(硅氧化膜)，把导体20被覆起来。
其次，如图19和图20所示，形成用来连接到DRAM的存储单元的位线BL上的连接孔21。连接孔21用干蚀法进行，而且，与上述连接孔19的情况下一样，在加大氮化硅膜和氧化硅之间的选择比的条件下进行。借助于此，可以对第1侧壁隔板14自匹配地形成连接孔21的开口。借助于此，与连接孔19一样，在用光刻技术形成连接孔21之际，可以使在第2方向上的对准余量小，在第2方向上可以实现微细化。
另外，形成用来形成低电阻化的含有磷等的硅膜或WSi等的硅化物膜。然后，以光刻胶为掩模在连接孔21内形成导体22，同时，进行图形化使得在和字线WL垂直的方向(第2方向)上延伸变成位线BL。
其次，如图21和图22所示，形成由氧化硅膜或含有硼和磷中的两方或一方的掺杂后的氧化硅膜构成的绝缘膜23。绝缘膜23，例如与上述绝缘膜18同样，用CVD法或等离子体CVD法，在整个面上淀积了由氧化硅膜或含有硼和磷中的两方或一方的掺杂后的氧化硅膜之后，用回流法或CMP法进行平坦化使得在整个面上距衬底表面的高度变成为均一。在DRAM的存储单元的信息存储用存储电容元件C的一方的电极上，形成用来进行连接的连接孔24。连接孔24用干蚀法进行，形成到达导体20的孔。这样的刻蚀，可以采用在例如C4F8和O2的混合气体中一并使用氩气溅射物的办法实现。
其次，形成将成为DRAM的存储单元的信息存储用存储电容元件C的一方的电极的导体25。导体25用含有用来实现低电阻的磷等的杂质的多晶硅膜或WSi等的硅化物膜形成。其次形成例如油氧化硅构成的绝缘膜26，然后，以光刻胶为掩模在连接孔24内形成导体25，同时，使绝缘膜26和上述导体25图形化使得变成为信息存储用存储电容元件C的一方的电极。
其次，如图23所示，形成用来实现低电阻的磷等的杂质的多晶硅膜或WSi等的硅化物膜。然后，采用进行各向异性的干蚀的办法，在绝缘膜26的侧面形成连接到导体25上的导体27。用导体25和导体27形成信息存储用电容元件C的一方的电极。
其次，如图24所示，在除去了绝缘膜26之后，顺次形成信息存储用电容元件C的电介质膜28和上部电极29。电介质膜28用由氧化硅和氮化硅构成的叠层膜，或者由氧化钽(Ta2O3)膜形成。上部电极29形成含有用来实现低电阻化的磷等的杂质的多晶硅膜或WSi等的硅化物膜。
其次，如图25所示，形成用来连接第1布线32和栅极电极或半导体区域的连接孔30。连接孔30与上述连接孔19、21的形成时一样，在氮化硅膜8和由氮化硅构成的第1侧壁隔板14、由氧化硅构成的第2侧壁隔板15和由氧化硅构成的绝缘膜18之间的选择比加大的条件下进行。然后，在连接孔30内形成连接构件31。连接构件31例如用溅射法形成10～50nm厚度的钛(Ti)膜和约100nm的氮化钛(TiN)膜后，用CVD法形成钨(W)膜，用干蚀法或CMP法除去连接孔30以外的上述钨膜。
接着，形成第1布线32。第1布线32可以用溅射法用氮化钛(TiN)和含有铜的铝(Al)膜的叠层膜形成。
最后，顺次形成绝缘膜33、连接孔34、连接构件35、第2布线36、绝缘膜37、连接孔38、连接构件39和第2布线40。绝缘膜33和37，与上述绝缘膜23同样地形成。连接孔34和38与上述连接孔30同样地形成。连接构件35和39及第2布线36和第23布线40与上述连接构件31和第1布线32同样地形成。接着，在用等离子体CVD法形成了氮化硅或在其下部形成了由氧化硅构成的叠层的钝化膜41之后，形成键合区域，大体上完成图1所示的半导体集成电路装置。
实施例2
图26的剖面图，就其关键部分示出了本发明的另一实施例的半导体集成电路装置的一个例子。
本实施例2的半导体集成电路装置与上述实施例1的半导体集成电路装置的不同之处是：在N沟MISFET Qn1、N沟MISFET Qn2和P沟MISFET Qp1的上部，形成氮化硅膜104，并把该氮化硅膜104用作形成连接孔30时的刻蚀阻挡层。因此，其它的构成与实施例1是相同的，故免予说明。在本实施例2的半导体集成电路装置中，由于设有氮化硅膜104，故例如在图26中P沟MISFET Qp1的右侧所示，即便是连接孔30的一部分重叠到场绝缘膜2上，在进行连接孔30的开口之际，也不会对场绝缘膜2进行过刻蚀，不会发生起因于过刻蚀的漏泄电流等，因而可以保持半导体集成电路装置的性能和可靠性。
用图27～图29说明本实施例2的半导体集成电路装置的制造方法的一个例子。图27～图29的剖面图按其工序顺序示出了本实施例2的半导体集成电路装置的制造方法的一个例子。
与实施例1的制造方法一样，在形成了图16所示的选择MISFETQs、N沟MISFET Qn1、Qn2和P沟MISFET Qp1之后，在N沟MISFET Qn1、Qn2和P沟MISFET Qp1的上层淀积约50nm的膜厚的氮化硅膜104。其次，以光刻胶等为掩模，至少除去将形成DRAM的存储单元的连接孔19、21的区域的氮化硅膜104(图27)。
然后，到形成绝缘膜18、位线BL、信息存储用存储电容元件C为止，与实施例1是相同的。然后在形成连接孔30的开口时，首先，进行第1阶段的刻蚀(图28)。在第1阶段的刻蚀中，在氧化硅的刻蚀速度高的所谓刻蚀选择比变大的条件下对氮化硅进行刻蚀。借助于此，连接孔30可以确实地开口为达到氮化硅膜104的上表面为止。此外，在进行该第1阶段的刻蚀之际，由于氮化硅膜104作为刻蚀阻挡层起作用，故没必要考虑过刻蚀的危险，可以进行充分时间的刻蚀，可以把工艺容限取得大。
其次，进行第2阶段的刻蚀，刻蚀连接孔30的底面的氮化硅膜104(图29)。该第1阶段的条件规定为可以刻蚀氮化硅的条件，但不需要对氧化硅选取刻蚀选择比。使这时的刻蚀量仅仅比氮化硅膜104的膜厚有若干增多。例如，使之成为氮化硅膜104的膜厚的110～130％。这样的刻蚀，可以采用在CF4和CHF3的混合气体中并用氩气溅射物的办法实现。结果是场绝缘膜几乎不受刻蚀。借助于此，结果就变成为刻蚀后的连接孔30的底面到达比构成源和漏的半导体区域还深的位置。就是说，氮化硅膜104的膜厚可以作成为场绝缘膜2的膜厚足够薄的膜厚，即便是假定为了充分地刻蚀氮化硅膜104进行了过刻蚀，场绝缘膜2的被刻蚀量也顶多是氮化硅膜104的膜厚的一半以下，这样的过刻蚀在工艺上几乎不会成为问题。
如上所述，采用用氮化硅膜104进行2阶段刻蚀的办法就可以以确实且充分的工艺容限形成开口，就可以保持半导体集成电路装置的性能和可靠性。
另外，之后的制造方法与实施例1一样，故省略说明。
实施例3
图30的剖面图就其关键部分示出了本发明的另一实施例的半导体集成电路装置的一个例子。
本实施例3的半导体集成电路装置与上述实施例1和实施例2的半导体集成电路装置的不同之处是：除构成至少是DRAM的存储单元的选择MISFET Qs的源和漏的低浓度N型半导体区域9之外的半导体区域的上部，形成有硅化物层105。此外在本实施例3中，与实施例2一样，也设有氮化硅膜104。借助于此，可以降低构成MISFET Qn1、Qn2、Qp1的源和漏的半导体区域的寄生电阻使MISFET Qn1、Qn2、Qp1高性能化而不会增加DRAM的存储单元的漏泄电流。
其次，用图31～图33说明本实施例3的半导体集成电路装置的制造方法的一个例子。图31～图33的剖面图按其工序顺序示出了本实施例3的半导体集成电路装置的制造方法的一个例子。
首先，与实施例1一样，形成图16所示的高浓度N型半导体区域16、16b和高浓度P型半导体区域17。其次，在形成了绝缘膜106之后，以光刻胶等为掩模，至少除去DRAM的存储单元以外的绝缘膜106(图31)。另外，在形成绝缘膜106之前，在半导体区域的上部有绝缘膜的情况下，则可以不形成绝缘膜106而代之以选择除去上述绝缘膜。
其次，用溅射法等在整个面上淀积由钛(Ti)或钴(Co)构成的金属膜107(图32)。其次，在约500℃的惰性气氛中进行第1硅化物反应之后，除去半导体区域以外的未反应的金属膜107。其次，在700～900℃的惰性气氛中，进行第2硅化物反应使之低电阻化，形成硅化物层105(图33)。借助于此，在构成除DRAM的存储单元的MISFET Qs的源和漏的低浓度N型半导体区域9之外的MISFET Qn1、Qn2、Qp1的源和漏的半导体区域上形成硅化物层105。另外，在构成输出电路的输出MISFET、输入保护用MISFET的源和漏的半导体区域上，可以不设置硅化物层105。
其后的工序和实施例2中的图27以后的工序是一样的，故省略说明。
实施例4
图34的剖面图就其关键部分示出了本发明的另一实施例的半导体集成电路装置的一个例子。
本实施例4的半导体集成电路装置是在实施例1的图3的框图中，作为ROM使用闪速存储器的情况下的例子，在图34中，区域A和区域B分别与实施例1的A和区域B是一样的。因此省略该部分的说明。
图35是图34中的区域C和区域D的扩大图。此外，图36是在本实施例4的半导体集成电路装置中含有的电可改写一揽子消去型非易失性存储器即所谓闪速存储器的存储器阵列区域的平面图，图37是闪速存储器的局部的等效电路图。
浮置栅极式MISFET Qf的源由与实施例1中的N沟MISFETQn1同样的低浓度N型半导体区域10、其下部的P型半导体区域11和高浓度N型半导体区域16形成。浮置栅极式MISFET Qf的漏由高浓度N型半导体区域205形成。隧道绝缘膜202的膜厚设定为9～10nm。高浓度N型半导体区域205具有比低浓度N型半导体区域10高的杂质浓度，而且，在信息写入时在浮置栅极电极203的下边，具有浓度高到可以使高浓度N型半导体区域205的表面耗尽化减少的那种程度高杂质浓度。
浮置栅极式MISFET Qf的漏通过连接孔30连接到第1布线32上。第1布线32在本实施例4中构成子位线subBL。16位～64位的存储单元通过选择MISFET Qsf连接到子位线subBL和由第2布线36构成的主位线BL上。就是说，本实施例4的闪速存储器变成为用选择MISFET Qsf分割成块的构成。块选择线tWL1、tWL2和选择MISFETsf的栅极电极203构成一个整体。
此外存储单元的源通过连接孔21连接到源极线SL上，每一个上述分割后的单位都连接到块公用源极线BSL上。
块的选择用选择MISFET Qsf进行。就是说，主位线BL的电位向存储单元的供给，通过主位线BL的电位选择MISFET Qsf进行。如图36所示，字线MWL(7)、块选择线tWL1、tWL2和源极线SL在第1方向上延伸，子位线subBL(32)在第2方向上延伸。
选择MISFET Qsf由栅极绝缘膜201、与浮置栅极电极203同层的栅极电极203、构成源和漏的高浓度N型半导体区域205构成。在图34中，栅极电极变成为2层构造，在没有画出来的区域中与字线一体性地构成的控制栅极电极7连接到第12布线32上，然后再用第3位线40进行分流。栅极绝缘膜201的膜厚被设定为约20nm。
用来连往浮置栅极式MISFET Qf的源和漏的连接孔21、30，如后述的图45、图46所示，与实施例1的连接孔19、21一样，相对由氮化硅构成的第1侧壁隔板14自匹配地形成。此外，这些存储单元用下边要讲的用来进行写入和消去动作的N型半导体区域3进行隔离。
本发明的闪速存储器的写入采用从浮置栅极电极203放出电子使阈值(Vth)降低的办法进行。就是说，给控制栅极电极7加上约9V的负电压。然后，采用给漏极加上约7V的正电压的办法，借助于通过隧道绝缘膜的FN(Fowler Nordheim)隧道从浮置栅极电极203向本身为漏极的高浓度N型半导体区域205放出电子使阈值(Vth)降低。
消去采用向浮置栅极电极203注入电子使阈值提高的办法进行。就是说，给控制栅极电极7加上约9V的正电压。然后，采用给漏极加上约7V的负电压的办法，借助于通过隧道绝缘膜的FN隧道，从在沟道区域中形成的反型层向浮置栅极电极注入电子使阈值升高。
N沟MISFET Qn3和P沟MISFET Qp2是在进行闪速存储器的写入和消去的电路中使用的MISFET。
采用这样的半导体集成电路装置，即便是在装配有闪速存储器的情况下，也可以形成第1侧壁隔板14和第2侧壁隔板15，使其存储单元区域微细化形成对外围电路区域的MISFET Qn1、Qn2、Qp1、Qp2最佳的LDD构造，还可以同时实现半导体集成电路装置的微细化和性能提高。
其次，用图38～图46说明本实施例4的半导体集成电路装置的制造方法的一个例子。图38～图46的剖面图或平面图，按其工序顺序示出了本实施例4的半导体集成电路装置的制造方法的一个例子。
首先，与实施例1一样，形成场绝缘膜2、N型半导体区域3、N型阱区域4和P型阱区域5。图38示出了形成了场绝缘膜2之后的闪速存储区域的平面图。其次，如图39和图40所示，用热氧化法形成栅极绝缘膜201。然后，在除去了选择MISFEQsf、N沟MISFET Qn3和P沟MISFET Qp2以外的栅极绝缘膜201之后，用热氧化法重新形成隧道绝缘膜202。采用象这样地除去了栅极绝缘膜201之后形成隧道绝缘膜202的办法，可以容易地形成膜厚比栅极绝缘膜201的膜厚还薄的隧道绝缘膜202。接着，形成将成为闪速存储器的浮置栅极电极203、选择MISFET Qsf、NMISFET Qn3he P沟MISFET Qp2的浮置栅极电极203的导体206。导体206用为了低电阻化而注入了磷等的杂质的硅膜形成。之后，以光刻胶为掩模，进行图形化。
其次，如图41所示，形成闪速存储器的浮置栅极上电极103和控制栅极电极7间的层间绝缘膜204。层间绝缘膜204用顺次叠层氧化硅膜和氮化硅膜的多层膜形成。其次，选择除去将要形成DRAM存储单元的选择MISFET Qs、N沟MISFET Qn1、N沟MISFET Qn2和P沟MISFETp1的区域的层间绝缘膜204。然后，把层间绝缘膜104的上部的氮化硅膜用作耐氧化掩模，与实施例一样地形成栅极绝缘膜6。
其次，如图42和图43所示，形成控制栅极电极7及其上部的氮化硅膜8，以光刻胶为掩模进行图形化。借助于此，形成闪速存储器的浮置栅极电极203和控制栅极电极7。
此后的工序与实施例1中的图10以后的工序大体上是一样的。就是说，如图44所示，在DRAM的存储单元区域内形成第1侧壁隔板14和第2侧壁隔板15的同时，还形成闪速存储器的存储单元区域。借助于此，可以缩短工序。
其次，在与实施例1一样地形成了绝缘膜18后，如图45所示，形成连接孔21。
其次，在形成了绝缘膜23之后，如图46所示，形成连接孔30。
由于连接孔21、30可以和实施例1的连接孔19、21一样地对于由氮化硅构成的第1侧壁隔板14自匹配性地形成，故可以缩小在第2方向上的字线WL(栅极电极7)的间隔t3、字线WL(栅极电极7)和块选择线tWL1、tWL2之间的间隔t3、块选择线tWL1、tWL2间的间隔t3、从而可以在第2方向上进行微细化。
此外，由于可以减小在第2方向上的对准余量，故可以在第2方向上进行微细化。就是说，可以缩小第2方向上的存储单元间的间隔，可以使之高集成化。
其次，与实施例1一样地形成第1布线32。借助于此，由于可以用同一工序形成DRAM存储单元的位线BL和闪速存储器的源极线SL，故可以缩短工序。
倘采用本实施例4的半导体集成电路装置，则可以与实施例1一样地制造装配有闪速存储器的半导体集成电路装置，在闪速存储器中可以使存储单元阵列高集成化。此外还可以根据MISFET的要求改变栅极绝缘膜的厚度。
另外，不言而喻，在本实施例4的半导体集成电路装置和制造方法中，可以把在实施例2～3中所说明的氮化硅膜104或硅化物层105组合起来。此外，在本实施例4中，虽然说明的是具有DRAM和闪速存储器这双方的半导体集成电路装置，但是，本发明当然对于仅仅具有闪速存储器的半导体集成电路装置也可以适用。
实施例5
图47的剖面图就其关键部分示出了本发明的另一实施例的半导体集成电路装置的一个例子。
本实施例5的半导体集成电路装置与实施例1的半导体集成电路装置的不同之处是不形成第1侧壁隔板14而代之以形成氮化硅膜(第1侧壁隔板)207。因此，由于除此之外的构成与实施例1一样，故省略说明。在本实施例5的半导体集成电路装置中，由于设有厚度为t1的氮化硅膜(第1侧壁隔板)207，故可以与实施例1一样，在提高存储单元区域的集成度的同时，还可以用第2侧壁隔板15使存储单元区域以外的MISFET的LDD构造最佳化，提高半导体集成电路装置的性能。
另外，本实施例5的半导体集成电路装置的制造方法，可以不用实施例1中的图12的第1侧壁隔板14的形成工序，而代之以采用置换在半导体衬底1的整个面上淀积氮化硅膜207的工序的办法进行。因此，就可以省略各向异性刻蚀等工序，可以简化工序。但是，在连接孔19、21的开口工序中，在实施例2中说明的那种2阶段的刻蚀是必须的。为此，尽管工序要增加，但不会对连接孔19、21的底面的半导体衬底1进行过刻蚀，因而得以以高可靠性进行接触。
以上虽然根据发明的实施例具体地说明了本发明者的发明，但是，本发明并不受限于上述实施例，在不脱离其要旨的范围内，不用说有可能有种种的变更。
例如，在上述实施例1～5中，虽然说明的是用互补型MISFET构成外围电路或逻辑电路的例子，但是，也可以仅仅用N沟MISFET或P沟MISFET构成外围电路等。
此外，在上述实施例1～5中，虽然示出的是把DRAM的存储单元区域的选择MISFET Qs的栅极绝缘膜的膜厚规定为与N沟MISFET Qn1、Qn2和P沟MISFET Qp1的栅极绝缘膜的膜厚相同的例子，但是，这些栅极绝缘膜的膜厚也可以互相不同。特别是当使N沟MISFET Qn1、Qn2和P沟MISFET Qp1的栅极绝缘膜的膜厚变得比选择MISFET Qs的栅极绝缘膜的膜厚还薄时，还可以使N沟MISFET Qn1、Qn2和P沟MISFET Qp1进一步短沟化，可以使半导体集成电路装置的性能进一步提高。这时的栅极绝缘膜的制造方法，可以用在实施例4中说明的在别的工序中形成闪速存储区域DRAM区域的栅极绝缘膜的方法同样的制造方法。
此外，上述实施例1～5的存储单元，虽然用本身为DRAM或非易失性存储器的闪速存储器进行说明，但是并不限定于此，也可以适用到SRAM(Static RAM，静态存储器)、掩模ROM等，例如在字线间用侧壁隔板自匹配性地把导体对连接到MISFET的源或漏区域上的存储单元构造中去，这是理所当然的。
实施例6
图50(a)的剖面图就其存储单元区域示出了本发明的一个实施例DRAM的一个例子，(b)的剖面图示出了其外围电路区域。此外图51是本实施例6的DRAM的存储单元区域的平面图。图52是本实施例6的DRAM的存储单元区域的剖面图，(a)示出了图51中的IIIa-IIIa线剖面，(b)示出了图51中的IIIb-IIIb线剖面。另外，在图51中，为了易于观看，对于一部分构件加上了阴影线，或者用虚线表示，  图51中的Ia-Ia线示出了图50(a)的剖面图的剖开部分。
在本实施例6的DRAM的存储单元区域中，形成有构成外围电路的n型MISFET Qn。另外，也可以在外围电路中形成p型MISFET(未画出来)并用n型MISFET Qn和p型MISFET构成CMISFET。
此外，除n型MISFET Qn外还可以形成高耐压用的n型MISFET(未画出来)。
半导体衬底301，由例如p-型的硅(Si)单晶构成，在其主面上形成有浅沟302a。此外，向浅沟302a中埋入例如由二氧化硅(SiO2)构成的器件隔离用绝缘膜302b，形成浅沟器件隔离区。
在半导体衬底301的上部，形成有p阱303。向p阱303中导入例如p型杂质硼。此外，在将要形成存储单元的选择用MISFET Qt的区域的p阱303的下部形成有深阱303b。可以向深阱303b中导入n型杂质磷，使选择用MISFET Qt与基板电位绝缘，提高抗噪声性。
另外，在要形成p型MISFET的情况下，形成向要形成p型NISFET的区域内导入例如磷的n阱(未画出来)。此外，也可以在p阱303和它存在的情况下，在n阱内形成MISFET的阈值控制层。
存储单元的选择用MISFET Qt形成于被器件隔离用绝缘膜302b围起来的有源区域上边，在1个有源区域内形成2个选择用MISFETQt。此外，选择用MISFET Qt具有由通过在p阱303的有源区域上边形成的栅极绝缘膜304在半导体衬底301上边形成的由多晶硅膜305a和钨硅化物(WSi2)膜构成的栅极电极305，和在栅极电极305的两侧的p阱303中互相隔离开来形成的一对n型半导体区域306a、306b。
栅极电极305起着DRAM的字线WL的作用。此外，向n型半导体区域306a、306b中导入n型杂质，不论是导入磷或砷(As)中的哪一种都可以。但是，为了提高选择用MISFET Qt的沟道间耐压以提高DRAM的刷新特性，理想的是导入磷。
n型半导体区域306a为2个选择用MISFET Qt共有，此外，在n型半导体区域306a、306b之间形成选择用MISFET Qt的沟道区域。栅极绝缘膜304例如由SiO2构成，也可以形成为比后边要说明的外围电路区域的n型MISFET Qn的栅极绝缘膜304还厚以提高选择用MISFET Qt的绝缘耐压。在这样的情况下，可以提高选择用MISFET Qt的绝缘耐压，可以提高DRAM的刷新特性。
栅极电极305(也是字线WL)的上表面，通过由例如SiO2构成的绝缘膜307，形成由氮化硅构成的顶层绝缘膜307b，顶层绝缘膜307b，在后边要说明的连接孔31a、31b的开口工序中，起着用来相对栅极电极305自匹配性地形成连接孔的开口的阻挡膜的作用，用来防止栓(plug)等的连接构件与栅极电极305之间的短路。
顶层绝缘膜307b的上表面和栅极电极305的侧面以及半导体衬底301的主面，除了连接孔311a、311b外，用例如由氮化硅膜构成的自匹配加工用绝缘膜309进行被覆。自匹配加工用绝缘膜309起着对于字线自匹配性地形成连接孔311a、311b的开口之际的刻蚀阻挡层的作用的同时，还具有防止连接孔311a、311b的形成开口之际的半导体衬底301特别是器件隔离用绝缘膜302b的过刻蚀的作用。
另外，在栅极电极305的侧面和自匹配加工用绝缘膜309之间的界面上还可以形成由例如SiO2构成的绝缘膜(未画出来)。这样的绝缘膜和绝缘膜307，被设置为用来防止在形成顶层绝缘膜307b和自匹配加工用绝缘膜309时构成WSi膜305b的金属所产生的成膜处理装置的污染和缓和加往顶层绝缘膜307b和自匹配加工用绝缘膜309上的热应力。
自匹配加工用绝缘膜309用例如由SOG(Spin On Glass，旋涂玻璃)构成的层间绝缘膜310a被覆起来。层间绝缘膜310a也可以是BPSG(Boro Phospho Silicate Glass，硼磷硅酸盐玻璃)，但是规定为是对于氮化硅膜可以确保刻蚀选择比的氮化硅膜。这样一来，就可以在层间绝缘膜310as上形成使半导体衬底301的上层部分n型半导体区域306a露出来的那种连接孔310a和使半导体衬底301的上层部分的n型半导体区域306b露出来的那种连接孔311b。
另外，可以使顶层绝缘膜307b和自匹配加工用绝缘膜309起着自匹配性地形成连接孔311a和311b的开口时的刻蚀阻挡层的作用的理由如前所述。此外，形成自匹配加工用绝缘膜309，并如后所述，为了用在层间绝缘膜310a易于刻蚀(刻蚀量，刻蚀速度大)自匹配加工用绝缘膜309难于刻蚀(刻蚀量，刻蚀速度小)的第1刻蚀工序和自匹配加工用绝缘膜309易于刻蚀，层间绝缘膜310a或硅衬底或器件隔离用绝缘膜302b难于刻蚀的条件下的第2刻蚀工序这两个阶段的刻蚀，形成连接孔311a、311b的开口，即便是如图52(a)和图52(b)所示，在连接孔311a、311b的底部偏离半导体衬底301的有源区，重叠到器件隔离用绝缘膜302b的一部分上的情况下，也可以防止重叠到这样的连接孔311a、311b的底部的器件隔离用绝缘膜302b的过刻蚀，连接孔311a、311b的底部也不会达到器件隔离用绝缘膜302b的深的区域。就是说，即便是假定器件隔离用绝缘膜302b被过刻蚀，也可以把抑制为在工艺上不会成为问题的那种程度，例如相当于自匹配加工用绝缘膜309的膜厚以下的过刻蚀。
在连接孔311b中，形成有例如由高浓度地导入磷的多晶硅构成的栓314。栓314的底面虽然在对器件隔离用绝缘膜302b进行过刻蚀的区域内也可以形成，但其深度如前所述是在工艺上不会成为问题的那种程度的刻蚀，故在DRAM的刷性特性等的性能上几乎不会产生问题。
在层间绝缘膜310a和栓314的上边形成有层间绝缘膜310b。层间绝缘膜310b例如可以形成为用TEOS(四乙氧基硅烷)用热CVD法淀积的硅氧化膜。
在层间绝缘膜310b上边，形成位线BL。该位线BL由多晶硅膜312和WSi2膜313构成，并通过连接孔311a与n型半导体区域306a电连。多晶硅膜312的底面，与前边说过的栓314一样，虽然也可以在器件隔离用绝缘膜302b被过刻蚀的区域上形成，但其深度如前所述是在工艺上不会成为问题的那种程度的刻蚀，故在DRAM的性能上几乎不会产生问题。
该位线BL被用由TEOS(四乙氧基硅烷)用热CVD法淀积的硅氧化膜构成的层间绝缘膜310c覆盖，此外，在层间绝缘膜310c的上层上，形成用例如CMP法研磨平坦化后的层间绝缘膜310d。层间绝缘膜310d是用CMP法研磨例如用TEOS并用等离子体CVD法淀积的硅氧化膜后的膜。另外，层间绝缘膜310d还可以使用SOG或BPSG等，其平坦化还可以用刻蚀法等。
在层间绝缘膜301d的上边形成有由例如硅氮化膜构成的层间绝缘膜310e。层间绝缘膜310e将变成在形成后边要说的冠状的存储电容SN之际的阻挡膜。
在层间绝缘膜310d的上层上形成具有圆筒形的冠状的存储电容SN。存储电容SN，用由通过连接孔311c连接到n型半导体区域306b上的第1电极320a和设立为对半导体衬底301垂直的第2电极320b构成的电容器电极320、电容器绝缘膜321、与规定的布线电连的板极电极322构成。第1电极320a和第2电极320b可以制作成例如高浓度地导入了磷的多晶硅膜。电容器绝缘膜321可以作成为例如在氮化硅膜上边淀积上SiO2膜的叠层膜，但也可以使用氧化钽等的高介电系数的薄膜。板极电极322例如可以制作成高浓度地导入了磷的多晶硅膜，但也可以使用钨硅化物等的金属化合物。
另外，在第1电极320a的下部形成由多晶硅膜320c和多晶硅构成的侧壁320d，变成为电容器电极320的一部分。多晶硅膜320c和侧壁320d起着形成连接孔311c的开口之际的硬掩模的作用，连接孔311c的开口直径可以规定为光刻技术的分辨率以下的微小的开口直径。
另一方面，外围电路区域的n型MISFET Qn在被器件隔离用绝缘膜围起来的有源区上边形成，具有由通过在p阱301的有源区上边形成的栅极绝缘膜304在半导体衬底301上边形成的多晶硅膜305a和WSi2膜305b构成的栅极电极305、和在栅极电极305的两侧的p阱303内相互分离开来形成的一对n型半导体区域306c。
栅极电极305可以与字线WL同时形成。n型半导体区域306c具备低浓度n型半导体区域306c-1，和相对后边要说明的第2侧壁323b自匹配性地形成的高浓度n型半导体区域306c-2(与低浓度n型半导体区域306c-1比为高浓度)。就是说，n型半导体区域306c具有所谓的LDD(Lightly Doped Drain，轻掺杂漏区)构造。此外，在低浓度n型半导体区域306c-1的下部的高浓度n型半导体区域306c-2和沟道区域之间，形成有作为穿通阻挡层起作用的p型半导体区域306d。向n型半导体区域中导入例如磷或砷。但是，为了缩短n型MISFET Qn的沟道长度以实现其高性能化，理想的是导入砷。另外，在形成高耐压n型MISFET的情况下，理想的是向低浓度n型半导体区域306c-1中导入磷。借助于此，就可以提高沟道间的耐压。
栅极绝缘膜304，由于与前边说过的选择用MISFET Qt的栅极绝缘膜相同，故不予说明。
通过绝缘膜307a在栅极电极绝缘膜305的上表面上形成顶层绝缘膜307b，也与前边说过的选择用MISFET Qt相同，故不予说明。
在栅极电极305的侧面形成第1侧壁323a，在其外侧形成第2侧壁323b。
第1侧壁323a如后所述是对自匹配加工用绝缘膜309进行各向异性刻蚀形成的，例如由硅氮化膜构成。该第1侧壁323a，还可以起着在在外围电路区域中形成连接孔之际，用来对于栅极电极305自匹配性地形成连接孔的开口的侧壁的作用。
第2侧壁323b，例如由硅氧化膜构成，可以起着在进行离子注入用来形成高浓度n型半导体区域306c-2的杂质时的掩模作用，可以用来自匹配性地形成高浓度n型半导体区域306c-2。
采用控制该第2侧壁323b的膜厚的办法，可以使LDD构造最佳化，可以提高n型MISFET Qn的性能。
另外，如前所述，半导体衬底301上边的自匹配加工用绝缘膜309用各向异性刻蚀法除去，在外围电路区域内不设置自匹配加工用绝缘膜309。借助于此，可以容易地进行进行外围电路区域的连接孔的开口，而不需要用2个阶段。此外，外围电路区域的栅极电极305和上层的布线进行连接的情况下，其连接孔的开口也可以容易地进行。之所以象这样地没必要在外围电路区域内设置自匹配加工用绝缘膜309，是因为在其配置间隔上有余量，故在有源区的形成方面也有余量并考虑到连接孔的偏离后进行设计的缘故。因此，在外围电路区域内也要求高的集成度的情况下，当然也可以在第2侧壁323b形成之后在外围电路区域内选择性地形成在实施例2中说明的穿通阻挡层104。
此外，在要形成p型MISFET的情况下，不言而喻可以用与上述n型MISFET Qn的情况下导电性反过来的构成，同样地构成。
此外，还可以在栅极电极305的侧面和第1侧壁323a之间的界面上，形成例如由SiO2构成的绝缘膜(未画出来)，这样的绝缘膜和绝缘膜307，被设置为用来防止在形成顶层绝缘膜307b和第1侧壁323a时构成WSi2膜305b的金属所产生的成膜处理装置的污染和缓和加往顶层绝缘膜307b和第1侧壁323a上的热应力。
n型MISFET Qn被例如用TEOS用热CVD法淀积的硅氧化膜构成的层间绝缘膜310f覆盖，在层间绝缘膜310f的上层，还形成有例如用CMP法平坦化后的层间绝缘膜310g。层间绝缘膜310g可以使用SOG或BPSG等，其平坦化还可以用刻蚀法等。
在层间绝缘膜310g上边，形成前边所述的层间绝缘膜310b，在层间绝缘膜310b上边形成前边所述的位线BL。此外，位线BL被上述层间绝缘膜310c覆盖，在层间绝缘膜310c上边还形成有前边所述的层间绝缘膜310d。
在层间绝缘膜310d和板极电极322的上层形成有由例如BPSG构成的层间绝缘膜324。层间绝缘膜324用回流法进行平坦化。
在外围电路区域的层间绝缘膜324上边，形成有第1布线层325。第1布线层325通过连接孔326连接到n型MISFET Qn的高浓度n型半导体区域306c-2上。第1布线层325可以作成为氮化钛、钛或铝等金属膜的叠层膜，可以用例如溅射法进行淀积。另外，在连接孔326内，也可以形成由钨构成的栓。钨栓可以用钨CVD法形成。这时，理想的是以氮化钛为粘接层预先在连接孔326内形成。
第1布线层325被层间绝缘膜327覆盖，在层间绝缘膜27上边形成第3布线层331。第3布线层331通过连接孔23连接到第2布线层328上。层间绝缘膜330可以作成为与层间绝缘膜327一样的构成，第3布线层331可以作成与第1布线层同样的构成。
第3布线层331被钝化膜333覆盖起来。钝化膜333可以作成为硅氧化膜与硅氮化膜的叠层膜。
其次，用图53～图79说明上述DRAM的制造方法。图53～图79的剖面图按工序顺序示出了本实施例6的DRAM的制造方法的一个例子。另外，图53～图79，除了图63、图65、图67、图69、图71之外，在(a)中示出的是相当于图51中的Ia-Ia线剖面的部分，在(b)中示出的是外围电路区域的剖面。此外，图63、图65、图67、图69、图71，在(a)中示出的是相当于图51中的IIIa-IIIa线剖面的部分，在(b)中示出的是相当于图51中的IIIb-IIIb线剖面的部分。
首先，如图53所示，在半导体衬底301的规定区域内形成浅沟器件隔离区域。浅沟器件隔离区域在半导体衬底301的主面上顺次形成图中未画出来的氧化硅膜和氮化硅膜。然后，在用光刻胶等除去了浅沟302a的形成区域和上述氧化硅膜和氮化硅膜之后在半导体衬底301中在深度方向上形成例如0.3～0.4微米的沟，其次，以上述氮化硅膜为氧化掩模，在上述沟的侧面和底面上形成热氧化膜(未画出来)。然后，在用CVD(Chemical Vapor Deposition，化学汽相淀积)法在半导体衬底301的整个面上淀积了氧化硅膜后，用CMP(Chemical Mechanical Polishing，见前文)法或干蚀法除去浅沟302a以外的区域的上述硅氧化膜，向浅沟302a内选择性地埋入硅氧化膜。
另外，理想的是在氧化性气氛中进行器件隔离用绝缘膜302b的致密化处理，然后，用热磷酸除去上述氮化硅膜，形成器件隔离用绝缘膜302b。这时，器件隔离用绝缘膜302b也会因被热磷酸进行若干刻蚀而使得其位置变得比半导体衬底301的有源区还低。借助于此，栅极电极305的图形得到改善，从而得以提高MISFET的性能。
其次，如图54所示，以光刻胶为掩模用离子注入法向半导体衬底301的存储单元阵列的形成区域导入n型杂质例如磷，接着，在除去了上述光刻胶之后，用离子注入法向半导体衬底301的存储单元阵列形成区域和将要形成n型MISFET Qn的区域内导入p型杂质例如硼。在除去了上述光刻胶之后，采用对半导体衬底301施行热扩散处理的办法，形成深阱303b和p阱303。另外，在要形成p型MISFET的情况下，则向该区域内导入例如磷，形成n阱。
另外，为了使在沟道区域中的杂质浓度最佳化，得到所希望的存储单元选择用MISFET Qt或n型MISFET Qn的阈值电压，可以向p阱303的有源区的主面上离子注入p型杂质例如硼。
其次，如图55所示，在半导体衬底301的表面上形成栅极绝缘膜304。该栅极绝缘膜304可以用热氧化法形成，其膜厚约7nm。此外，在半导体衬底301的整个面上，顺次淀积已导入了磷的多晶硅膜305a和WSi2膜305b(第1导体层)。多晶硅膜305a和多晶硅膜305a和WSi2膜305b可以用CVD法形成，它们的膜厚例如分别为40nm和100nm。其次，在WSi2膜305b上边，顺次淀积由氧化硅膜构成的绝缘膜307a和由氮化硅膜构成的顶层绝缘膜307b。绝缘膜307a和顶层绝缘膜307b可以用CVD法形成，它们的膜厚，例如分别为10nm和160nm。
其次，如图56所示，采用以光刻胶为掩模，顺次刻蚀由顶层绝缘膜307b、绝缘膜307a、WSi2膜305b和多晶硅膜305a构成的叠层膜的办法，形成由多晶硅膜305a和WSi2膜305b构成的存储单元的选择用MISFET Qt和外围电路用MISFET Qn的栅极电极305。
其次，在除去了上述光刻胶之后，采用对半导体衬底301施行热氧化处理的办法，就可以在构成栅极电极305的多晶硅膜305a和WSi2膜305b的侧壁上形成薄的氧化硅膜。
其次，如图57所示，以上述叠层膜和光刻胶为掩模，向外围电路区域的将要形成n型MISFET Qn的区域的p阱303的主面，离子注入p型杂质例如硼，接着，离子注入n型杂质例如磷。在除去了上述光刻胶之后，以上述叠层膜和光刻胶为掩模向将要形成选择用MISFET Qt的p阱303的主面离子注入n型杂质例如磷。采用使这些杂质伸展扩散的办法，形成n型MISFET Qn的低浓度n型半导体区域306c-1和p型半导体区域306d以及选择用MISFET Qt的n型半导体区域306a、306b。另外，在要形成高耐压用的n型MISFET的情况下就向相应区域注入磷。而在要形成p型MISFET的情况下，则向该相应区域注入穿通阻挡层用的砷和低浓度半导体区域用的硼(BF2)。外围电路用的MISFET Qn的低浓度n型半导体区域306c-1和存储单元选择用MISFET Qt的n型半导体区域306a、306b则相对栅极电极自匹配性地形成。
其次，如图58所示，淀积硅氮化膜334(第3绝缘膜)。硅氮化膜334的膜厚可以定为例如80nm。接着，淀积SOG膜335(第4绝缘膜)，然后，用光刻胶以存储器阵列为掩模，刻蚀SOG膜335和硅氮化膜334。上述刻蚀可以使用RIE(Reactive Ion Etching，反应性离子刻蚀)等的各向异性刻蚀，借助于此，除去外围电路区域的SOG膜335和硅氮化膜334，在存储器阵列内形成自匹配加工用绝缘膜309和层间绝缘膜310a。由于层间绝缘膜310a由SOG构成，故可以填埋由栅极电极305、顶层绝缘膜307b形成的表面的凹凸使之平坦化。此外，由于刻蚀使用各向异性刻蚀，故将在外围电路区域的n型MISFETQn的栅极电极305和顶层绝缘膜307b的侧面上形成由硅氮化膜构成的第1侧壁323a。
其次，如图59所示，在半导体衬底301的整个面上，形成硅氧化膜(未画出来)，用各向异性刻蚀对之进行刻蚀，在第1侧壁323a的侧面形成第2侧壁323b。第2侧壁323b的膜厚(宽度)定为比第1侧壁323a的膜厚大。借助于此，可以实现存储单元的微细化和外围电路用MISFET的特性提高。
其次，如图60所示，以栅极电极305、顶层绝缘膜307b和第2侧壁323b以及光刻胶为掩模，向外围电路区域的将要形成n型MISFET Qn的区域内离子注入n型杂质例如砷或磷。在除去了上述光刻胶之后，采用使杂质伸展扩散的办法，形成n型MISFET Qn的高浓度n型半导体区域306c-2。而在要形成p型MISFET的情况下，则向相应区域注入高浓度半导体区域用的硼(BF2)。该高浓度n型半导体区域306c-2可以对于第2侧壁323b自匹配地形成。
其次，如图61所示，淀积TEOS硅氧化膜，形成层间绝缘膜310f。然后用等离子体CVD法用TEOS淀积硅氧化膜，用CMP法(研磨)使上述硅氧化膜平坦化形成层间绝缘膜310g。存储单元部分保持剩下SOG膜335不变地淀积TEOS硅氧化膜310f和氧化硅膜，并用CMP法平坦化。平坦化后，在存储单元部分上剩下SOG膜335、TEOS硅氧化膜310f和研磨后的氧化硅膜。把该3层的绝缘膜叫做层间绝缘膜310g。
其次，如图62～65所示，以光刻胶为掩模刻蚀层间绝缘膜310a，形成连接孔311b。连接孔311b的开口用2阶段的刻蚀进行。
首先，作为第1刻蚀工序，在易于刻蚀硅氧化膜难于刻蚀硅氮化膜的条件下进行刻蚀。这样的刻蚀例如可以用把含有C4F8和氩气的混合气体作为原料的各向异性刻蚀实现。在该第1刻蚀工序中，由于刻蚀条件是难于刻蚀硅氧化膜，故由硅氧化膜构成的层间绝缘膜310a的刻蚀，将进行到使由硅氮化膜构成的自匹配加工用绝缘膜309露出来的阶段为止。在图62和图63中示出了该工序。就是说，自匹配加工用绝缘膜309起着在第1刻蚀工序中的刻蚀阻挡层的作用。
其次，作为第2刻蚀工序，在硅氮化膜被刻蚀的条件下进行刻蚀。这样的刻蚀，可以用例如用把含有CHF3、CF4和氩气的混合气体作为原料的各向异性刻蚀实现。在该第2刻蚀工序中，由于已经用第1刻蚀工序除去了层间绝缘膜310a，故结果变成为只要仅仅刻蚀薄的自匹配加工用绝缘膜309即可。就是说，可以在抑制对自匹配加工用绝缘膜309的基底的过刻蚀，工艺容限可以取得足够大的条件下实施刻蚀。即，由于在硅氧化膜被刻蚀的条件下，不能得到硅氮化膜和硅氧化膜之间的选择刻蚀比，结果变成为在刻蚀硅氮化膜的同时，硅氧化膜被刻蚀净尽，所以，如图65所示，在连接孔311b的底部与器件隔离用绝缘膜302b重叠的情况下，结果变成为连由硅氧化膜构成的器件隔离用绝缘膜302b也被刻蚀净尽。理想地说，变成为仅仅刻蚀自匹配加工用绝缘膜309并在刚刚除去了自匹配加工用绝缘膜309之后就结束刻蚀的恰到好处的刻蚀是理想的，但是，由于刻蚀速度的衬底内的分布等的存在，在衬底面内所有的区域中确实地进行连接孔311b的开口，而且，要变成为恰到好处的刻蚀，一般说是困难的。为此，需要某种程度的过刻蚀。因此，在连接孔311b的底部从有源区中突出出来重叠到器件隔离用绝缘膜302b上的情况下，虽然有器件隔离用绝缘膜302b被刻蚀的危险，但是，在本方法中，由于自匹配加工用绝缘膜309薄到80nm左右，而且，仅仅刻蚀器件隔离用绝缘膜309即可，故过刻蚀的量是自匹配加工用绝缘膜309的膜厚的30～50％左右就足够了，多说着相当于自匹配加工用绝缘膜309的膜厚的量就足够了。为此，可以把器件隔离用绝缘膜302b的过刻蚀量抑制到最小限度，结果是可以提高DRAM的刷新特性等从而提高DRAM的性能。
此外，在第2刻蚀工序中，如图64所示，由于栅极电极305变成为被自匹配加工用绝缘膜309和顶层绝缘膜307b覆盖起来的状态，故即便是连接孔311b被设计为重叠到栅极电极305上，栅极电极305也不会露出来，因此连接孔311b可以自匹配性地形成开口。就是说，自匹配加工用绝缘膜309，具有使连接孔311b对于栅极电极305自匹配性地形成开口的功能的同时，还具有抑制器件隔离用绝缘膜302b的过刻蚀的功能。
这样的用自匹配加工用绝缘膜309进行2阶段刻蚀的方法，在提高集成度，栅极电极305的间隔变窄的DRAM中，特别有效。就是说，在栅极电极305的侧面形成了对于栅极电极305进行自匹配性的开口的侧壁的情况下，如果还想形成用来抑制器件隔离用绝缘膜302b的过刻蚀的阻挡层膜，则或者是完全填埋应当形成连接孔311b的栅极电极305的间隔，或者是即便是不填埋也要使连接孔311b的底面面积极端地小且要确保足够的连接导电性是困难的。然而，若用本实施例6的制造方法，由于不形成用来对于栅极电极305形成自匹配性的开口的侧壁，具有用来对于栅极电极305形成自匹配性的开口的功能，故可以在栅极电极305之间确保足够的间隔，在可以保持用来形成连接孔311b的开口的工艺容限的同时，还可以得到足够的连接可靠性。
其次，如图66和图67所示，在连接孔311b中形成栓314(第2导体层)。栓314可以作成为已导入了磷的多晶硅，可以采用在半导体衬底301的整个面上淀积了多晶硅膜之后，对之进行深刻蚀的办法形成。另外，由于连接孔311b的底部不会形成为达到器件隔离用绝缘膜302b的深的部分，故即便是连接孔311b重叠到器件隔离用绝缘膜302b上的区域中，栓314的底面也可以在浅的区域中形成，因而可以提高DRAM的可靠性。
其次，如图68和图69所示，在半导体衬底301的整个面上形成了由TEOS硅氧化膜构成的层间绝缘膜310b之后，形成连接孔311a。连接孔311a的形成与连接孔311b一样，用2阶段的刻蚀工序进行。即便是在连接孔311b中，也和连接孔311b一样，不会在器件隔离用绝缘膜302b的深的部分上形成。
其次，如图70和图71所示，用CVD法顺次淀积已经导入了磷的多晶硅膜312和WSi2膜313，并使之图形化，形成位线BL。位线BL通过连接孔311b连接到存储单元选择用MISFET Qt的一方的n型半导体区域306a上。多晶硅膜312也与栓314一样，即便是连接孔311a重叠到器件隔离用绝缘膜302b上的区域中，其底面也可以在浅的区域中形成，因而可以提高DRAM的可靠性。
其次，如图72所示，用CVD法在半导体衬底301上边淀积由氧化硅膜构成的层间绝缘膜310c和层间绝缘膜310d之后，用例如CMP法使该层间绝缘膜310d的表面平坦化，接着，在半导体衬底301上边形成由硅氮化膜构成的层间绝缘膜310e。
其次，如图73所示，在淀积了硅氧化膜336之后，淀积多晶硅膜320c，以光刻胶为掩模使多晶硅膜320c图形化。然后再淀积多晶硅膜(未画出来)，用刻蚀法对之进行刻蚀，形成侧壁320d。象这样地采用形成侧壁320d的办法，就可以得到具有比用光刻技术的最小分辨率图形化后的多晶硅膜320c的开口还小的直径的开口。
其次，如图74所示，以多晶硅膜320c和侧壁320d为掩模对连接孔311c进行开口。
其次，如图75所示，在半导体衬底301上边用CVD法顺次淀积第1电极320a和硅氧化膜337。上述第1电极320a在连接孔311c内淀积，并连接到栓314上。
其次，如图76所示，以光刻胶为掩模，刻蚀硅氧化膜337，接着顺次刻蚀第1电极320a和多晶硅膜320c。加工后的第1电极320a和多晶硅膜320c，在存储单元区域中形成信息存储用电容元件的存储电极的一部分。
其次，在除去了上述光刻胶之后，如图77所示，用CVD法在半导体衬底301上边淀积多晶硅膜(未画出来)，对之进行刻蚀形成第2电极320b。然后，例如用使用氟酸溶液的湿法刻蚀除去硅氧化膜336、337，形成由第1电极320a、第2电极320b、多晶硅膜320c和侧壁320d构成的冠状的电容器电极320。
其次，如图78所示，在电容器电极320上生长粒径约40nm的多晶硅粒，然后，在半导体衬底301上边用CVD法淀积氮化硅膜(未画出来)，接着，采用施行氧化处理的办法，在电容器电极320的表面上，形成由氧化硅膜和氮化硅膜构成的电容器绝缘膜321。之后，在半导体衬底301上边用CVD法淀积多晶硅膜(未画出来)，以光刻胶为掩模刻蚀该多晶硅膜，以形成板极电极322。
其次，如图79所示，采用淀积BPSG膜并使之退火的办法，形成层间绝缘膜324，以光刻胶为掩模，进行刻蚀，以形成连接孔326的开口。在形成连接孔326的开口之际，可以用第1侧壁对于外围电路区域的栅极电极305自匹配性地形成连接孔326的开口。然后，采用顺次淀积钛、氮化钛、铝和钛，并使之图形化的办法，形成第1布线325。另外，也可以在连接孔326的内面上淀积氮化钛，形成用CVD法进行的钨膜并对之进行刻蚀，形成栓，另外，钛、氮化钛、铝和钛的淀积可以使用溅射法。
最后，淀积用CVD法进行的TEOS硅氧化膜，在被覆了SOG膜之后，淀积用CVD法进行的TEOS硅氧化膜，形成层间绝缘膜327。然后，与第1布线层的情况下一样，形成连接孔329、第2布线层328、层间绝缘膜30、连接孔332、第3布线层331，淀积用等离子体CVD法进行的TEOS硅氧化膜和硅氮化膜，形成钝化层333，大体上完成图50所示的DRAM。
倘采用本实施例6的DRAM，由于用自匹配加工用绝缘膜309用2阶段刻蚀法形成连接孔311a、311b的开口，故可以对于栅极电极305自匹配地形成栓314和位线BL，同时，还可以防止器件隔离用绝缘膜302b的过刻蚀，提高DRAM的刷新特性等的性能。此外，由于在存储单元区域中，在栅极电极305的侧面不形成侧壁，故对于DRAM的高集成化也能够应付。
此外，由于同时具有在自匹配加工用绝缘膜309上对于栅极电极305自匹配接触的形成功能和器件隔离用绝缘膜302b的过刻蚀防止功能，故不需要形成用来实现各个功能个别构件，可以减少工序，从而可以抑制工序的增加。
另外，在本实施例6中虽然示出的是使用栓的例子，但是，也可以通过连接孔311b把电容器电极320直接连接到n型半导体区域306b上而不用栓314。在这种情况下，由于连接孔311b的深度将变得相当程度地深，故刻蚀容限减小，其加工将变得困难起来，但是，采用本实施例6的制造方法的2阶段刻蚀的办法，则可以增加刻蚀容限，因而也可以应付深连接孔的开口。就是说，在不用栓314的情况下，本发明的效果将会变得更加显著。
此外，前边说的2阶段的刻蚀，当然也可以用连续加工工艺进行。
另外，也可以在图60中，在形成了n型MISFET Qn的高浓度N型半导体区域6c-2之后，在外围电路区域中，选择性的形成实施例2所示的氮化硅膜204，然后，淀积图61所示的TEOS硅氧化膜，形成层间绝缘膜310f，实施其后续工序。
此外，也可以在图60中，在形成了n型MISFET Qn的高浓度N型半导体区域6c-2之后，实施实施例3。
即，也可以在形成了n型MISFET Qn的高浓度N型半导体区域6c-2之后，在外围电路区域上边，淀积钼、钴等的高熔点金属，在外围电路用的n型MISFET Qn的高浓度n型半导体区域6c-2的表面上形成硅化物层，然后，在除去了未反应的高熔点金属之后，淀积图61所示的TEOS硅氧化膜，形成层间绝缘膜310c，实施后续工序。
此外，在后边要说的实施例7或8的情况下，也可以应用上述的例子。
实施例7
图80和图81的剖面图示出了本发明的另一实施例的DRAM的制造方法的一个例子。
本实施例7的制造方法，由于到栅极电极305和顶层绝缘膜307b的形成(图57)为止与实施例6的制造方法是一样的，故省略其说明。
本实施例7的制造方法，示出了在存储器阵列中的栅极电极305的排列密的情况，示出了外围电路区域中的自匹配加工用绝缘膜309的除去在无掩模的条件下进行的例子。
在栅极电极305和顶层绝缘膜307b形成后，如图80所示，淀积将成为自匹配加工用绝缘膜309的硅氮化膜，接着再淀积硅氧化膜。在存储器阵列区域中，如图80(a)所示，由于栅极电极305的排列密，故硅氧化膜被完全埋入到凹部内，其表面平坦化。对此，在外围电路区域中，如图80(b)所示，由于栅极电极305与存储器阵列区域比形成得稀疏，故变成为大体上忠实地反映凹凸形状的表面形状。
其次，如图81所示，用各向异性刻蚀对硅氮化膜309和硅氧化膜339进行刻蚀。刻蚀规定为使用硅氮化膜可以被刻蚀的条件，例如使用CHF3、CF4和氩气的混合气体进行的刻蚀。在存储器阵列区域中，由于硅氧化膜339的表面是平坦的，故被刻蚀的仅仅是硅氧化膜339的平坦面和顶层绝缘膜307b的表面的硅氮化膜309。为此，在存储器阵列区域中，在半导体衬底301的主面上边，剩下了硅氮化膜309，作为自匹配加工用绝缘膜309发挥作用。另一方面，在外围电路区域中，除去栅极电极305的侧面外，半导体衬底301的主面上边和顶层绝缘膜307b的表面的硅氮化膜309和硅氧化膜339被刻蚀，硅氮化膜309和硅氧化膜339，仅仅作为栅极电极305的侧面的第1侧壁323a和第2侧壁323b剩了下来。
就是说，倘采用本实施例7的制造方法，则即便不用光掩模等，也可以在存储器阵列区域中形成自匹配加工用绝缘膜，同时，在外围电路区域的栅极电极305的侧面形成第1侧壁323a和第2侧壁323b。借助于此，得以简化工序。
另外，之后的工序和实施例6中的图60以后的工序是一样的，故省略其说明。
实施例8
图82～图84的剖面图示出了本发明的再一个实施例的DRAM的制造方法的一个例子。
本实施例8的制造方法，到栅极电极305和顶层绝缘膜307b的形成(图57)为止，与实施例6的制造方法是一样的，故略去其说明。
本实施例8的制造方法，示出了在存储器阵列区域中的栅极电极305排列得稀疏的情况，示出了使用掩模进行外围电路区域中的自匹配加工用绝缘膜309的除去的例子。
在形成了栅极电极305和顶层绝缘膜307b之后，如图82所示，淀积将成为自匹配加工用绝缘膜309的硅氮化膜，在存储器阵列区域中形成光掩模340。
其次，如图83所示，以光掩模340为掩模，用各向异性刻蚀法刻蚀自匹配加工用绝缘膜309。刻蚀规定为使用硅氮化膜可以被刻蚀的条件，例如使用CHF3、CF4和氩气的混合气体进行的刻蚀。借助于此，在外围电路区域的栅极电极的侧面形成第1侧壁323a。
然后，在除去了光掩模340之后，在半导体衬底301的整个面上淀积硅氧化膜341。
其次，如图84所示，用各向异性刻蚀法刻蚀硅氧化膜341。刻蚀可以规定为用硅氧化膜难于被刻蚀的条件例如使用C4F8和氩气的混合气体进行的刻蚀。借助于此，不仅在外围电路区域，在存储器阵列区域的栅极电极305的侧面也将形成侧壁323b。
倘采用这样的制造方法，则可以除去外围电路区域的自匹配加工用绝缘膜309，在栅极电极305的侧面形成第2侧壁323b。另外，就象在实施例6中说明过的那样，还可以调整第2侧壁323b的厚度使LDD构造最佳化。
之后的工序，与实施例6中的图60以后的工序是一样的，故略去其说明。
以上虽然根据实施例具体地说明了本发明者的发明，但是本发明并不受限于上述实施例，在不脱离其要旨的范围内，不言而喻还可以有种种的变更。
例如，在上述实施例6～8中，虽然说明的是器件隔离区域是浅沟器件隔离区域的情况，但是也可以是应用LOCOS法的厚的场绝缘膜形成的器件隔离区域。本发明由于和场绝缘膜的鸟喙(Dird’sbeak)比较，浅沟器件隔离区域的浅沟形成的陡峻，所以应用到因从连接孔的些微的偏离都将可能大大地受影响的浅沟器件隔离区域中去可以得到显著的效果，但是即便是应用到用场绝缘膜形成的器件隔离区域中去，在可以得到该效果方面不会有任何变化。
本申请包含以下的发明。
(1)本发明的半导体集成电路装置，是一种在其主面上具有器件隔离区域和被器件隔离区域围起来的有源区的半导体衬底上，形成MISFET，该MISFET含有在主面上边形成的栅极绝缘膜、在栅极绝缘膜上边形成的栅极电极、在栅极电极上边形成的顶层绝缘膜和在栅极电极的两侧形成的半导体区域，且具有使MISFET和在其上层形成的导电构件绝缘的层间绝缘膜的半导体集成电路装置，在含有MISFET的全部或一部分的区域中的电容器绝缘膜的上表面或侧面以及栅极电极的侧面的半导体衬底的主面上边，形成对于层间绝缘膜具有选择刻蚀比的自匹配加工用绝缘膜，并使自匹配加工用绝缘膜变成为对于栅极电极自匹配地形成用来连接导电性构件和半导体区域的连接孔的开口的绝缘膜，同时还变成为防止连接孔的底部重叠到从有源区偏离开来的器件隔离区域上的部分的过刻蚀的绝缘膜。
倘采用这样的半导体集成电路装置，则由于在栅极电极的侧面和半导体衬底的主面上形成自匹配加工用绝缘膜，并同时用作用来自匹配性地加工连接孔的栅极电极的侧壁，和用来防止半导体衬底的器件隔离区域的过刻蚀的阻挡层膜，故即便是在栅极电极的间隔短的高集成化的半导体集成电路装置，特别是高集成化的DRAM的存储器栅网(memory mat)区域的MISFET中，也可以确保足够的连接孔底面的连接区域。结果是，即便是在高集成化的半导体集成电路装置中，也可以同时使用自匹配接触的技术和器件隔离区域的过刻蚀防止技术，使得实现半导体集成电路装置的高集成化和高可靠性成为可能。
(2)在上述半导体集成电路装置中，自匹配加工用绝缘膜可以与顶层绝缘膜和栅极电极的侧面紧接着地形成或者通过与自匹配加工用绝缘膜比较足够薄的膜厚形成，在自匹配加工用绝缘膜和顶层绝缘膜及栅极电极的侧面之间没有必要形成侧壁。就是说，可以把自匹配加工用绝缘膜用作栅极电极的侧壁，没有必要另外形成侧壁。为此，可以增加连接孔的开口容限，此外，还可以使工序简化，使工序的增加变成最小限度。
(3)此外，自匹配加工用绝缘膜可以作成为硅氮化膜，层间绝缘膜可以作成为硅氧化膜。这样一来，采用使用在以往的半导体集成电路装置的制造方法中频繁地使用，且其物理特性广为人知的硅氮化膜和硅氧化膜的办法，就可以用所确立的制造工序，容易地进行工序的设计和条件的选择，从而可以迅速地开始运转生产工序。
(4)此外，器件隔离区域可以作成为具有浅沟器件隔离构造的浅沟器件隔离区域，或具有用选择氧化法形成的厚的场绝缘膜的器件隔离区域。特别是在浅沟器件隔离区域的情况下，由于在有源区和器件隔离区域之间的边界区域中陡峻地形成了浅沟器件隔离区域，故因连接孔的形成时的微小的开口偏离而在器件隔离区域中形成的过刻蚀部分，与厚的场绝缘膜等比较变深，因上述开口偏离引起的过刻蚀的问题将会变得显著起来。因此，在应用具有浅沟器件隔离区域的半导体集成电路装置的本发明来防止器件隔离区域的过刻蚀的情况下，其效果是显著的。
(5)此外，本发明的半导体集成电路装置，含有DRAM的存储器栅网区域，且仅仅在存储器栅网区域中形成有自匹配加工用绝缘膜。就是说，仅仅在高集成化的要求强烈的存储器栅网区域中才形成自匹配加工用绝缘膜，实现存储器栅网区域的高集成化和高可靠性化，在高集成化的要求比较不强烈的外围电路区域等中，则不形成自匹配加工用绝缘膜。
倘采用这样的半导体集成电路装置，则由于在存储器栅网区域中将实现高集成化和高可靠性化，同时，在外围电路区域等中不形成自匹配加工用绝缘膜，所以，可以简化与栅极电极同时形成的布线层和上层之间的连接孔形成工序或外围电路区域的MISFET的半导体区域和上层之间的连接孔形成工序。就是说，在外围电路区域中也形成了自匹配加工用绝缘膜的情况下，在形成半导体区域与上层之间的连接孔时，用来刻蚀自匹配加工用绝缘膜的2阶段刻蚀是必须的，此外，在形成与栅极电极同时形成的布线层与上层之间的连接孔时，除了在栅极电极的上表面上形成的顶层绝缘膜的刻蚀之外，还要进行自匹配加工用绝缘膜的刻蚀，有使工序复杂化的可能性。但是，在本发明中，由于在外围电路区域中不形成自匹配加工用绝缘膜，故工序不会复杂化。
(6)此外，本发明的半导体集成电路装置，含有DRAM的存储器栅网区域，在存储器栅网区域以外的区域中形成的MISFET的栅极电极的侧面，通过用与自匹配加工用绝缘膜同一工序淀积的绝缘膜形成侧壁或紧接着侧面形成侧壁。
倘采用这样的半导体集成电路装置，则可以使在存储器栅网区域以外的区域中形成的MISFET的LDD(lightly Doped Drain，轻掺杂漏区)构造最佳化，实现存储器栅网区域以外的区域的MISFET的短沟化，从而提高其性能。
(7)本发明的半导体集成电路装置的制造方法，具备下述工序：(a)在半导体衬底的主面上形成器件隔离区域的工序；(b)在半导体衬底的整个面上顺次淀积将成为栅极绝缘膜的硅氧化膜、将成为栅极电极的硅氮化膜，并形成它们的叠层膜的工序；(c)以栅极电极为掩模离子注入杂质，在被器件隔离区域围起来的半导体衬底的主面的有源区内形成半导体区域的工序；(d)在半导体衬底的整个面上淀积自匹配加工用绝缘膜的工序；(e)在形成了自匹配加工用绝缘膜的半导体衬底的整个面上淀积层间绝缘膜的工序；(f)在自匹配加工用绝缘膜的刻蚀速度对于层间绝缘膜的刻蚀速度来说变得足够小的条件下选择性地刻蚀层间绝缘膜，对于栅极电极自匹配性地形成连接孔的一部分开口的第1刻蚀工序；(g)各向异性刻蚀连接孔的底部的自匹配加工用绝缘膜的第2刻蚀工序。
倘采用这样的半导体集成电路装置的制造方法，由于在形成了栅极电极和顶层绝缘膜之后，淀积自匹配加工用绝缘膜而无须形成侧壁，故可以充分地取得栅极电极间的接触容限。结果是可以提高在半导体集成电路装置的连接孔内形成的构件和在有源区内形成的半导体区域之间的连接可靠性。
此外，由于分成第1刻蚀工序和第2刻蚀工序这2个阶段来形成连接孔的开口，故可以对于栅极电极自匹配性地形成连接孔的开口，同时，还可以防止重叠到连接孔的底部上的器件隔离区域的过刻蚀。结果，可以在可以提高半导体集成电路装置的集成度的同时，还可以提高MISFET的特性，提高可靠性。另外，上述第1刻蚀工序和第2刻蚀工序，当然可以变成为连续工序。
(8)此外，(a)工序的器件隔离区域的形成，可以作成为下述两种构成中的任何一种构成：第1构成，在形成了浅沟之后，用硅氧化膜填埋浅沟，用深刻蚀或CMP法研磨硅氧化膜，使得在浅沟内部剩下硅氧化膜；第2构成，以图形化后的硅氮化膜为掩模，用热氧化法选择性地形成场绝缘膜。倘采用这样的半导体集成电路装置的制造方法，则可以制造具有浅沟器件隔离区域或用LOCOS法形成的厚的场绝缘膜的半导体集成电路装置。
(9)在本发明的半导体集成电路装置的制造方法中，可以把自匹配加工用绝缘膜变成为硅氮化膜，把层间绝缘膜变成为硅氧化膜，用使用含有C4F8和氩气的混合气体的等离子体刻蚀，进行第1工序中的刻蚀，用使用含有CHF3、CH4和氩气的混合气体的等离子体刻蚀，进行第2工序中的刻蚀。
倘采用这样的半导体集成电路装置的制造方法，由于用含有C4F8和氩气的混合气体的等离子体刻蚀，进行第1刻蚀工序，故可以在难于刻蚀硅氮化膜的条件下刻蚀硅氧化膜，即可以在对硅氧化膜具有足够的刻蚀选择比的条件下刻蚀硅氧化膜，可以以足够的加工容限刻蚀连接孔区域的层间绝缘膜，直到本身为阻挡层膜的半导体衬底主面上边的自匹配加工用绝缘膜为止。此外，由于用含有CHF3、CH4和氩气的混合气体的等离子体刻蚀，进行第2刻蚀工序，故可以容易地刻蚀由硅氮化膜构成的自匹配加工用绝缘膜。由于在第2刻蚀工序中，仅仅刻蚀比较薄的硅氮化膜，故可以以足够的加工容限形成连接孔的开口，其结果是，可以减小器件隔离区域的过刻蚀，这是前边说明过的。
(10)本发明的半导体集成电路装置的制造方法，在第2刻蚀工序中，还要加上刻蚀自匹配加工用绝缘膜的全部膜厚量所需要的刻蚀时间以下的过刻蚀。
之所以要加上这样的过刻蚀，是因为如上所述把自匹配加工用绝缘膜当作阻挡层膜用2阶段刻蚀形成连接孔的开口的缘故，但是，采用加上过刻蚀的办法，尽管会刻蚀一些有源区，但却可以确实地进行连接孔的开口，可以提高在连接孔底部上的连接可靠性。另外，由于要加上的过刻蚀在刻蚀自匹配加工用绝缘膜的全膜厚量所需要的刻蚀时间以下，故有源区的刻蚀量比有源区的刻蚀量相当低，由于可以使自匹配加工用绝缘膜薄到30～50nm，故在工艺方面这样的过刻蚀不会成为问题。
(11)本发明的半导体集成电路装置的制造方法，在半导体集成电路装置中具有DRAM的存储器栅网区域，具备在淀积了自匹配加工用绝缘膜后，在存储器栅网区域以外的栅极电极和顶层绝缘膜的侧面，把自匹配加工用绝缘膜夹在中间形成侧壁的工序。
倘采用这样的半导体集成电路装置的制造方法，则可以在存储器栅网区域以外的MISFET中形成合适的LDD构造。其结果是，可以进行存储器栅网区域以外的MISFET例如外围电路区域的MISFET的短沟化，可以提高该MISFET的性能。另外，外围电路区域的栅极电极间的间隔一般说存在有余量，故即便是在外围电路区域的MISFET的侧面形成了自匹配加工用绝缘膜，也可以形成侧壁。
(12)此外，本发明的半导体集成电路装置的制造方法，在半导体集成电路装置中具有DRAM的存储器栅网区域，具备在淀积了自匹配加工用绝缘膜之后，至少除去存储器栅网区域以外的半导体衬底的主面上的自匹配加工用绝缘膜的工序。
倘采用这样的半导体集成电路装置的制造方法，由于具备至少除去存储器栅网区域以外的半导体衬底的主面上的自匹配加工用绝缘膜的工序，所以可以除去例如DRAM的外围电路区域的自匹配加工用绝缘膜，因而可以容易地进行连接到外围电路区域MISFET的半导体区域或栅极电极上的连接孔的开口。
(13)另外，侧壁的形成，可以在淀积了自匹配加工用绝缘膜之后，以覆盖存储器栅网区域的光刻胶为掩模，刻蚀自匹配加工用绝缘膜，并除去光刻胶之后，在半导体衬底的整个面上淀积绝缘膜，各向异性刻蚀绝缘膜之后进行。另外，自匹配加工用绝缘膜的刻蚀，可以是在栅极电极的侧面上作为侧壁剩下的状态的各向异性刻蚀，此外也可以是不作为侧壁剩下的各向同性刻蚀。
此外，侧壁的形成，可以在淀积了自匹配加工用绝缘膜之后，淀积填埋由在存储器栅网区域中形成的栅极电极和顶层绝缘膜产生的凹凸的绝缘膜，并进行各向同性刻蚀之后进行。在这样的情况下，由于用绝缘膜填埋存储器栅网区域的栅极电极间隔，故无须用之后的各向异性刻蚀来刻蚀在存储器栅网区域的栅极电极间的半导体衬底主面上边形成的自匹配加工用绝缘膜，另一方面，存储器栅网区域以外的区域，例如外围电路区域的自匹配加工用绝缘膜，由于在外围电路区域的栅极电极的间隔中有余量，故在进行用来形成侧壁的绝缘膜的各向异性刻蚀之际，可以同时进行刻蚀。就是说，用来仅仅刻蚀外围电路区域的自匹配加工用绝缘膜的掩模形成工序可以省略。借助于此，可以简化工序。
在这些发明之内，对用代表性的发明得到的效果，简单地概括起来说明如下。
(1)即便是在高集成化的DRAM的存储单元区域中，也可以自匹配性地形成连接孔，同时，还可以防止连接孔底部的器件隔离区域的过刻蚀。
(2)在自匹配性地形成连接孔的同时，防止连接孔底部的器件隔离区域的过刻蚀的情况下，可以提高该连接孔的加工容限。
(3)在自匹配性地形成连接孔的同时，防止连接孔底部的器件隔离区域的过刻蚀的情况下，可以抑制工序的增加。
(4)在实现半导体集成电路装置的高集成化的同时，还可以提高DRAM的刷新特性，提高存储单元区域的晶体管特性。
本发明者在本发明之后进行的对众所周知的例子进行研究的结果，对于字线自匹配性地形成电容器的一方的电极的连接孔和位线连接孔的技术，登载于特开平4-342164号公报上。
此外，对于层间绝缘膜，在形成电容器的一方的电极的连接孔和位线连接孔的开口之际，设置氮化硅膜以防止半导体衬底或器件隔离用绝缘膜的过刻蚀的技术，已经公开于特愿平8-264075号公报和特愿平8-344906号公报上。此外，对于MOSFET上边的绝缘膜，在形成源或漏的连接孔的开口之际，设置硅氮化膜的技术，已经公开于特开平6-53162号公报上。
此外，在栅极电极的侧壁上具有由硅氮化膜和硅氧化膜构成的2重侧壁的半导体装置的制造方法，已经公开于特开平3-276729号公报上和特开平6-168955号公报上以及美国登录公报5364804号上。
工业上利用的可能性
如上所述，本发明的半导体集成电路装置及其制造方法，适合于微细加工、高集成化和高性能化，特别是适合于DRAM或电可改写非易失性存储器或逻辑电路和混合装配DRAM或电可改写非易失性存储器的高集成的半导体集成电路装置。

Claims (48)

1、一种半导体集成电路装置，该装置具有：
含有在半导体衬底的主面上边通过栅极绝缘膜形成的栅极电极和与栅极电极下部的半导体衬底主面的沟道区域接触的半导体区域的第1MISFET；
含有在半导体衬底的主面上边通过栅极绝缘膜形成的栅极电极和与栅极电极下部的半导体衬底主面的沟道区域接触的低浓度半导体区域和在低浓度半导体区域外侧设置的高浓度半导体区域的第2MISFET，
其特征是：
在第1和第2MISFET的栅极电极的上面形成顶层(cap)绝缘膜；
在第2MISFET的栅极电极的侧面，用第1绝缘膜形成的第1侧壁；
在其外侧形成用由与第1绝缘膜不同的构件构成的第2绝缘膜形成的第2侧壁；
在第1MISFET的栅极电极的侧面，用第1绝缘膜形成的第3侧壁；
上述高浓度半导体区域以相对于用第2绝缘膜形成的第2侧壁自匹配性地形成；
用所述第2绝缘膜在第1和第2MISFET上形成的层间绝缘膜；
相对于第3侧壁自匹配地形成在层间绝缘膜中的接触孔，该接触孔一直到达半导体衬底的主面；以及
在所述接触孔中形成的导体部分。
2、权利要求1所述的半导体集成电路装置，其特征是：上述第1绝缘膜形成由在上述第2和第1MISFET的栅极电极的侧面形成的硅氮化膜构成的第1和第3侧壁隔板，上述第2绝缘膜形成由把第1侧壁隔板夹在中间在上述第2MISFET的栅极电极的侧面形成的硅氧化膜构成的第2侧壁隔板。
3、权利要求1所述的半导体集成电路装置，其特征是：第1绝缘膜是在含有栅极电极的侧面的半导体衬底上形成的硅氮化膜，上述第2绝缘膜是把硅氮化膜夹在中间在栅极电极的侧面形成的硅氧化膜。
4、权利要求1所述的半导体集成电路装置，其特征是：上述第2MISFET含有N沟MISFET和P沟MISFET，且具有CMISFET构造。
5、权利要求1所述的半导体集成电路装置，其特征是：上述第1MISFET是配置在DRAM单元的存储器阵列区域内的DRAM的选择MISFET，在上述第1MISFET的上层形成的构件是DRAM的存储电容或位线。
6、权利要求5所述的半导体集成电路装置，其特征是：掺入到上述选择MISFET的半导体区域中的杂质是磷，在上述第2MISFET之内，在N沟MISFET的低浓度半导体区域或高浓度半导体区域中，至少掺入了砷。
7、权利要求6所述的半导体集成电路装置，其特征是：上述N沟MISFET含有第1N沟MISFET和第2N沟MISFET，上述第1N沟MISFET含有掺砷的低浓度半导体区域和掺砷的高浓度半导体区域，
上述第2N沟MISFET含有掺磷的低浓度半导体区域和掺砷的高浓度半导体区域。
8、权利要求7所述的半导体集成电路装置，其特征是：上述第1N沟MISFET含有向与上述低浓度半导体区域的下部的上述高浓度半导体区域接触的区域中掺入硼的半导体区域，上述第2N沟MISFET不含上述掺入硼的半导体区域。
9、权利要求5所述的半导体集成电路装置，其特征是：在上述选择MISFET的半导体区域的表面上不形成硅化物层，在上述第2MISFET的上述高浓度半导体区域的表面上形成硅化物层。
10、权利要求5所述的半导体集成电路装置，其特征是：上述选择MISFET的栅极绝缘膜的膜厚比上述第2MISFET的栅极绝缘膜的膜厚厚。
11、权利要求1所述的半导体集成电路装置，其特征是：其栅极绝缘膜是隧道绝缘膜的上述第1MISFET，是在上述栅极电极中含有浮置栅极电极和通过绝缘膜在上述浮置栅极电极上边形成的控制栅极电极的、配置在非易失性存储单元的存储器阵列中的浮置栅极式MISFET。
12、权利要求11所述的半导体集成电路装置，其特征是：上述第2MISFET的栅极绝缘膜的膜厚比上述第1MISFET的栅极绝缘膜的膜厚厚。
13、权利要求5所述的半导体集成电路装置，其特征是：在上述第1MISFET中，含有上述选择MISFET和上述浮置栅极式MISFET这两方。
14、权利要求13所述的半导体集成电路装置，其特征是：上述DRAM的位线和在上述浮置栅极式MISFET的上层形成的布线，用同一工序形成。
15、权利要求13或14所述的半导体集成电路装置，其特征是：上述选择MISFET、上述浮置栅极式MISFET、上述驱动DRAM的外围电路或逻辑电路的MISFET和驱动上述浮置栅极式MISFET的外围电路的MISFET的各个栅极绝缘膜的膜厚互不相同，可以使驱动上述浮置栅极式MISFET的外围电路的MISFET的栅极绝缘膜的膜厚，比上述浮置栅极式MISFET的栅极绝缘膜的膜厚厚，上述浮置栅极式MISFET的栅极绝缘膜的膜厚，比上述选择MISFET的栅极绝缘膜的膜厚厚，上述选择MISFET的栅极绝缘膜的膜厚比驱动上述DRAM的外围电路或逻辑电路的MISFET的栅极绝缘膜的膜厚厚。
16、权利要求1所述的半导体集成电路装置，其特征是：在形成上述第2MISFET的区域内，形成有覆盖上述第2MISFET和上述半导体衬底的硅氮化膜。
17、一种半导体集成电路装置的制造方法，其特征是具备下述工序：(a)在半导体衬底的主面上形成栅极绝缘膜的工序；(b)在上述栅极绝缘膜上边，形成栅极电极和顶层绝缘膜的工序；(c)用相对上述栅极电极自匹配的办法形成第1和第2MISFET的低浓度半导体区域的工序；(d)在上述栅极电极的侧面形成第1侧壁隔板的工序；(e)在上述第1侧壁隔板的外侧形成第2侧壁隔板的工序；(f)相对上述第2MISFET的上述第2侧壁隔板自匹配地形成高浓度半导体区域的工序；(g)在半导体衬底的整个面上淀积由硅氧化膜构成的层间绝缘膜的工序；(h)相对上述第1MISFET的上述第1侧壁隔板自匹配地刻蚀上述层间绝缘膜和上述第2侧壁隔板形成连接孔开口的工序；(i)在上述连接孔内形成导体部分的工序。
18、一种半导体集成电路装置的制造方法，其特征是具备下述工序：
(a)在半导体衬底的主面上形成栅极绝缘膜的工序；
(b)在上述栅极绝缘膜上边，形成栅极电极和顶层绝缘膜的工序；
(c)用相对上述栅极电极自匹配的办法形成第1和第2MISFET的低浓度半导体区域的工序；
(d)在具有上述栅极电极的侧面的上述半导体衬底的整个面上淀积硅氮化膜的工序；
(e)在把上述硅氮化膜夹在中间的上述栅极电极的侧面上形成侧壁隔板的工序；
(f)相对上述第2MISFET的上述侧壁隔板自匹配地形成高浓度半导体区域的工序；
(g)在上述半导体衬底的整个面上淀积由硅氧化膜构成的层间绝缘膜的工序；
(h)相对上述硅氮化膜自匹配地刻蚀上述层间绝缘膜和上述侧壁隔板形成开口，然后，刻蚀上述开口底部的上述硅氮化膜形成连接孔的开口的工序；
(i)在上述连接孔内形成导体部分的工序。
19、权利要求17或18所述的半导体集成电路装置的制造方法，其特征是：在上述(c)工序中，向上述第1MISFET的半导体区域注入磷，向上述第2MISFET的低浓度半导体区域之内至少一个以上的低浓度半导体区域注入砷。
20、权利要求17或18所述的半导体集成电路装置的制造方法，其特征是：在上述(a)工序中，上述第1MISFET的栅极绝缘膜和上述第2MISFET的栅极绝缘膜，用同一工序形成。
21、权利要求17或18所述的半导体集成电路装置的制造方法，其特征是：在上述(a)工序中，上述栅极绝缘膜的形成含有下述工序：在将要形成上述第1和第2MISFET的区域内形成第1栅极绝缘膜的工序；选择性地除去将要形成上述第2MISFET的区域的上述第1栅极绝缘膜的工序；在将要形成上述第2MISFET的区域上形成第2栅极绝缘膜的工序。
22、权利要求17或18所述的半导体集成电路装置的制造方法，其特征是：上述栅极绝缘膜是构成非易失性存储器的浮置栅极式MISFET的隧道绝缘膜，在上述栅极电极的形成中，含有在上述隧道绝缘膜上边形成上述浮置栅极式MISFET的浮置栅极电极的工序和在上述浮置栅极电极上边通过绝缘膜形成上述浮置栅极式MISFET的控制栅极电极的工序。
23、权利要求17或18所述的半导体集成电路装置的制造方法，其特征是：在上述(a)工序之前，具有在上述半导体衬底的主面上边，形成构成非易失性存储器的浮置栅极式MISFET的隧道绝缘膜，在上述隧道绝缘膜上边形成上述浮置栅极式MISFET的浮置栅极电极的工序。
24、权利要求23所述的半导体集成电路装置的制造方法，其特征是：在同一个工序中形成上述(b)工序中的栅极电极和上述浮置栅极式MISFET的控制栅极。
25、权利要求23所述的半导体集成电路装置的制造方法，其特征是：上述隧道绝缘膜的膜厚形成得比上述(a)工序中的栅极绝缘膜的膜厚还厚。
26、权利要求17或18所述的半导体集成电路装置的制造方法，其特征是：在上述(g)工序之前，还具有下述工序：在将要形成上述第2MISFET的区域上，淀积第2硅氮化膜，在对于上述第2硅氮化膜可以使用刻蚀选择比的条件下刻蚀形成连接上述第2MISFET和在其上层形成的构件的导电部分的上述层间绝缘膜以形成开口，再刻蚀上述开口底部的上述第2硅氮化膜形成连接孔的开口，形成导电部分。
27、权利要求26所述的半导体集成电路装置的制造方法，其特征是：上述第2硅氮化膜和作为上述第1绝缘膜形成的硅氮化膜用同一工序形成。
28、一种具有与第1MISFET和电容元件串联的存储单元和用多个第2MISFET构成的外围电路的半导体集成电路装置，该装置还具备：
用来形成上述第1MISFET的第1区域和用来形成上述第2MISFET的第2区域的半导体衬底；
在上述第1区域中，通过栅极绝缘膜在上述半导体衬底的主面上形成第1栅极电极，和在上述第2区域中，通过栅极绝缘膜在上述半导体衬底的主面上形成第2栅极电极；
在上述第1区域中，在上述第1栅极电极上边形成，且具有与上述第1栅极电极同样的平面形状的第1绝缘膜，在上述第2区域中，在上述第2栅极电极上边形成，且具有与上述第2栅极电极同样的平面形状的第2绝缘膜；
在上述第1区域中的第1栅极电极两端形成的第1半导体区域，以及在上述第2区域中的第2栅极电极两端形成的第2和第3半导体区域；
在上述第2区域中，由在上述第2栅极电极的侧壁上形成的第3绝缘膜构成的第1侧壁隔板，和由在上述第1侧壁隔板的侧壁上形成的第4绝缘膜构成的第2侧壁隔板；
在上述第1区域中，由在上述第1栅极电极的侧壁上形成的第3绝缘膜构成的第3侧壁隔板；
用所述第4绝缘膜在第1和第2MISFET上形成的层间绝缘膜；
相对于第3侧壁自匹配地形成在层间绝缘膜中的接触孔，该接触孔一直到达半导体衬底的主面；以及
在所述接触孔中形成的导体层，与所述第1半导体区域接触；
上述第1半导体区域相对上述第1栅极电极自匹配性地形成，上述第2半导体区域相对上述第2栅极电极自匹配性地形成，上述第3半导体区域相对上述第2侧壁隔板自匹配性地形成，
上述第3绝缘膜和上述第4绝缘膜由不同的构件构成。
29、权利要求28所述的半导体集成电路装置，其特征是：上述第3绝缘膜是氮化硅膜，上述第4绝缘膜是氧化硅膜。
30、权利要求29所述的半导体集成电路装置，其特征是：上述第1侧壁隔板与上述第2侧壁隔板的宽度的合计宽度，比上述第3侧壁隔板的宽度大。
31、权利要求30所述的半导体集成电路装置，其特征是：上述第1侧壁隔板的宽度与上述第3侧壁隔板的宽度相等。
32、权利要求28所述的半导体集成电路装置，其特征是：上述导体层连接到上述电容元件的一方的电极上。
33、权利要求28所述的半导体集成电路装置，其特征是还具有：
连接到上述存储单元上，并在行方向上延伸的字线；
连接到上述存储单元上，并在列方向上延伸的数据线。
34、权利要求33所述的半导体集成电路装置，其特征是：上述导体层连接到上述数据线上。
35、一种半导体集成电路装置，该装置由在行方向上延伸的字线、在列方向上延伸的数据线、在字线和数据线的交点部分上连接到上述字线和数据线上的存储单元和连接到上述字线或数据线上的外围电路构成，上述存储单元由串联连接的第1MISFET和电容元件构成，上述外围电路由多个第2MISFET构成，
其特征是具有：
用来形成上述存储单元的第1区域和用来形成上述外围电路的第2区域的半导体衬底；
在上述第1区域中，在上述半导体衬底的主面上形成的作为字线起作用的2条第1导体层，和在上述第2区域中，通过栅极绝缘膜在上述半导体衬底的主面上形成的栅极电极；
在上述第1区域中，在上述第1导体层上边形成，且具有与上述第1导体层同样的平面形状的第1绝缘膜，在上述第2区域中，在上述栅极电极上边形成，且具有与上述栅极电极同样的平面形状的第2绝缘膜；
在上述第1区域中，在上述2条第1导体层之间形成的第1半导体区域，和在上述第2区域中，在上述栅极电极的两端形成的第2半导体区域和第3半导体区域；
在上述第2区域中，由在上述栅极电极的侧壁上形成的第3绝缘膜构成的第1侧壁隔板，和由在上述第1侧壁隔板的侧壁上形成的第4绝缘膜构成的第2侧壁隔板；
在上述第1区域中，由在上述第1导体层的侧壁上形成的第3绝缘膜构成的第3侧壁隔板；
用所述第4绝缘膜在所述第1和第2MISFET上形成的层间绝缘膜；
相对于第3侧壁自匹配地形成在所述层间绝缘膜中的接触孔，该接触孔一直到达所述半导体衬底的主面；以及
在所述接触孔中形成的导体层，与所述第1半导体区域接触；
上述第1半导体区域，相对上述第1导体层自匹配性地形成，上述第2半导体区域，相对上述栅极电极自匹配性地形成，上述第3半导体区域，相对上述第2侧壁隔板自匹配性地形成；
上述第3绝缘膜和上述第4绝缘膜由不同的构件构成。
36、一种具有与第1MISFET和电容元件串联连接的存储单元和由第2MISFET构成的外围电路的半导体集成电路装置的制造方法，该方法具备下述工序：
(a)准备具有形成上述存储单元的第1区域和形成上述外围电路的第2区域的半导体衬底的工序；
(b)在上述半导体衬底上边形成第1导体层，在上述第1导体层上边形成第1绝缘膜的工序；
(c)采用使上述第1导体层、第1绝缘膜图形化的办法，在上述第1区域上形成第1MISFET的第1栅极电极，在上述第2区域上形成第2MISFET的第2栅极电极的工序；
(d)为了相对上述第2栅极电极自匹配性地形成第1半导体区域，向上述第2区域中导入第1导电型杂质的工序；
(e)淀积第2绝缘膜，使得把上述第1和第2栅极电极覆盖起来的工序；
(f)在上述第2区域中，采用对上述第2绝缘膜施行各向异性刻蚀的办法，在上述第2栅极电极的侧壁上形成第1侧壁隔板的工序；
(g)在上述第2区域中，淀积第3绝缘膜，使得把上述第2栅极电极和第1侧壁隔板覆盖起来的工序；
(h)在上述第2区域中，采用对上述第3绝缘膜施行各向异性刻蚀的办法，在上述第1侧壁隔板的侧壁上形成第2侧壁隔板的工序；
(i)为了相对上述第2侧壁隔板自匹配性地形成第2半导体区域，向上述第2区域中导入第1导电型杂质的工序；
(j)在上述第1区域中，淀积第4绝缘膜的工序；
(k)在上述第1区域中形成开口，使得其一部分与上述第1栅极电极重叠，使上述半导体衬底的主面的一部分露出来的工序；
(l)在上述第1区域中，在上述开口内形成第2导体层的工序，
上述第2导体层和上述第1栅极电极，用上述第2绝缘膜进行电隔离，
上述第3绝缘膜和上述第4绝缘膜由同一绝缘膜构成。
37、权利要求36所述的半导体集成电路装置的制造方法，其特征是：上述第2绝缘膜和第3绝缘膜由不同的构件构成。
38、权利要求37所述的半导体集成电路装置的制造方法，其特征是：
在上述工序(e)和上述工序(f)间，
具有形成选择覆盖上述第1区域的掩模层的工序，在上述工序(f)中，对于上述第1区域的第2绝缘膜，不施行各向异性刻蚀。
39、权利要求38所述的半导体集成电路装置的制造方法，其特征是：
从上述工序(f)到工序(i)，在剩下上述掩模层的状态下实施。
40、权利要求38所述的半导体集成电路装置的制造方法，其特征是：上述工序(k)，由下述工序构成：
(m)对于上述第1绝缘膜，在上述第4绝缘膜的刻蚀量变大的条件下刻蚀上述第4绝缘膜的工序；
(n)对于上述半导体衬底或上述第4绝缘膜，在上述第1绝缘膜的刻蚀量变大的条件下刻蚀上述第1绝缘膜的工序。
41、权利要求40所述的半导体集成电路装置的制造方法，其特征是：在上述工序(a)和(b)之间，
还具有在半导体衬底表面上形成器件隔离区域的工序。
42、权利要求41所述的半导体集成电路装置的制造方法，其特征是：
形成上述器件隔离区域的工序具有：
在半导体衬底表面上形成沟的工序；
用第5绝缘膜选择性地埋入上述沟内的工序。
43、权利要求38所述的半导体集成电路装置的制造方法，其特征是：在形成了上述第4绝缘膜之后，具有研磨第4绝缘膜表面的工序。
44、权利要求36所述的半导体集成电路装置的制造方法，其特征是：在上述工序(f)中，在上述第1区域的上述第1栅极电极的侧壁上也形成第1侧壁隔板。
45、权利要求44所述的半导体集成电路装置的制造方法，其特征是：上述工序(k)，在上述第4绝缘膜的刻蚀量对于上述第2绝缘膜的刻蚀量变大的条件下进行。
46、权利要求45所述的半导体集成电路装置的制造方法，其特征是：上述第2绝缘膜是氮化硅膜，上述第4绝缘膜是氧化硅膜。
47、权利要求46所述的半导体集成电路装置的制造方法，其特征是：在形成了上述第4绝缘膜之后，具有研磨第4绝缘膜表面的工序。
48、一种具有与第1MISFET和电容元件串联连接的存储单元和由第2MISFET构成的外围电路的半导体集成电路装置的制造方法，该方法具备下述工序：
(a)准备具有形成上述存储单元的第1区域和形成上述外围电路的
   第2区域的半导体衬底的工序；
(b)在上述半导体衬底上边形成第1导体层，在上述第1导体层上
   边形成第1绝缘膜的工序；
(c)采用使上述第1导体层、第1绝缘膜图形化的办法，在上述第
   1区域上形成第1MISFET的第1栅极电极，在上述第2区域上
   形成第2MISFET的第2栅极电极的工序；
(d)为了相对上述第2栅极电极自匹配性地形成第1半导体区域，
   向上述第2区域中导入第1导电型杂质的工序；
(e)淀积第2绝缘膜，使得把上述第1和第2栅极电极覆盖起来的
   工序；
(f)在上述第2区域中，采用对上述第2绝缘膜施行各向异性刻蚀
   的办法，在上述第2栅极电极的侧壁上形成第1侧壁隔板的工
   序；
(g)在上述第2区域中，淀积第3绝缘膜，使得把上述第2栅极电
   极和第1侧壁隔板覆盖起来的工序；
(h)在上述第2区域中，采用对上述第3绝缘膜施行各向异性刻蚀
   的办法，在上述第1侧壁隔板的侧壁上形成第2侧壁隔板的工
   序；
(i)为了相对上述第2侧壁隔板自匹配性地形成第2半导体区域，
   向上述第2区域中导入第1导电型杂质的工序；
(j)在上述第2区域中，在上述第2半导体区域的表面上淀积高熔
   点金属的工序；
(k)采用施行热处理的办法，在上述第2半导体区域表面上，形成
   高熔点金属硅化物层的工序；
(l)除去未反应的高熔点金属的工序；
(m)在上述第1区域中，淀积第4绝缘膜的工序；
(n)在上述第1区域中形成开口，使得其一部分与上述第1栅极电
   极重叠，使上述半导体衬底主面的一部分露出来的工序；
(o)在上述第1区域中，在上述开口内形成第2导体层的工序，
上述第2导体层和上述第1栅极电极，用上述第2绝缘膜进行电隔离，
上述第3绝缘膜和上述第4绝缘膜由同一绝缘膜构成。
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