JP3105288B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、例えばフローティングゲートおよびコ
ントロールゲートからなる二層ゲート電極を有するＭＩ
ＳＦＥＴでメモリセルを構成した不揮発性メモリなどに
適用して有効な技術に関するものである。
製造技術に関し、例えばフローティングゲートおよびコ
ントロールゲートからなる二層ゲート電極を有するＭＩ
ＳＦＥＴでメモリセルを構成した不揮発性メモリなどに
適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＥＰＲＯＭやフラッシュメモリなどの不
揮発性メモリは、第一のゲート絶縁膜上に形成したフロ
ーティングゲートの上に第二のゲート絶縁膜を介してコ
ントロールゲートを積層した二層ゲート電極構造のＭＩ
ＳＦＥＴでメモリセルを構成している。
揮発性メモリは、第一のゲート絶縁膜上に形成したフロ
ーティングゲートの上に第二のゲート絶縁膜を介してコ
ントロールゲートを積層した二層ゲート電極構造のＭＩ
ＳＦＥＴでメモリセルを構成している。
【０００３】従来より、二層ゲート電極構造のＭＩＳＦ
ＥＴの第二ゲート絶縁膜は、多結晶シリコン膜からなる
フローティングゲートの表面を熱酸化して形成した酸化
珪素膜によって構成されているが、不揮発性メモリの書
込み、消去、読出しを高速で行うためには、この第二ゲ
ート絶縁膜の薄膜化が必須となる。
ＥＴの第二ゲート絶縁膜は、多結晶シリコン膜からなる
フローティングゲートの表面を熱酸化して形成した酸化
珪素膜によって構成されているが、不揮発性メモリの書
込み、消去、読出しを高速で行うためには、この第二ゲ
ート絶縁膜の薄膜化が必須となる。
【０００４】ところが、酸化珪素膜で構成された第二ゲ
ート絶縁膜を薄膜化すると、絶縁耐圧が低下してしまう
という問題があるため、近年、酸化珪素膜の上に窒化珪
素膜および酸化珪素膜を順次積層した、いわゆるＯＮＯ
構造の第二ゲート絶縁膜が提案されている。
ート絶縁膜を薄膜化すると、絶縁耐圧が低下してしまう
という問題があるため、近年、酸化珪素膜の上に窒化珪
素膜および酸化珪素膜を順次積層した、いわゆるＯＮＯ
構造の第二ゲート絶縁膜が提案されている。
【０００５】上記ＯＮＯ構造の第二ゲート絶縁膜は、バ
リヤハイトの高い上下部の酸化珪素膜によって膜のリー
ク電流を抑制し、かつ誘電率の高い窒化珪素膜によって
電界緩和を図ることで絶縁耐圧を向上することができる
ので、実効酸化珪素膜換算膜厚を薄くすることができ、
これにより、メモリセルの書込み、消去、読出しを高速
化することができるという利点がある。
リヤハイトの高い上下部の酸化珪素膜によって膜のリー
ク電流を抑制し、かつ誘電率の高い窒化珪素膜によって
電界緩和を図ることで絶縁耐圧を向上することができる
ので、実効酸化珪素膜換算膜厚を薄くすることができ、
これにより、メモリセルの書込み、消去、読出しを高速
化することができるという利点がある。
【０００６】上記ＯＮＯ構造の第二ゲート絶縁膜を形成
するには、多結晶シリコン膜からなるフローティングゲ
ートを熱酸化してその表面に下部酸化珪素膜を形成し、
次いでこの酸化珪素膜の上にＣＶＤ法を用いて窒化珪素
膜を堆積した後、この窒化珪素膜を熱酸化してその表面
に上部酸化珪素膜を形成する。
するには、多結晶シリコン膜からなるフローティングゲ
ートを熱酸化してその表面に下部酸化珪素膜を形成し、
次いでこの酸化珪素膜の上にＣＶＤ法を用いて窒化珪素
膜を堆積した後、この窒化珪素膜を熱酸化してその表面
に上部酸化珪素膜を形成する。
【０００７】なお、二層ゲート電極構造を有するＭＩＳ
ＦＥＴでメモリセルを構成した不揮発性メモリについて
は、特開平２−２９５１７０号公報などに記載がある。
ＦＥＴでメモリセルを構成した不揮発性メモリについて
は、特開平２−２９５１７０号公報などに記載がある。
【０００８】
【発明が解決しようとする課題】しかしながら、フロー
ティングゲートの上にＯＮＯ構造の第二ゲート絶縁膜を
形成しようとすると、下記のような問題が生ずる。
ティングゲートの上にＯＮＯ構造の第二ゲート絶縁膜を
形成しようとすると、下記のような問題が生ずる。
【０００９】まず、第二ゲート絶縁膜の上には、多結晶
シリコン膜（または多結晶シリコン膜の上に高融点金属
シリサイド膜を積層したポリサイド膜）からなるコント
ロールゲートが形成されるが、この多結晶シリコン膜中
には、不純物（例えばリン）が高濃度にドープされるた
め、この不純物がコントロールゲート形成後の熱処理に
よって第二ゲート絶縁膜の上部酸化珪素膜中に拡散し、
第二ゲート絶縁膜の絶縁耐圧が低下したり、リーク電流
が増大したりする問題がある。
シリコン膜（または多結晶シリコン膜の上に高融点金属
シリサイド膜を積層したポリサイド膜）からなるコント
ロールゲートが形成されるが、この多結晶シリコン膜中
には、不純物（例えばリン）が高濃度にドープされるた
め、この不純物がコントロールゲート形成後の熱処理に
よって第二ゲート絶縁膜の上部酸化珪素膜中に拡散し、
第二ゲート絶縁膜の絶縁耐圧が低下したり、リーク電流
が増大したりする問題がある。
【００１０】また、不揮発性メモリの製造工程では、多
結晶シリコン膜（またはポリサイド膜）を用いてメモリ
セルのコントロールゲートと周辺回路のＭＩＳＦＥＴの
ゲート電極とを同一工程で形成するので、第二ゲート絶
縁膜を形成した後、周辺ＭＩＳＦＥＴのゲート絶縁膜の
形成に先立ってフッ酸水溶液による基板表面のエッチン
グ（前洗浄）が行われるが、このとき上記第二ゲート絶
縁膜の上部酸化珪素膜がエッチングされてＯＮＯ構造が
損なわれてしまうという問題がある。
結晶シリコン膜（またはポリサイド膜）を用いてメモリ
セルのコントロールゲートと周辺回路のＭＩＳＦＥＴの
ゲート電極とを同一工程で形成するので、第二ゲート絶
縁膜を形成した後、周辺ＭＩＳＦＥＴのゲート絶縁膜の
形成に先立ってフッ酸水溶液による基板表面のエッチン
グ（前洗浄）が行われるが、このとき上記第二ゲート絶
縁膜の上部酸化珪素膜がエッチングされてＯＮＯ構造が
損なわれてしまうという問題がある。
【００１１】また、ＯＮＯ構造の第二ゲート絶縁膜は、
リーク電流を有効に抑制するために上下の酸化珪素膜の
膜厚を少なくとも３〜５ｎｍ以上にする必要があるが、
上部酸化珪素膜は窒化珪素膜の熱酸化で形成されるため
に酸化速度が遅く、上記した膜厚を確保するためには熱
酸化を長時間行う必要があるという問題がある。
リーク電流を有効に抑制するために上下の酸化珪素膜の
膜厚を少なくとも３〜５ｎｍ以上にする必要があるが、
上部酸化珪素膜は窒化珪素膜の熱酸化で形成されるため
に酸化速度が遅く、上記した膜厚を確保するためには熱
酸化を長時間行う必要があるという問題がある。
【００１２】本発明は、これらの問題点に着目してなさ
れたものであり、その目的は、不揮発性メモリのメモリ
セルを構成するＭＩＳＦＥＴの第二ゲート絶縁膜を薄膜
化することのできる技術を提供することにある。
れたものであり、その目的は、不揮発性メモリのメモリ
セルを構成するＭＩＳＦＥＴの第二ゲート絶縁膜を薄膜
化することのできる技術を提供することにある。
【００１３】また、本発明の他の目的は、上部酸化珪素
膜中にコントロールゲート中の不純物が拡散することに
よって生じる第二ゲート絶縁膜の劣化を防止することの
できる技術を提供することにある。
膜中にコントロールゲート中の不純物が拡散することに
よって生じる第二ゲート絶縁膜の劣化を防止することの
できる技術を提供することにある。
【００１４】また、本発明の他の目的は、不揮発性メモ
リの製造に際して、メモリセルの形成プロセスと周辺回
路の形成プロセスとのコンパチビリティ（適合性）を良
好にすることのできる技術を提供することにある。
リの製造に際して、メモリセルの形成プロセスと周辺回
路の形成プロセスとのコンパチビリティ（適合性）を良
好にすることのできる技術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本発明は、メモリセルと
周辺回路とを有する半導体集積回路装置の製造方法であ
って、メモリセル形成領域および周辺回路形成領域の半
導体基板にフィールド絶縁膜を形成する第１工程と、前
記半導体基板の表面をフッ酸水溶液で前洗浄した後、前
記半導体基板上に第一ゲート絶縁膜を形成する第２工程
と、前記フィールド絶縁膜の上部および前記第一ゲート
絶縁膜の上部に第一の多結晶シリコン膜を形成する第３
工程と、前記第一の多結晶シリコン膜の上部に第一の酸
化珪素膜を形成する第４工程と、前記第一の酸化珪素膜
の上部に高誘電体膜を形成する第５工程と、前記高誘電
体膜の上部に第二の酸化珪素膜を形成する第６工程と、
前記第二の酸化珪素膜の上部に窒化珪素膜を形成する第
７工程と、前記周辺回路領域の前記窒化珪素膜、前記第
二の酸化珪素膜、前記高誘電体膜、前記第一の酸化珪素
膜および前記第一の多結晶シリコン膜を除去する第８工
程と、前記半導体基板の表面をフッ酸水溶液で前洗浄し
た後、前記周辺回路形成領域の前記半導体基板上にゲー
ト絶縁膜を形成する第９工程と、前記メモリセル形成領
域の前記窒化珪素膜の上部および前記周辺回路形成領域
の前記ゲート絶縁膜の上部に、不純物を含有する第二の
多結晶シリコン膜を形成する第１０工程と、前記メモリ
セル形成領域の前記第二の多結晶シリコン膜、前記窒化
珪素膜、前記第二の酸化珪素膜、前記高誘電体膜、前記
第一の酸化珪素膜および前記第一の多結晶シリコン膜を
順次エッチングすることにより、フローティングゲー
ト、第二ゲート絶縁膜およびコントロールゲートを形成
し、前記周辺回路形成領域の前記第二の多結晶シリコン
膜をエッチングすることにより、ゲート電極を形成する
第１１工程とを有しているものである。
周辺回路とを有する半導体集積回路装置の製造方法であ
って、メモリセル形成領域および周辺回路形成領域の半
導体基板にフィールド絶縁膜を形成する第１工程と、前
記半導体基板の表面をフッ酸水溶液で前洗浄した後、前
記半導体基板上に第一ゲート絶縁膜を形成する第２工程
と、前記フィールド絶縁膜の上部および前記第一ゲート
絶縁膜の上部に第一の多結晶シリコン膜を形成する第３
工程と、前記第一の多結晶シリコン膜の上部に第一の酸
化珪素膜を形成する第４工程と、前記第一の酸化珪素膜
の上部に高誘電体膜を形成する第５工程と、前記高誘電
体膜の上部に第二の酸化珪素膜を形成する第６工程と、
前記第二の酸化珪素膜の上部に窒化珪素膜を形成する第
７工程と、前記周辺回路領域の前記窒化珪素膜、前記第
二の酸化珪素膜、前記高誘電体膜、前記第一の酸化珪素
膜および前記第一の多結晶シリコン膜を除去する第８工
程と、前記半導体基板の表面をフッ酸水溶液で前洗浄し
た後、前記周辺回路形成領域の前記半導体基板上にゲー
ト絶縁膜を形成する第９工程と、前記メモリセル形成領
域の前記窒化珪素膜の上部および前記周辺回路形成領域
の前記ゲート絶縁膜の上部に、不純物を含有する第二の
多結晶シリコン膜を形成する第１０工程と、前記メモリ
セル形成領域の前記第二の多結晶シリコン膜、前記窒化
珪素膜、前記第二の酸化珪素膜、前記高誘電体膜、前記
第一の酸化珪素膜および前記第一の多結晶シリコン膜を
順次エッチングすることにより、フローティングゲー
ト、第二ゲート絶縁膜およびコントロールゲートを形成
し、前記周辺回路形成領域の前記第二の多結晶シリコン
膜をエッチングすることにより、ゲート電極を形成する
第１１工程とを有しているものである。
【００１７】
【作用】上記した手段によれば、第二の絶縁膜の上部酸
化珪素膜の上にバリヤ膜を積層したことにより、第二の
電極中の不純物が第二の絶縁膜中に拡散するのを防止す
ることができるので、第二絶縁膜の絶縁耐圧が向上し、
かつリーク電流が抑制される。
化珪素膜の上にバリヤ膜を積層したことにより、第二の
電極中の不純物が第二の絶縁膜中に拡散するのを防止す
ることができるので、第二絶縁膜の絶縁耐圧が向上し、
かつリーク電流が抑制される。
【００１８】以下、実施例を用いて本発明を詳述する。
なお、実施例を説明するための全図において同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
なお、実施例を説明するための全図において同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
【００１９】
【実施例】図１は、本発明の一実施例であるフラッシュ
メモリ（またはＥＰＲＯＭ）のメモリセルを示す半導体
基板の要部断面図である。
メモリ（またはＥＰＲＯＭ）のメモリセルを示す半導体
基板の要部断面図である。
【００２０】例えばｐ- 形のシリコン単結晶からなる半
導体基板１には、ｐ形のウエル２ａが形成されており、
このウエル２ａの表面のフィールド絶縁膜３によって囲
まれたアクティブ領域には、メモリセルを構成するｎチ
ャネル形ＭＩＳＦＥＴ（Ｑm)が形成されている。
導体基板１には、ｐ形のウエル２ａが形成されており、
このウエル２ａの表面のフィールド絶縁膜３によって囲
まれたアクティブ領域には、メモリセルを構成するｎチ
ャネル形ＭＩＳＦＥＴ（Ｑm)が形成されている。
【００２１】上記ｎチャネル形ＭＩＳＦＥＴ（Ｑm)は、
ｎ+ 半導体領域４ａ、ｎ半導体領域４ｂ、第一ゲート絶
縁膜５、フローティングゲート６、第二ゲート絶縁膜７
およびコントロールゲート８によって構成されている。
ｎ+ 半導体領域４ａ、ｎ半導体領域４ｂ、第一ゲート絶
縁膜５、フローティングゲート６、第二ゲート絶縁膜７
およびコントロールゲート８によって構成されている。
【００２２】上記ｎチャネル形ＭＩＳＦＥＴ（Ｑm)の第
一ゲート絶縁膜５は、例えば酸化珪素からなり、その膜
厚はフラッシュメモリで１０ｎｍ程度、ＥＰＲＯＭでは
１５〜２０ｎｍ程度である。また、フローティングゲー
ト６は、例えばリンをドープした多結晶シリコンからな
り、その膜厚は１００〜２００ｎｍ程度である。
一ゲート絶縁膜５は、例えば酸化珪素からなり、その膜
厚はフラッシュメモリで１０ｎｍ程度、ＥＰＲＯＭでは
１５〜２０ｎｍ程度である。また、フローティングゲー
ト６は、例えばリンをドープした多結晶シリコンからな
り、その膜厚は１００〜２００ｎｍ程度である。
【００２３】第二ゲート絶縁膜７は、膜厚３〜５ｎｍ程
度の下部酸化珪素膜７ａ、膜厚１０〜２０ｎｍ程度の下
部窒化珪素膜（高誘電体膜）７ｂ、膜厚３ｎｍ程度の上
部酸化珪素膜７ｃおよび膜厚３〜５ｎｍ程度の上部窒化
珪素膜（バリヤ膜）７ｄからなり、実効酸化珪素膜換算
膜厚は、１３〜２４ｎｍ程度である。
度の下部酸化珪素膜７ａ、膜厚１０〜２０ｎｍ程度の下
部窒化珪素膜（高誘電体膜）７ｂ、膜厚３ｎｍ程度の上
部酸化珪素膜７ｃおよび膜厚３〜５ｎｍ程度の上部窒化
珪素膜（バリヤ膜）７ｄからなり、実効酸化珪素膜換算
膜厚は、１３〜２４ｎｍ程度である。
【００２４】回路のワード線を兼ねるコントロールゲー
ト８は、例えばリンをドープした多結晶シリコン膜の上
にタングステンシリサイド（ＷＳｉX )膜を積層したポ
リサイドからなり、上記多結晶シリコン膜、タングステ
ンシリサイド膜の膜厚はそれぞれ１００ｎｍ程度であ
る。
ト８は、例えばリンをドープした多結晶シリコン膜の上
にタングステンシリサイド（ＷＳｉX )膜を積層したポ
リサイドからなり、上記多結晶シリコン膜、タングステ
ンシリサイド膜の膜厚はそれぞれ１００ｎｍ程度であ
る。
【００２５】上記フローティングゲート６、第二ゲート
絶縁膜７およびコントロールゲート８の側壁には、例え
ば酸化珪素からなるサイドウォールスペーサ９が形成さ
れており、コントロールゲート８の上面には、例えば酸
化珪素からなる絶縁膜１０が形成されている。
絶縁膜７およびコントロールゲート８の側壁には、例え
ば酸化珪素からなるサイドウォールスペーサ９が形成さ
れており、コントロールゲート８の上面には、例えば酸
化珪素からなる絶縁膜１０が形成されている。
【００２６】上記ｎチャネル形ＭＩＳＦＥＴ（Ｑm)の上
層には、例えば酸化珪素からなる絶縁膜１１、例えばＢ
ＰＳＧ(Boro Phospho Silicate Glass) からなる層間絶
縁膜１２が順次堆積されており、層間絶縁膜１２の上に
は、例えばＡｌ合金からなるデータ線（ＤＬ）が形成さ
れている。
層には、例えば酸化珪素からなる絶縁膜１１、例えばＢ
ＰＳＧ(Boro Phospho Silicate Glass) からなる層間絶
縁膜１２が順次堆積されており、層間絶縁膜１２の上に
は、例えばＡｌ合金からなるデータ線（ＤＬ）が形成さ
れている。
【００２７】上記データ線（ＤＬ）は、第一ゲート絶縁
膜５、絶縁膜１１および層間絶縁膜１２に開孔したコン
タクトホール１３を通じてｎチャネル形ＭＩＳＦＥＴ
（Ｑm)の一方のｎ+ 半導体領域４ａと電気的に接続され
ている。
膜５、絶縁膜１１および層間絶縁膜１２に開孔したコン
タクトホール１３を通じてｎチャネル形ＭＩＳＦＥＴ
（Ｑm)の一方のｎ+ 半導体領域４ａと電気的に接続され
ている。
【００２８】次に、上記メモリセルを有する不揮発性メ
モリの製造方法を図２〜図１２を用いて説明する。
モリの製造方法を図２〜図１２を用いて説明する。
【００２９】まず、図２に示すように、半導体基板１の
メモリセル形成領域（Ｍ）と周辺回路のｎチャネル形Ｍ
ＩＳＦＥＴ形成領域とにｐ形のウエル２ａを、また周辺
回路のｐチャネル形ＭＩＳＦＥＴ形成領域にｎ形のウエ
ル２ｂをそれぞれ形成した後、ＭＩＳＦＥＴを分離する
ためのフィールド絶縁膜３およびｐ形のチャネルストッ
パ領域１４をＬＯＣＯＳ法によって形成する。
メモリセル形成領域（Ｍ）と周辺回路のｎチャネル形Ｍ
ＩＳＦＥＴ形成領域とにｐ形のウエル２ａを、また周辺
回路のｐチャネル形ＭＩＳＦＥＴ形成領域にｎ形のウエ
ル２ｂをそれぞれ形成した後、ＭＩＳＦＥＴを分離する
ためのフィールド絶縁膜３およびｐ形のチャネルストッ
パ領域１４をＬＯＣＯＳ法によって形成する。
【００３０】続いて、半導体基板１の表面をフッ酸水溶
液でエッチングした後、８００℃のウエット酸化によっ
て半導体基板１の表面に第一ゲート絶縁膜５を形成す
る。なお、第一ゲート絶縁膜５の形成に先立って、また
はその後、メモリセル形成領域（Ｍ）の半導体基板１に
ＢＦ2 イオンを６０ｋｅＶで２×１０12／cm2 程度注入
することによっでチャネルドープ層（図示せず）を形成
する。
液でエッチングした後、８００℃のウエット酸化によっ
て半導体基板１の表面に第一ゲート絶縁膜５を形成す
る。なお、第一ゲート絶縁膜５の形成に先立って、また
はその後、メモリセル形成領域（Ｍ）の半導体基板１に
ＢＦ2 イオンを６０ｋｅＶで２×１０12／cm2 程度注入
することによっでチャネルドープ層（図示せず）を形成
する。
【００３１】次に、図３に示すように、ＣＶＤ法を用い
て半導体基板１の上に多結晶シリコン膜６ａを堆積す
る。この多結晶シリコン膜６ａには、その堆積時に２×
１０20／cm2 のリンを同時にドープして低抵抗化する。
て半導体基板１の上に多結晶シリコン膜６ａを堆積す
る。この多結晶シリコン膜６ａには、その堆積時に２×
１０20／cm2 のリンを同時にドープして低抵抗化する。
【００３２】次に、図４に示すように、上記多結晶シリ
コン膜６ａの上に下部酸化珪素膜７ａ、下部窒化珪素膜
７ｂ、上部酸化珪素膜７ｃおよび上部窒化珪素膜７ｄの
四層膜からなる第二ゲート絶縁膜７を形成する。
コン膜６ａの上に下部酸化珪素膜７ａ、下部窒化珪素膜
７ｂ、上部酸化珪素膜７ｃおよび上部窒化珪素膜７ｄの
四層膜からなる第二ゲート絶縁膜７を形成する。
【００３３】上記第二ゲート絶縁膜７を形成するには、
まず、半導体基板１を窒素と酸素の混合ガス雰囲気中、
９５０℃程度で熱処理することにより、多結晶シリコン
膜６ａの表面に下部酸化珪素膜７ａを形成する。続い
て、ＣＶＤ法を用いて下部酸化珪素膜７ａの上に下部窒
化珪素膜７ｂを堆積した後、９５０℃程度のウエット酸
化によって下部窒化珪素膜７ｂの表面に上部酸化珪素膜
７ｃを形成し、さらにＣＶＤ法を用いて上部酸化珪素膜
７ｃの上に上部窒化珪素膜７ｄを堆積する。
まず、半導体基板１を窒素と酸素の混合ガス雰囲気中、
９５０℃程度で熱処理することにより、多結晶シリコン
膜６ａの表面に下部酸化珪素膜７ａを形成する。続い
て、ＣＶＤ法を用いて下部酸化珪素膜７ａの上に下部窒
化珪素膜７ｂを堆積した後、９５０℃程度のウエット酸
化によって下部窒化珪素膜７ｂの表面に上部酸化珪素膜
７ｃを形成し、さらにＣＶＤ法を用いて上部酸化珪素膜
７ｃの上に上部窒化珪素膜７ｄを堆積する。
【００３４】次に、図５に示すように、周辺回路のｎチ
ャネル形ＭＩＳＦＥＴ形成領域およびｐチャネル形ＭＩ
ＳＦＥＴ形成領域の多結晶シリコン膜６ａ、第二ゲート
絶縁膜７をフォトレジストをマスクにしたエッチングに
よって除去した後、半導体基板１の表面をフッ酸水溶液
でエッチングすることにより、周辺回路のｎチャネル形
ＭＩＳＦＥＴ形成領域およびｐチャネル形ＭＩＳＦＥＴ
形成領域の半導体基板１の表面を露出させる。
ャネル形ＭＩＳＦＥＴ形成領域およびｐチャネル形ＭＩ
ＳＦＥＴ形成領域の多結晶シリコン膜６ａ、第二ゲート
絶縁膜７をフォトレジストをマスクにしたエッチングに
よって除去した後、半導体基板１の表面をフッ酸水溶液
でエッチングすることにより、周辺回路のｎチャネル形
ＭＩＳＦＥＴ形成領域およびｐチャネル形ＭＩＳＦＥＴ
形成領域の半導体基板１の表面を露出させる。
【００３５】このとき、第二ゲート絶縁膜７の最上層
は、フッ酸水溶液ではほとんどエッチングされない上部
窒化珪素膜７ｄで構成されているので、その下の上部酸
化珪素膜７ｃがエッチングされることはない。
は、フッ酸水溶液ではほとんどエッチングされない上部
窒化珪素膜７ｄで構成されているので、その下の上部酸
化珪素膜７ｃがエッチングされることはない。
【００３６】次に、図６に示すように、８５０℃程度の
ウエット酸化によって周辺回路のｎチャネル形ＭＩＳＦ
ＥＴ形成領域およびｐチャネル形ＭＩＳＦＥＴ形成領域
の半導体基板１の表面に膜厚２０ｎｍ程度の酸化珪素か
らなるゲート絶縁膜１５を形成する。このとき、第二ゲ
ート絶縁膜７の上部窒化珪素膜７ｄも僅かに酸化され、
その表面に薄い酸化珪素膜（図示せず）が形成されるた
め、第二ゲート絶縁膜７は、実質的に下部酸化珪素膜７
ａ、下部窒化珪素膜７ｂ、上部酸化珪素膜７ｃ、上部窒
化珪素膜７ｄおよびその表面の酸化珪素膜の五層膜とな
る。
ウエット酸化によって周辺回路のｎチャネル形ＭＩＳＦ
ＥＴ形成領域およびｐチャネル形ＭＩＳＦＥＴ形成領域
の半導体基板１の表面に膜厚２０ｎｍ程度の酸化珪素か
らなるゲート絶縁膜１５を形成する。このとき、第二ゲ
ート絶縁膜７の上部窒化珪素膜７ｄも僅かに酸化され、
その表面に薄い酸化珪素膜（図示せず）が形成されるた
め、第二ゲート絶縁膜７は、実質的に下部酸化珪素膜７
ａ、下部窒化珪素膜７ｂ、上部酸化珪素膜７ｃ、上部窒
化珪素膜７ｄおよびその表面の酸化珪素膜の五層膜とな
る。
【００３７】なお、上記ゲート絶縁膜１５の形成に先立
って、またはその後、周辺回路のｎチャネル形ＭＩＳＦ
ＥＴ形成領域およびｐチャネル形ＭＩＳＦＥＴ形成領域
の半導体基板１にＢＦ2 イオンを６０ｋｅＶで２×１０
12／cm2 程度注入することによりチャネルドープ層（図
示せず）を形成する。
って、またはその後、周辺回路のｎチャネル形ＭＩＳＦ
ＥＴ形成領域およびｐチャネル形ＭＩＳＦＥＴ形成領域
の半導体基板１にＢＦ2 イオンを６０ｋｅＶで２×１０
12／cm2 程度注入することによりチャネルドープ層（図
示せず）を形成する。
【００３８】次に、図７に示すように、ＣＶＤ法を用い
て半導体基板１の上に多結晶シリコン膜８ａおよびタン
グステンシリサイド膜８ｂを順次堆積する。この多結晶
シリコン膜８ａには、堆積時に２×１０20／cm2 のリン
を同時にドープして低抵抗化する。
て半導体基板１の上に多結晶シリコン膜８ａおよびタン
グステンシリサイド膜８ｂを順次堆積する。この多結晶
シリコン膜８ａには、堆積時に２×１０20／cm2 のリン
を同時にドープして低抵抗化する。
【００３９】次に、図８に示すように、フォトレジスト
をマスクにしてメモリセル形成領域の多結晶シリコン膜
８ａ、タングステンシリサイド膜８ｂ、第二ゲート絶縁
膜７および多結晶シリコン膜６ａを順次エッチングして
コントロールゲート８、第二ゲート絶縁膜７、フローテ
ィングゲート６を形成する。また、フォトレジストをマ
スクにして周辺回路のｎチャネル形ＭＩＳＦＥＴ形成領
域およびｐチャネル形ＭＩＳＦＥＴ形成領域の多結晶シ
リコン膜８ａおよびタングステンシリサイド膜８ｂを順
次エッチングしてゲート電極１６を形成する。
をマスクにしてメモリセル形成領域の多結晶シリコン膜
８ａ、タングステンシリサイド膜８ｂ、第二ゲート絶縁
膜７および多結晶シリコン膜６ａを順次エッチングして
コントロールゲート８、第二ゲート絶縁膜７、フローテ
ィングゲート６を形成する。また、フォトレジストをマ
スクにして周辺回路のｎチャネル形ＭＩＳＦＥＴ形成領
域およびｐチャネル形ＭＩＳＦＥＴ形成領域の多結晶シ
リコン膜８ａおよびタングステンシリサイド膜８ｂを順
次エッチングしてゲート電極１６を形成する。
【００４０】次に、図９に示すように、半導体基板１を
酸素雰囲気中、９００℃程度で熱処理することによっ
て、メモリセル形成領域のコントロールゲート８、第二
ゲート絶縁膜７、フローティングゲート６の側壁および
上面、ならびに周辺回路のｎチャネル形ＭＩＳＦＥＴ形
成領域およびｐチャネル形ＭＩＳＦＥＴ形成領域のゲー
ト電極１６の側壁および上面に絶縁膜１０を形成する。
酸素雰囲気中、９００℃程度で熱処理することによっ
て、メモリセル形成領域のコントロールゲート８、第二
ゲート絶縁膜７、フローティングゲート６の側壁および
上面、ならびに周辺回路のｎチャネル形ＭＩＳＦＥＴ形
成領域およびｐチャネル形ＭＩＳＦＥＴ形成領域のゲー
ト電極１６の側壁および上面に絶縁膜１０を形成する。
【００４１】メモリセル形成領域の第二ゲート絶縁膜７
の最上層は、不純物が拡散し難い上部窒化珪素膜７ｄで
構成されているので、コントロールゲート８にドープさ
れたリンが上記熱処理によって上部酸化珪素膜７ｃに拡
散することはない。
の最上層は、不純物が拡散し難い上部窒化珪素膜７ｄで
構成されているので、コントロールゲート８にドープさ
れたリンが上記熱処理によって上部酸化珪素膜７ｃに拡
散することはない。
【００４２】続いて、周辺回路のｎチャネル形ＭＩＳＦ
ＥＴ形成領域およびｐチャネル形ＭＩＳＦＥＴ形成領域
の半導体基板１の上にフォトレジストを堆積し、これを
マスクにしてメモリセル形成領域の半導体基板１にヒ素
イオンを６０ｋｅＶで１×１０15／cm2 程度注入するこ
とによって、メモリセル形成領域の半導体基板１にのｎ
半導体領域４ｂを形成する。
ＥＴ形成領域およびｐチャネル形ＭＩＳＦＥＴ形成領域
の半導体基板１の上にフォトレジストを堆積し、これを
マスクにしてメモリセル形成領域の半導体基板１にヒ素
イオンを６０ｋｅＶで１×１０15／cm2 程度注入するこ
とによって、メモリセル形成領域の半導体基板１にのｎ
半導体領域４ｂを形成する。
【００４３】続いて、上記フォトレジストを除去した
後、メモリセル形成領域および周辺回路のｐチャネル形
ＭＩＳＦＥＴ形成領域の半導体基板１の上にフォトレジ
ストを堆積し、これをマスクにして周辺回路のｎチャネ
ル形ＭＩＳＦＥＴ形成領域の半導体基板１にリンイオン
を４０ｋｅＶで１×１０13／cm2 程度注入することによ
って、低不純物濃度のｎ- 半導体領域１７ｂを形成す
る。
後、メモリセル形成領域および周辺回路のｐチャネル形
ＭＩＳＦＥＴ形成領域の半導体基板１の上にフォトレジ
ストを堆積し、これをマスクにして周辺回路のｎチャネ
ル形ＭＩＳＦＥＴ形成領域の半導体基板１にリンイオン
を４０ｋｅＶで１×１０13／cm2 程度注入することによ
って、低不純物濃度のｎ- 半導体領域１７ｂを形成す
る。
【００４４】また、上記フォトレジストを除去した後、
メモリセル形成領域および周辺回路のｎチャネル形ＭＩ
ＳＦＥＴ形成領域の半導体基板１の上にフォトレジスト
を堆積し、これをマスクにして周辺回路のｐチャネル形
ＭＩＳＦＥＴ形成領域の半導体基板１にＢＦ2 イオンを
６０ｋｅＶで５×１０12／cm2 程度注入することによっ
て、低不純物濃度のｐ- 半導体領域１８ｂを形成する。
メモリセル形成領域および周辺回路のｎチャネル形ＭＩ
ＳＦＥＴ形成領域の半導体基板１の上にフォトレジスト
を堆積し、これをマスクにして周辺回路のｐチャネル形
ＭＩＳＦＥＴ形成領域の半導体基板１にＢＦ2 イオンを
６０ｋｅＶで５×１０12／cm2 程度注入することによっ
て、低不純物濃度のｐ- 半導体領域１８ｂを形成する。
【００４５】次に、図１０に示すように、ＣＶＤ法を用
いて半導体基板１の上に膜厚３００ｎｍ程度の酸化珪素
膜（図示せず）を堆積した後、この酸化珪素膜を反応性
イオンエッチングでエッチングすることによって、メモ
リセル形成領域のコントロールゲート８、第二ゲート絶
縁膜７、フローティングゲート６の側壁ならびに周辺回
路のｎチャネル形ＭＩＳＦＥＴ形成領域およびｐチャネ
ル形ＭＩＳＦＥＴ形成領域のゲート電極１６の側壁にサ
イドウォールスペーサ９を形成する。
いて半導体基板１の上に膜厚３００ｎｍ程度の酸化珪素
膜（図示せず）を堆積した後、この酸化珪素膜を反応性
イオンエッチングでエッチングすることによって、メモ
リセル形成領域のコントロールゲート８、第二ゲート絶
縁膜７、フローティングゲート６の側壁ならびに周辺回
路のｎチャネル形ＭＩＳＦＥＴ形成領域およびｐチャネ
ル形ＭＩＳＦＥＴ形成領域のゲート電極１６の側壁にサ
イドウォールスペーサ９を形成する。
【００４６】続いて、周辺回路のｐチャネル形ＭＩＳＦ
ＥＴ形成領域の半導体基板１の上にフォトレジストを堆
積し、これをマスクにしてメモリセル形成領域および周
辺回路のｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基
板１にヒ素イオンを５０ｋｅＶで５×１０15／cm2 程度
注入することによって、高不純物濃度のｎ+ 半導体領域
４ａ，１７ａを形成する。
ＥＴ形成領域の半導体基板１の上にフォトレジストを堆
積し、これをマスクにしてメモリセル形成領域および周
辺回路のｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基
板１にヒ素イオンを５０ｋｅＶで５×１０15／cm2 程度
注入することによって、高不純物濃度のｎ+ 半導体領域
４ａ，１７ａを形成する。
【００４７】また、上記フォトレジストを除去した後、
メモリセル形成領域および周辺回路のｎチャネル形ＭＩ
ＳＦＥＴ形成領域の半導体基板１の上にフォトレジスト
を堆積し、これをマスクにして周辺回路のｐチャネル形
ＭＩＳＦＥＴ形成領域の半導体基板１にＢＦ2 イオンを
６０ｋｅＶで２×１０15／cm2 程度注入することによっ
て高不純物濃度のｐ+ 半導体領域１８ａを形成する。
メモリセル形成領域および周辺回路のｎチャネル形ＭＩ
ＳＦＥＴ形成領域の半導体基板１の上にフォトレジスト
を堆積し、これをマスクにして周辺回路のｐチャネル形
ＭＩＳＦＥＴ形成領域の半導体基板１にＢＦ2 イオンを
６０ｋｅＶで２×１０15／cm2 程度注入することによっ
て高不純物濃度のｐ+ 半導体領域１８ａを形成する。
【００４８】その後、半導体基板１を窒素雰囲気中、８
００℃程度で熱処理することによって、それぞれの半導
体領域（４ａ，４ｂ，１７ａ，１７ｂ，１８ａ，１８
ｂ）を活性化する。
００℃程度で熱処理することによって、それぞれの半導
体領域（４ａ，４ｂ，１７ａ，１７ｂ，１８ａ，１８
ｂ）を活性化する。
【００４９】次に、図１１に示すように、ＣＶＤ法を用
いて半導体基板１の上に膜厚５０ｎｍ程度の酸化珪素か
らなる絶縁膜１１および膜厚３００ｎｍ程度のＢＰＳＧ
からなる層間絶縁膜１２を順次堆積した後、フォトレジ
ストをマスクにして層間絶縁膜１２、絶縁膜１１および
ゲート絶縁膜５，１５をエッチングすることによって、
半導体領域４ａ，１７ａ，１８ａのそれぞれの一方にコ
ンタクトホール１３を形成する。
いて半導体基板１の上に膜厚５０ｎｍ程度の酸化珪素か
らなる絶縁膜１１および膜厚３００ｎｍ程度のＢＰＳＧ
からなる層間絶縁膜１２を順次堆積した後、フォトレジ
ストをマスクにして層間絶縁膜１２、絶縁膜１１および
ゲート絶縁膜５，１５をエッチングすることによって、
半導体領域４ａ，１７ａ，１８ａのそれぞれの一方にコ
ンタクトホール１３を形成する。
【００５０】その後、半導体基板１を窒素雰囲気中、９
００℃程度で熱処理することによって、層間絶縁膜１２
をリフローし、平坦化する。
００℃程度で熱処理することによって、層間絶縁膜１２
をリフローし、平坦化する。
【００５１】次に、図１２に示すように、スパッタ法を
用いて層間絶縁膜１２の上にＡｌ合金膜を堆積した後、
フォトレジストをマスクにしてこのＡｌ合金膜をエッチ
ングし、データ線（ＤＬ）を形成することによって、メ
モリセルを構成するｎチャネル形ＭＩＳＦＥＴ（Ｑm)、
周辺回路を構成するｎチャネル形ＭＩＳＦＥＴ（Ｑn)お
よびｐチャネル形ＭＩＳＦＥＴ（Ｑp)が略完成する。
用いて層間絶縁膜１２の上にＡｌ合金膜を堆積した後、
フォトレジストをマスクにしてこのＡｌ合金膜をエッチ
ングし、データ線（ＤＬ）を形成することによって、メ
モリセルを構成するｎチャネル形ＭＩＳＦＥＴ（Ｑm)、
周辺回路を構成するｎチャネル形ＭＩＳＦＥＴ（Ｑn)お
よびｐチャネル形ＭＩＳＦＥＴ（Ｑp)が略完成する。
【００５２】このように、本実施例によれば、下記の効
果を得ることができる。
果を得ることができる。
【００５３】(1).メモリセルを構成するｎチャネル形Ｍ
ＩＳＦＥＴ（Ｑm)の第二ゲート絶縁膜７を下部酸化珪素
膜７ａ、下部窒化珪素膜７ｂ、上部酸化珪素膜７ｃおよ
び上部窒化珪素膜７ｄの四層膜にしたことにより、コン
トロールゲート８中のリンが上部酸化珪素膜７ｃに拡散
するのを防止することができる。これにより、第二ゲー
ト絶縁膜７の絶縁耐圧が向上し、かつリーク電流が抑制
されるので、第二ゲート絶縁膜７を薄膜化することがで
きる。
ＩＳＦＥＴ（Ｑm)の第二ゲート絶縁膜７を下部酸化珪素
膜７ａ、下部窒化珪素膜７ｂ、上部酸化珪素膜７ｃおよ
び上部窒化珪素膜７ｄの四層膜にしたことにより、コン
トロールゲート８中のリンが上部酸化珪素膜７ｃに拡散
するのを防止することができる。これにより、第二ゲー
ト絶縁膜７の絶縁耐圧が向上し、かつリーク電流が抑制
されるので、第二ゲート絶縁膜７を薄膜化することがで
きる。
【００５４】(2).上記(1) により、メモリセルの書込
み、消去、読出しを高速化することができる。
み、消去、読出しを高速化することができる。
【００５５】(3).上記(1) により、メモリセルサイズを
微細化することができる。
微細化することができる。
【００５６】(4).第二ゲート絶縁膜７の上部酸化珪素膜
７ｃの上に上部窒化珪素膜７ｄを積層したことにより、
第二ゲート絶縁膜７を形成した後、周辺ＭＩＳＦＥＴの
ゲート絶縁膜１５の形成に先立ってフッ酸水溶液による
半導体基板１の表面のエッチングを行う際に、第二ゲー
ト絶縁膜７の上部酸化珪素膜７ｃがエッチングされるこ
とがないので、メモリセルの形成プロセスと周辺回路の
形成プロセスとのコンパチビリティ（適合性）が良好に
なり、不揮発性メモリの製造歩留り、信頼性が向上す
る。
７ｃの上に上部窒化珪素膜７ｄを積層したことにより、
第二ゲート絶縁膜７を形成した後、周辺ＭＩＳＦＥＴの
ゲート絶縁膜１５の形成に先立ってフッ酸水溶液による
半導体基板１の表面のエッチングを行う際に、第二ゲー
ト絶縁膜７の上部酸化珪素膜７ｃがエッチングされるこ
とがないので、メモリセルの形成プロセスと周辺回路の
形成プロセスとのコンパチビリティ（適合性）が良好に
なり、不揮発性メモリの製造歩留り、信頼性が向上す
る。
【００５７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５８】前記実施例では、第二ゲート絶縁膜の下部
酸化珪素膜と上部酸化珪素膜との間に窒化珪素膜を設け
たが、この窒化珪素膜に代えて酸化タンタル膜など、他
の高誘電膜を設けてもよい。
酸化珪素膜と上部酸化珪素膜との間に窒化珪素膜を設け
たが、この窒化珪素膜に代えて酸化タンタル膜など、他
の高誘電膜を設けてもよい。
【００５９】また、コントロールゲートは、ポリサイド
膜に限定されるものではなく、多結晶シリコン膜で構成
してもよい。
膜に限定されるものではなく、多結晶シリコン膜で構成
してもよい。
【００６０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である不揮
発性メモリに適用した場合について説明したが、本発明
は、これに限定されるものではなく、例えばＤＲＡＭの
情報蓄積用容量素子（キャパシタ）など、一般にコンデ
ンサの絶縁膜（誘電体膜）を本発明の酸化珪素膜、高誘
電体膜、上部酸化珪素膜およびバリヤ膜からなる四層膜
で構成することにより、その絶縁耐圧を向上させ、かつ
リーク電流を抑制することができる。
てなされた発明をその背景となった利用分野である不揮
発性メモリに適用した場合について説明したが、本発明
は、これに限定されるものではなく、例えばＤＲＡＭの
情報蓄積用容量素子（キャパシタ）など、一般にコンデ
ンサの絶縁膜（誘電体膜）を本発明の酸化珪素膜、高誘
電体膜、上部酸化珪素膜およびバリヤ膜からなる四層膜
で構成することにより、その絶縁耐圧を向上させ、かつ
リーク電流を抑制することができる。
【００６１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６２】本発明によれば、一対の電極に挟まれた絶
縁膜の絶縁耐圧が向上し、かつリーク電流が抑制され
る。
縁膜の絶縁耐圧が向上し、かつリーク電流が抑制され
る。
【図１】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図３】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図４】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図５】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図６】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図７】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図８】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図９】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図１０】この半導体集積回路装置の製造方法を示す半
導体基板の要部平面図である。
導体基板の要部平面図である。
【図１１】この半導体集積回路装置の製造方法を示す半
導体基板の要部平面図である。
導体基板の要部平面図である。
【図１２】この半導体集積回路装置の製造方法を示す半
導体基板の要部平面図である。
導体基板の要部平面図である。
１ 半導体基板 ２ａ ウエル ２ｂ ウエル ３ フィールド絶縁膜 ４ａ ｎ+ 半導体領域 ４ｂ ｎ半導体領域 ５ 第一ゲート絶縁膜 ６ フローティングゲート ６ａ 多結晶シリコン膜 ７ 第二ゲート絶縁膜 ７ａ 下部酸化珪素膜 ７ｂ 下部窒化珪素膜（高誘電体膜） ７ｃ 上部酸化珪素膜 ７ｄ 上部窒化珪素膜（バリヤ膜） ８ コントロールゲート ８ａ 多結晶シリコン膜 ８ｂ タングステンシリサイド膜 ９ サイドウォールスペーサ １０ 絶縁膜 １１ 絶縁膜 １２ 層間絶縁膜 １３ コンタクトホール １４ チャネルストッパ領域 １５ ゲート絶縁膜 １６ ゲート電極 １７ａ ｎ+ 半導体領域 １７ｂ ｎ- 半導体領域 １８ａ ｐ+ 半導体領域 １８ｂ ｐ- 半導体領域 ＤＬ データ線 Ｍ メモリセル形成領域 Ｑm ｎチャネル形ＭＩＳＦＥＴ Ｑn ｎチャネル形ＭＩＳＦＥＴ Ｑp ｐチャネル形ＭＩＳＦＥＴ
フロントページの続き (56)参考文献 特開 平３−126265（ＪＰ，Ａ) 特開 平２−188969（ＪＰ，Ａ) 特開 平２−84776（ＪＰ，Ａ) 特開 昭64−35963（ＪＰ，Ａ) 特開 昭61−127177（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (6)
- 【請求項１】 メモリセルと周辺回路とを有する半導体
集積回路装置の製造方法であって、 メモリセル形成領域および周辺回路形成領域の半導体基
板にフィールド絶縁膜を形成する第１工程と、 前記半導体基板の表面をフッ酸水溶液で前洗浄した後、
前記半導体基板上に第一ゲート絶縁膜を形成する第２工
程と、 前記フィールド絶縁膜の上部および前記第一ゲート絶縁
膜の上部に第一の多結晶シリコン膜を形成する第３工程
と、 前記第一の多結晶シリコン膜の上部に第一の酸化珪素膜
を形成する第４工程と、 前記第一の酸化珪素膜の上部に高誘電体膜を形成する第
５工程と、 前記高誘電体膜の上部に第二の酸化珪素膜を形成する第
６工程と、 前記第二の酸化珪素膜の上部に窒化珪素膜を形成する第
７工程と、 前記周辺回路領域の前記窒化珪素膜、前記第二の酸化珪
素膜、前記高誘電体膜、前記第一の酸化珪素膜および前
記第一の多結晶シリコン膜を除去する第８工程と、 前記半導体基板の表面をフッ酸水溶液で前洗浄した後、
前記周辺回路形成領域の前記半導体基板上にゲート絶縁
膜を形成する第９工程と、 前記メモリセル形成領域の前記窒化珪素膜の上部および
前記周辺回路形成領域の前記ゲート絶縁膜の上部に、不
純物を含有する第二の多結晶シリコン膜を形成する第１
０工程と、 前記メモリセル形成領域の前記第二の多結晶シリコン
膜、前記窒化珪素膜、前記第二の酸化珪素膜、前記高誘
電体膜、前記第一の酸化珪素膜および前記第一の多結晶
シリコン膜を順次エッチングすることにより、フローテ
ィングゲート、第二ゲート絶縁膜およびコントロールゲ
ートを形成し、前記周辺回路形成領域の前記第二の多結
晶シリコン膜をエッチングすることにより、ゲート電極
を形成する第１１工程とを有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】 前記高誘電体膜は、窒化珪素膜または酸
化タンタル膜であることを特徴とする請求項１記載の半
導体集積回路装置の製造方法。 - 【請求項３】 二層ゲート電極構造のＭＩＳＦＥＴが形
成されたメモリセル領域と、ｎチャネル型ＭＩＳＦＥＴ
およびｐチャネル型ＭＩＳＦＥＴが形成された周辺回路
領域とを有する半導体集積回路装置の製造方法であっ
て、 メモリセル領域および周辺回路領域の半導体基板にフィ
ールド絶縁膜を形成する第１工程と、 前記メモリセル領域および前記周辺回路領域の前記半導
体基板の表面をフッ酸水溶液でエッチングした後、少な
くとも前記メモリセル領域の前記半導体基板の表面を酸
化することにより、二層ゲート電極構造のＭＩＳＦＥＴ
の第一ゲート絶縁膜を形成する第２工程と、 前記メモリセル領域および前記周辺回路領域に、不純物
がドープされた第一の多結晶シリコン膜を堆積する第３
工程と、 前記第一の多結晶シリコン膜の表面を酸化することによ
り、第一の酸化珪素膜を形成する第４工程と、 前記第一の酸化珪素の上部に第一の窒化珪素膜を堆積す
る第５工程と、 前記第一の窒化珪素膜の表面を酸化することにより、第
二の酸化珪素膜を形成する第６工程と、 前記第二の酸化珪素膜の上部に第二の窒化珪素膜を堆積
する第７工程と、 前記周辺回路領域の前記第二の窒化珪素膜、前記第二の
酸化珪素膜、前記第一の窒化珪素膜、前記第一の酸化珪
素膜および前記第一の多結晶シリコン膜をエッチングし
て除去する第８工程と、 前記周辺回路領域の前記半導体基板の表面をフッ酸水溶
液でエッチングした後、前記半導体基板の表面を酸化す
ることにより、ｎチャネル型ＭＩＳＦＥＴおよびｐチャ
ネル型ＭＩＳＦＥＴのゲート絶縁膜を形成する第９工程
と、 前記メモリセル領域および前記周辺回路領域に、多結晶
シリコン膜に不純物がドープされたポリサイド膜を堆積
する第１０工程と、 前記メモリセル領域の前記ポリサイド膜、前記第二の窒
化珪素膜、前記第二の酸化珪素膜、前記第一の窒化珪素
膜、前記第一の酸化珪素膜および前記第一の多結晶シリ
コン膜を順次エッチングすることにより、前記二層ゲー
ト電極構造のＭＩＳＦＥＴのフローティングゲート、第
二ゲート絶縁膜およびコントロールゲートを形成し、前
記周辺回路領域の前記ポリサイド膜をエッチングするこ
とにより、前記ｎチャネル型ＭＩＳＦＥＴおよび前記ｐ
チャネル型ＭＩＳＦＥＴのゲート電極を形成する第１１
工程とを有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項４】 メモリセルと周辺回路とを有する半導体
集積回路装置の製造方法であって、 半導体基板上に第一ゲート絶縁膜を形成する工程と、 前記第一ゲート絶縁膜上に第一の多結晶シリコン膜を形
成する工程と、 前記第一の多結晶シリコン膜上に第一の酸化珪素膜を形
成する工程と、 前記第一の酸化珪素膜上に高誘電体膜を形成する工程
と、 前記高誘電体膜上に第二の酸化珪素膜を形成する工程
と、 前記第二の酸化珪素膜上に窒化珪素膜を形成する工程
と、 周辺回路形成領域の前記窒化珪素膜、前記第二の酸化珪
素膜、前記高誘電体膜、前記第一の酸化珪素膜および前
記第一の多結晶シリコン膜を除去する工程と、 前記半導体基板の表面を前洗浄した後、前記周辺回路形
成領域の前記半導体基板上にゲート絶縁膜を形成する工
程と、 メモリセル形成領域の前記窒化珪素膜および前記周辺回
路形成領域の前記ゲート絶縁膜上に第二の多結晶シリコ
ン膜を形成する工程と、 前記メモリセル形成領域の前記第二の多結晶シリコン
膜、前記第二の窒化珪素膜、前記第二の酸化珪素膜、前
記高誘電体膜、前記第一の酸化珪素膜および前記第一の
多結晶シリコン膜を順次エッチングすることによって、
フローティングゲート、第二ゲート絶縁膜およびコント
ロールゲートを形成し、前記周辺回路形成領域の前記第
二の多結晶シリコン膜をエッチングすることによって、
ゲート電極を形成する工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項５】 前記高誘電体膜は、窒化珪素膜または酸
化タンタル膜であることを特徴とする請求項４記載の半
導体集積回路装置の製造方法。 - 【請求項６】 二層ゲート電極構造のＭＩＳＦＥＴが形
成されたメモリセル領域と、ｎチャネル型ＭＩＳＦＥＴ
およびｐチャネル型ＭＩＳＦＥＴが形成され た周辺回路
領域とを有する半導体集積回路装置の製造方法であっ
て、 少なくともメモリセル領域の半導体基板の表面を酸化す
ることによって、二層ゲート電極構造のＭＩＳＦＥＴの
第一ゲート絶縁膜を形成する工程と、 前記メモリセル領域と周辺回路領域とに第一の多結晶シ
リコン膜を形成する工程と、 前記第一の多結晶シリコン膜の表面を酸化することによ
って、第一の酸化珪素膜を形成する工程と、 前記第一の酸化珪素膜上に第一の窒化珪素膜を形成する
工程と、 前記第一の窒化珪素膜の表面を酸化することによって、
第二の酸化珪素膜を形成する工程と、 前記第二の酸化珪素膜上に第二の窒化珪素膜を形成する
工程と、 前記周辺回路領域の前記第二の窒化珪素膜、前記第二の
酸化珪素膜、前記第一の窒化珪素膜、前記第一の酸化珪
素膜および前記第一の多結晶シリコン膜をエッチングし
て除去する工程と、 前記周辺回路領域の前記半導体基板の表面をフッ酸水溶
液でエッチングした後、酸化することによって、ｎチャ
ネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの
ゲート絶縁膜を形成する工程と、 前記メモリセル領域と前記周辺回路領域とに、多結晶シ
リコン部に不純物がドープされたポリサイド膜を形成す
る工程と、 前記メモリセル領域の前記ポリサイド膜、前記第二の窒
化珪素膜、前記第二の酸化珪素膜、前記第一の窒化珪素
膜、前記第一の酸化珪素膜および前記第一の多結晶シリ
コン膜を順次エッチングすることによって、前記二層ゲ
ート電極構造のＭＩＳＦＥＴのフローティングゲート、
第二ゲート絶縁膜およびコントロールゲートを形成し、
前記周辺回路領域の前記ポリサイド膜をエッチングする
ことによって、前記ｎチャネル型ＭＩＳＦＥＴおよび前
記ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工
程を有することを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03104576A JP3105288B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP03104576A JP3105288B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体集積回路装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000175753A Division JP2001007230A (ja) | 2000-01-01 | 2000-06-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04334067A JPH04334067A (ja) | 1992-11-20 |
| JP3105288B2 true JP3105288B2 (ja) | 2000-10-30 |
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ID=14384266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03104576A Expired - Lifetime JP3105288B2 (ja) | 1991-05-10 | 1991-05-10 | 半導体集積回路装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3105288B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418566B1 (ko) * | 1996-06-25 | 2004-07-22 | 주식회사 하이닉스반도체 | 반도체장치의게이트전극형성방법 |
| TW468273B (en) * | 1997-04-10 | 2001-12-11 | Hitachi Ltd | Semiconductor integrated circuit device and method for manufacturing the same |
| JP4637397B2 (ja) * | 2001-04-16 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2003168749A (ja) * | 2001-12-03 | 2003-06-13 | Hitachi Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP5032145B2 (ja) * | 2006-04-14 | 2012-09-26 | 株式会社東芝 | 半導体装置 |
| US20080157181A1 (en) * | 2006-12-28 | 2008-07-03 | Hynix Semiconductor Inc. | Non-volatile memory device and fabrication method thereof |
-
1991
- 1991-05-10 JP JP03104576A patent/JP3105288B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04334067A (ja) | 1992-11-20 |
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