JP2829012B2 - 半導体不揮発性記憶装置とその製造方法 - Google Patents
半導体不揮発性記憶装置とその製造方法Info
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- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書換え可能な半導体不揮発性記憶装
置のセル構造およびその製造方法に関するものである。
置のセル構造およびその製造方法に関するものである。
従来、半導体不揮発性記憶装置としてMNOS（Metal−N
itride−Oxide−Semiconductor）型記憶装置や、MNOS型
記憶素子の第２層ゲート絶縁膜であるシリコン窒化膜表
面を熱酸化してシリコン酸化膜を形成し、ゲート電極側
からのキャリアの注入を防ぐに十分なバリア高さを持つ
第３層ゲート絶縁膜を有するMONOS（Metal−Oxide−Nit
ride−Oxide−Semiconductor）型記憶装置（例えば本出
願人等による、特開昭62−14474号）が知られている。
これらの記憶装置をマトリックス状に配列させてメモリ
ーアレイとする時は、書換え時の高電圧印加による誤動
作を避けるためアドレス用のMOSFET（Metal−Oxide−Se
miconductor Field Effect Transistor）を別途追加し
たセル構造が必要となる。この様なメモリーセルの断面
構造図を第３図に示す。
itride−Oxide−Semiconductor）型記憶装置や、MNOS型
記憶素子の第２層ゲート絶縁膜であるシリコン窒化膜表
面を熱酸化してシリコン酸化膜を形成し、ゲート電極側
からのキャリアの注入を防ぐに十分なバリア高さを持つ
第３層ゲート絶縁膜を有するMONOS（Metal−Oxide−Nit
ride−Oxide−Semiconductor）型記憶装置（例えば本出
願人等による、特開昭62−14474号）が知られている。
これらの記憶装置をマトリックス状に配列させてメモリ
ーアレイとする時は、書換え時の高電圧印加による誤動
作を避けるためアドレス用のMOSFET（Metal−Oxide−Se
miconductor Field Effect Transistor）を別途追加し
たセル構造が必要となる。この様なメモリーセルの断面
構造図を第３図に示す。
第３図に示したメモリーセルはアドレス用のMOSFET41
と不揮発性記憶装置42の２トランジスタから構成され、
ソース領域43とドレイン領域44に挾まれて不純物層45を
形成している。従って書換時の高電圧（以下Vppとい
う）がドレイン領域44に印加されるとドレイン領域44近
傍の不揮発性記憶装置42のゲート絶縁膜層46に損傷を与
え、書換え回数の制限や絶縁破壊を生じるという欠点が
あった。これらの問題点を解決したメモリーセル構造と
して本出願人等の特開昭62−14473号がある。このメモ
リーセル構造の一例を第４図（ａ）および第４図（ｂ）
に示す。
と不揮発性記憶装置42の２トランジスタから構成され、
ソース領域43とドレイン領域44に挾まれて不純物層45を
形成している。従って書換時の高電圧（以下Vppとい
う）がドレイン領域44に印加されるとドレイン領域44近
傍の不揮発性記憶装置42のゲート絶縁膜層46に損傷を与
え、書換え回数の制限や絶縁破壊を生じるという欠点が
あった。これらの問題点を解決したメモリーセル構造と
して本出願人等の特開昭62−14473号がある。このメモ
リーセル構造の一例を第４図（ａ）および第４図（ｂ）
に示す。
第４図（ａ）に示した構造のメモリーセルは、記憶作
用を有しないアドレスゲート絶縁膜層54を形成し、アド
レスゲート電極51を形成した後、記憶作用を有するメモ
リゲート絶縁膜層53を形成し、さらにメモリーゲート電
極52を形成し、さらに前記のアドレスゲート電極51およ
びメモリーゲート電極52をイオン注入のマスクとしてソ
ース・ドレイン領域55を形成している。従ってアドレス
ゲート電極51とメモリーゲート電極52はメモリーゲート
絶縁膜層53を介して一部重なるように自己整合により極
めて近接して設けられている。
用を有しないアドレスゲート絶縁膜層54を形成し、アド
レスゲート電極51を形成した後、記憶作用を有するメモ
リゲート絶縁膜層53を形成し、さらにメモリーゲート電
極52を形成し、さらに前記のアドレスゲート電極51およ
びメモリーゲート電極52をイオン注入のマスクとしてソ
ース・ドレイン領域55を形成している。従ってアドレス
ゲート電極51とメモリーゲート電極52はメモリーゲート
絶縁膜層53を介して一部重なるように自己整合により極
めて近接して設けられている。
また、第４図（ｂ）に示した構造のメモリーセルは記
憶作用を有するメモリーゲート絶縁膜層53を形成し、さ
らにメモリーゲート電極52を形成した後、アドレスゲー
ト絶縁膜層54を形成し、さらにアドレスゲート電極51を
形成し、このアドレスゲート電極51をイオン注入のマス
クとしてソース・ドレイン領域55を形成している。従っ
てメモリーゲート電極52とアドレスゲート電極51はアド
レスゲート絶縁膜層54を介して一部重なるように極めて
近接し設けられている。
憶作用を有するメモリーゲート絶縁膜層53を形成し、さ
らにメモリーゲート電極52を形成した後、アドレスゲー
ト絶縁膜層54を形成し、さらにアドレスゲート電極51を
形成し、このアドレスゲート電極51をイオン注入のマス
クとしてソース・ドレイン領域55を形成している。従っ
てメモリーゲート電極52とアドレスゲート電極51はアド
レスゲート絶縁膜層54を介して一部重なるように極めて
近接し設けられている。
以上のように第４図（ａ）および（ｂ）の構造のメモ
リーセルではアドレスゲート電極51とメモリーゲート電
極52のどちらを先に形成するかの違いはあるが、アドレ
スゲート電極51とメモリーゲート電極52が極めて近接し
て形成されているのは同じである。このため、第４図
（ａ）および（ｂ）の構造のメモリーセルではアドレス
ゲート電極51下とメモリーゲート電極52下の半導体領域
11表面の境界部に不純物層を設けていない。また、第４
図（ａ）および（ｂ）の構造のメモリーセルでは、メモ
リーゲート電極52の近傍にVppが印加されるソース・ド
レイン領域55が存在しないため、メモリーゲート絶縁膜
層53が電界集中による損傷を受けることがないという特
徴を有している。しかしながら、アドレスゲート電極51
とメモリーゲート電極52間は絶縁分離する必要上、極め
て近接されて設けられているとはいえ、必ず「すき間」
は存在し、よってアドレスゲート電極51下とメモリーゲ
ート電極52下の半導体領域11表面の境界部にはチャネル
が形成されない領域（図示せず）がわずかながら存在す
ることになる。第４図（ａ）および（ｂ）の構造のメモ
リーセルにおいて、メモリーゲート電極52にVppが印加
されても記憶された情報を変化させたくない時、すなわ
ち書込阻止を行いたい場合は例えばアドレスゲート電極
51にVpp、ソース・ドレイン領域55にもVpp、半導体領域
11にはOvを印加する。このようにすることによりメモリ
ーゲート電極52とメモリーゲート電極52下の半導体領域
11表面に形成されるチャネル領域との電位差が最小とな
り、書込は行われないのだが、アドレスゲート電極51下
とメモリーゲート電極52下の半導体領域11表面領域の境
界部に存在する空乏層により電圧降下が若干生じるた
め、メモリーゲート電極52とメモリーゲート電極52下の
チャネル領域に電位差が生じ、ごく弱い書込が行われて
しまうという欠点があり、信頼性上問題があった。この
問題点を解決するにはメモリーゲート電極52に印加され
る電圧よりもソース・ドレイン領域55に印加される電圧
を高くすればよいが、異なる電圧を発生させるための回
路が別途必要となるため好ましくない。また、メモリー
ゲード電極52下とアドレスゲート電極51下の半導体領域
11表面の境界部にソース・ドレイン領域55と同一導電型
の不純物領域を形成すればよいが、一般に行われるイオ
ン注入技術ではマスク合せのための冗長分とマスク形成
のためのプロセスを余分に必要とするため微細化が困難
であり、プロセス的にも複雑となってしまう。
リーセルではアドレスゲート電極51とメモリーゲート電
極52のどちらを先に形成するかの違いはあるが、アドレ
スゲート電極51とメモリーゲート電極52が極めて近接し
て形成されているのは同じである。このため、第４図
（ａ）および（ｂ）の構造のメモリーセルではアドレス
ゲート電極51下とメモリーゲート電極52下の半導体領域
11表面の境界部に不純物層を設けていない。また、第４
図（ａ）および（ｂ）の構造のメモリーセルでは、メモ
リーゲート電極52の近傍にVppが印加されるソース・ド
レイン領域55が存在しないため、メモリーゲート絶縁膜
層53が電界集中による損傷を受けることがないという特
徴を有している。しかしながら、アドレスゲート電極51
とメモリーゲート電極52間は絶縁分離する必要上、極め
て近接されて設けられているとはいえ、必ず「すき間」
は存在し、よってアドレスゲート電極51下とメモリーゲ
ート電極52下の半導体領域11表面の境界部にはチャネル
が形成されない領域（図示せず）がわずかながら存在す
ることになる。第４図（ａ）および（ｂ）の構造のメモ
リーセルにおいて、メモリーゲート電極52にVppが印加
されても記憶された情報を変化させたくない時、すなわ
ち書込阻止を行いたい場合は例えばアドレスゲート電極
51にVpp、ソース・ドレイン領域55にもVpp、半導体領域
11にはOvを印加する。このようにすることによりメモリ
ーゲート電極52とメモリーゲート電極52下の半導体領域
11表面に形成されるチャネル領域との電位差が最小とな
り、書込は行われないのだが、アドレスゲート電極51下
とメモリーゲート電極52下の半導体領域11表面領域の境
界部に存在する空乏層により電圧降下が若干生じるた
め、メモリーゲート電極52とメモリーゲート電極52下の
チャネル領域に電位差が生じ、ごく弱い書込が行われて
しまうという欠点があり、信頼性上問題があった。この
問題点を解決するにはメモリーゲート電極52に印加され
る電圧よりもソース・ドレイン領域55に印加される電圧
を高くすればよいが、異なる電圧を発生させるための回
路が別途必要となるため好ましくない。また、メモリー
ゲード電極52下とアドレスゲート電極51下の半導体領域
11表面の境界部にソース・ドレイン領域55と同一導電型
の不純物領域を形成すればよいが、一般に行われるイオ
ン注入技術ではマスク合せのための冗長分とマスク形成
のためのプロセスを余分に必要とするため微細化が困難
であり、プロセス的にも複雑となってしまう。
本発明はかかる欠点を除去し、微細化に適し、しかも
十分な書込阻止性能を有するメモリーセル構造とその製
造方法を提供することを目的とするものである。
十分な書込阻止性能を有するメモリーセル構造とその製
造方法を提供することを目的とするものである。
本発明は上記の目的を達成するため、次のような半導
体不揮発性記憶装置およびその製造方法を提供する。
体不揮発性記憶装置およびその製造方法を提供する。
（イ）本発明による半導体不揮発性記憶装置は、導電性
の第１の電極と、該第１の電極から絶縁されて設けた導
電性の第２の電極と、第１の電極下に設けた複数層の第
１の絶縁膜層と、第２の電極下に設けられた少くとも１
層以上で第１の絶縁膜層のどの層よりも厚い第２の絶縁
膜層と、第１および第２の電極下に第１の絶縁膜層また
は第２の絶縁膜層を介して設けた第１導電型の半導体領
域と、該半導体領域に第２の絶縁膜層を介して第２の電
極と一部重なるように設けた第２導電型のソース・ドレ
イン領域とを少なくとも有する半導体不揮発性記憶装置
において、 上記第２の電極は、上記第１の電極から少なくとも第
２導電型の不純物を含むシキケートガラス膜により絶縁
して設けられ、上記半導体領域の第１の電極下の領域と
第２の電極下の領域との境界部に、該半導体領域上の上
記シリケートガラス膜中の上記不純物の拡散によるソー
ス・ドレイン領域と同じ第２導電型の不純物領域を設け
たものである。
の第１の電極と、該第１の電極から絶縁されて設けた導
電性の第２の電極と、第１の電極下に設けた複数層の第
１の絶縁膜層と、第２の電極下に設けられた少くとも１
層以上で第１の絶縁膜層のどの層よりも厚い第２の絶縁
膜層と、第１および第２の電極下に第１の絶縁膜層また
は第２の絶縁膜層を介して設けた第１導電型の半導体領
域と、該半導体領域に第２の絶縁膜層を介して第２の電
極と一部重なるように設けた第２導電型のソース・ドレ
イン領域とを少なくとも有する半導体不揮発性記憶装置
において、 上記第２の電極は、上記第１の電極から少なくとも第
２導電型の不純物を含むシキケートガラス膜により絶縁
して設けられ、上記半導体領域の第１の電極下の領域と
第２の電極下の領域との境界部に、該半導体領域上の上
記シリケートガラス膜中の上記不純物の拡散によるソー
ス・ドレイン領域と同じ第２導電型の不純物領域を設け
たものである。
（ロ）本発明による半導体不揮発性記憶装置の製造方法
は、次の各工程を有する。
は、次の各工程を有する。
第１導電型の半導体領域を表面上に記憶作用を有しな
い１層以上のアドレスゲート絶縁膜層を形成する工程、 該アドレスゲート絶縁膜層上にアドレスゲート電極とし
て第２導電型の多結晶シリコン膜を形成する工程、 該アドレスゲート電極を酸化することにより、上記ア
ドレスゲート電極を第２導電型の不純物を含むシリケー
トガラス膜で被覆する工程、 該シリケートガラス膜中の不純物を上記半導体領域中
に拡散させて、上記アドレスゲート電極の端部に対応す
る半導体領域の表面に、第２導電型の不純物領域を形成
するとともに、記憶作用を有する複数層のメモリーゲー
ト絶縁膜層を、上記半導体領域の表面上とアドレスゲー
ト電極を被覆するシリケードガラス膜上に亘って形成す
る工程、 上記メモリーゲート絶縁膜層上にメモリーゲート電極
を形成する工程、 上記アドレスゲート電極およびメモリーゲート電極を
イオン注入のマスクとして上記半導体領域の表面に第２
導電型のソース・ドレイン領域を形成する工程。
い１層以上のアドレスゲート絶縁膜層を形成する工程、 該アドレスゲート絶縁膜層上にアドレスゲート電極とし
て第２導電型の多結晶シリコン膜を形成する工程、 該アドレスゲート電極を酸化することにより、上記ア
ドレスゲート電極を第２導電型の不純物を含むシリケー
トガラス膜で被覆する工程、 該シリケートガラス膜中の不純物を上記半導体領域中
に拡散させて、上記アドレスゲート電極の端部に対応す
る半導体領域の表面に、第２導電型の不純物領域を形成
するとともに、記憶作用を有する複数層のメモリーゲー
ト絶縁膜層を、上記半導体領域の表面上とアドレスゲー
ト電極を被覆するシリケードガラス膜上に亘って形成す
る工程、 上記メモリーゲート絶縁膜層上にメモリーゲート電極
を形成する工程、 上記アドレスゲート電極およびメモリーゲート電極を
イオン注入のマスクとして上記半導体領域の表面に第２
導電型のソース・ドレイン領域を形成する工程。
（ハ）本発明による半導体不揮発性記憶装置の他の製造
方法は、次の各工程を有する。
方法は、次の各工程を有する。
第１導電型の半導体領域の表面上に記憶作用を有する
複数層のメモリーゲート絶縁膜層を形成する工程、 該メモリゲート絶縁膜層上にメモリーゲート電極とし
て第２導電型の多結晶シリコン膜を形成する工程、 前記メモリーゲート電極を酸化することにより前記メ
モリーゲート電極を第２導電型の不純物を含むシリケー
トガラス膜で被覆する工程、 前記シリケートガラス中の不純物を前記半導体領域中
に拡散させて、前記メモリーゲート電極の端部に対応す
る前記半導体領域の表面に第２導電型の不純物領域を形
成するとともに、前記半導体領域の表面上および前記メ
モリゲート電極を被覆するシリケートガラス膜上に亘っ
て記憶作用を有しない１層以上のアドレスゲート絶縁膜
層を形成する工程、 該アドレスゲート絶縁膜層上にアドレスゲート極を形
成する工程、 該アドレスゲート電極をイオン注入のマスクとして前
記半導体領域の表面に第２導電型のソース・ドレイン領
域を形成する工程。
複数層のメモリーゲート絶縁膜層を形成する工程、 該メモリゲート絶縁膜層上にメモリーゲート電極とし
て第２導電型の多結晶シリコン膜を形成する工程、 前記メモリーゲート電極を酸化することにより前記メ
モリーゲート電極を第２導電型の不純物を含むシリケー
トガラス膜で被覆する工程、 前記シリケートガラス中の不純物を前記半導体領域中
に拡散させて、前記メモリーゲート電極の端部に対応す
る前記半導体領域の表面に第２導電型の不純物領域を形
成するとともに、前記半導体領域の表面上および前記メ
モリゲート電極を被覆するシリケートガラス膜上に亘っ
て記憶作用を有しない１層以上のアドレスゲート絶縁膜
層を形成する工程、 該アドレスゲート絶縁膜層上にアドレスゲート極を形
成する工程、 該アドレスゲート電極をイオン注入のマスクとして前
記半導体領域の表面に第２導電型のソース・ドレイン領
域を形成する工程。
以下図面を用いて本発明の実施例を説明する。第１図
（ａ）乃至（ｅ）および第２図（ａ）乃至（ｅ）は、半
導体領域としてＰ型のシリコン基板を用いた場合の本発
明による半導体不揮発性記憶装置であるメモリーセルを
得るための製造方法を示す断面図である。
（ａ）乃至（ｅ）および第２図（ａ）乃至（ｅ）は、半
導体領域としてＰ型のシリコン基板を用いた場合の本発
明による半導体不揮発性記憶装置であるメモリーセルを
得るための製造方法を示す断面図である。
まず、第１図（ｅ）を用いて本発明のメモリーセル構
造の一実施例について説明する。第１図（ｅ）の構造の
メモリーセルはメモリーゲート電極52と、このメモリー
ゲート電極52から絶縁されて設けたアドレスゲート電極
51と、メモリーゲート電極52下の記憶作用を有する複数
層のメモリーゲート絶縁膜層53と、アドレスゲート電極
51下の記憶作用を有しないアドレスゲート絶縁膜層54
と、Ｐ型のシリコン基板25と、Ｐ型シリコン基板25表面
にアドレスゲート電極51とアドレスゲート絶縁膜層54を
介して一部重なるごとく設けたＮ型のソース・ドレイン
領域55と、メモリーゲート電極52下とアドレスゲート電
極51下のＰ型のシリコン基板25の境界部にＮ型の不純物
領域18を設けた構造のメモリーセルに層間絶縁膜22を形
成し、コンタクト窓24を開孔した後、配線金属23を形成
したものである。
造の一実施例について説明する。第１図（ｅ）の構造の
メモリーセルはメモリーゲート電極52と、このメモリー
ゲート電極52から絶縁されて設けたアドレスゲート電極
51と、メモリーゲート電極52下の記憶作用を有する複数
層のメモリーゲート絶縁膜層53と、アドレスゲート電極
51下の記憶作用を有しないアドレスゲート絶縁膜層54
と、Ｐ型のシリコン基板25と、Ｐ型シリコン基板25表面
にアドレスゲート電極51とアドレスゲート絶縁膜層54を
介して一部重なるごとく設けたＮ型のソース・ドレイン
領域55と、メモリーゲート電極52下とアドレスゲート電
極51下のＰ型のシリコン基板25の境界部にＮ型の不純物
領域18を設けた構造のメモリーセルに層間絶縁膜22を形
成し、コンタクト窓24を開孔した後、配線金属23を形成
したものである。
この実施例にいおいて、メモリーゲート電極52が導電
性の第１の電極、アドレスゲート電極51が導電性の第２
の電極、メモリーゲート絶縁膜層53が第１の絶縁膜層、
アドレスゲート絶縁膜層54が第２の絶縁膜層、Ｐ型のシ
リコン基板25が第１導電型の半導体領域、Ｎ型のソース
・ドレイン領域55が第２導電型のソース・ドレイン領
域、Ｎ型の不純物領域18が第２導電型の不純物領域であ
る。
性の第１の電極、アドレスゲート電極51が導電性の第２
の電極、メモリーゲート絶縁膜層53が第１の絶縁膜層、
アドレスゲート絶縁膜層54が第２の絶縁膜層、Ｐ型のシ
リコン基板25が第１導電型の半導体領域、Ｎ型のソース
・ドレイン領域55が第２導電型のソース・ドレイン領
域、Ｎ型の不純物領域18が第２導電型の不純物領域であ
る。
この不純物領域18は、アドレスゲート電極51とメモリ
ーゲート電極52とを絶縁するシリケートガラス膜15中に
含まれる第２導電型の不純物のシリコン基板（半導体領
域）５への拡散により形成されている。
ーゲート電極52とを絶縁するシリケートガラス膜15中に
含まれる第２導電型の不純物のシリコン基板（半導体領
域）５への拡散により形成されている。
次に第１図（ｅ）に示す構造を製造するための製造方
法を第１図（ａ）乃至（ｅ）を用いて説明する。
法を第１図（ａ）乃至（ｅ）を用いて説明する。
第１図（ａ）に示すように、Ｐ型のシリコン基板25を
酸素雰囲気中で熱処理を行うことにより膜厚約35nmのア
ドレスゲート絶縁膜層54としてのゲート酸化膜20を形成
する。さらに化学気相成長（以下CVDという）法によ
り、膜厚450nm程度の多結晶シリコン膜16を形成し、例
えば不活性ガス希釈の酸素とホスフィン（PH3）の混合
雰囲気中で熱処理を行い多結晶シリコン膜16にＮ型の不
純物のリンを高濃度に導入する。さらに周知のホトエッ
チング技術により多結晶シリコン膜16をエッチングしア
ドレスゲート電極51を形成し、さらにこのアドレスゲー
ト電極51をマスクとしてゲート酸化膜20をエッチングす
る。次に第１図（ｂ）に示すように例えば700℃程度の
温度で水蒸気酸化処理することにより多結晶シリコン膜
16の表面およびシリコン基板25の表面に酸化シリコン膜
を形成するが、この時、リンを高濃度に含んだ多結晶シ
リコン膜16表面の酸化シリコン膜は、膜厚100nm程度の
Ｎ型の不純物であるリン（Ｐ）を含んだシリケートガラ
ス膜、すなわちホスホシリケートガラス（以下PSGとい
う）膜15であり、シリコン基板25表面に形成される膜厚
15nm程度の二酸化シリコン膜17に比べて５〜７倍程度膜
厚が厚くなるという特徴がある。従ってこの後シリコン
基板25表面が露出するまで例えばフッ素系のエッチング
液で二酸化シリコン膜17をエッチングしても多結晶シリ
コン膜16表面のPSG膜15は膜厚50nm程度残存する。
酸素雰囲気中で熱処理を行うことにより膜厚約35nmのア
ドレスゲート絶縁膜層54としてのゲート酸化膜20を形成
する。さらに化学気相成長（以下CVDという）法によ
り、膜厚450nm程度の多結晶シリコン膜16を形成し、例
えば不活性ガス希釈の酸素とホスフィン（PH3）の混合
雰囲気中で熱処理を行い多結晶シリコン膜16にＮ型の不
純物のリンを高濃度に導入する。さらに周知のホトエッ
チング技術により多結晶シリコン膜16をエッチングしア
ドレスゲート電極51を形成し、さらにこのアドレスゲー
ト電極51をマスクとしてゲート酸化膜20をエッチングす
る。次に第１図（ｂ）に示すように例えば700℃程度の
温度で水蒸気酸化処理することにより多結晶シリコン膜
16の表面およびシリコン基板25の表面に酸化シリコン膜
を形成するが、この時、リンを高濃度に含んだ多結晶シ
リコン膜16表面の酸化シリコン膜は、膜厚100nm程度の
Ｎ型の不純物であるリン（Ｐ）を含んだシリケートガラ
ス膜、すなわちホスホシリケートガラス（以下PSGとい
う）膜15であり、シリコン基板25表面に形成される膜厚
15nm程度の二酸化シリコン膜17に比べて５〜７倍程度膜
厚が厚くなるという特徴がある。従ってこの後シリコン
基板25表面が露出するまで例えばフッ素系のエッチング
液で二酸化シリコン膜17をエッチングしても多結晶シリ
コン膜16表面のPSG膜15は膜厚50nm程度残存する。
次に第１図（ｃ）に示すように前述したようにシリコ
ン基板25表面が露出するまで二酸化シリコン膜17および
PSG膜15をエッチングして酸素雰囲気中に例えば温度900
℃で熱処理を行うことにより、膜厚2.1nm程度の酸化シ
リコン膜12を形成し、さらにCVD法により膜厚14nm程度
の窒化シリコン膜13を形成し、さらに窒化シリコン膜13
表面を例えば温度1000℃で水蒸気酸化処理して膜厚5nm
程度のシリコン酸化膜14を形成する。この酸化シリコン
膜12と窒化シリコン膜13とシリコン酸化膜14とによりメ
モリーゲート絶縁膜層53を構成する。この時の1000℃と
いう温度により、多結晶シリコン膜16表面のPSG膜15中
に含まれるリンがシリコン基板25表面領域に拡散し、Ｎ
型の不純物領域18を形成する。さらにCVD法により膜厚4
50nm程度のポリシリコン膜19を形成する。
ン基板25表面が露出するまで二酸化シリコン膜17および
PSG膜15をエッチングして酸素雰囲気中に例えば温度900
℃で熱処理を行うことにより、膜厚2.1nm程度の酸化シ
リコン膜12を形成し、さらにCVD法により膜厚14nm程度
の窒化シリコン膜13を形成し、さらに窒化シリコン膜13
表面を例えば温度1000℃で水蒸気酸化処理して膜厚5nm
程度のシリコン酸化膜14を形成する。この酸化シリコン
膜12と窒化シリコン膜13とシリコン酸化膜14とによりメ
モリーゲート絶縁膜層53を構成する。この時の1000℃と
いう温度により、多結晶シリコン膜16表面のPSG膜15中
に含まれるリンがシリコン基板25表面領域に拡散し、Ｎ
型の不純物領域18を形成する。さらにCVD法により膜厚4
50nm程度のポリシリコン膜19を形成する。
次に第１図（ｄ）に示すように周知のホトエッチング
技術によりポリシリコン膜19をエッチングし、メモリー
ゲート電極52とする。さらにメモリーゲート電極52をマ
スクとしてシリコン酸化膜14、窒化シリコン膜13、酸化
シリコン膜12を順次エッチングする。さらにアドレスゲ
ート電極51およびメモリーゲート電極52をイオン注入の
マスクとして、周知の技術にてＮ型のソース・ドレイン
領域55を形成する。
技術によりポリシリコン膜19をエッチングし、メモリー
ゲート電極52とする。さらにメモリーゲート電極52をマ
スクとしてシリコン酸化膜14、窒化シリコン膜13、酸化
シリコン膜12を順次エッチングする。さらにアドレスゲ
ート電極51およびメモリーゲート電極52をイオン注入の
マスクとして、周知の技術にてＮ型のソース・ドレイン
領域55を形成する。
次に第１図（ｅ）に示すように例えばリンを添加した
酸化シリコン膜からなる層間絶縁膜22をCVD法で形成す
る。さらに周知のホトエッチング技術により、この層間
絶縁膜22にコンタクト窓24を開孔し、例えばシリコンを
添加したアルミニウムからなる配線金属23を形成するこ
とにより、本発明の構造のメモリーセルを得ることがで
きる。
酸化シリコン膜からなる層間絶縁膜22をCVD法で形成す
る。さらに周知のホトエッチング技術により、この層間
絶縁膜22にコンタクト窓24を開孔し、例えばシリコンを
添加したアルミニウムからなる配線金属23を形成するこ
とにより、本発明の構造のメモリーセルを得ることがで
きる。
次に第２図（ｅ）を用いて他の実施例における本発明
のメモリーセル構造の一実施例について説明する。
のメモリーセル構造の一実施例について説明する。
第２図（ｅ）の構造のメモリーセルはメモリーゲート
電極52と、このメモリーゲート電極52から絶縁されて設
けたアドレスゲート電極51と、メモリーゲート電極52下
の記憶使用を有する複数層のメモリーゲート絶縁膜層53
と、アドレスゲート電極51下の記憶作用を有しないアド
レスゲート絶縁膜層54と、Ｐ型のシリコン基板25と、こ
のＰ型のシリコン基板25を表面にアドレスゲート電極51
とアドレスゲート絶縁膜層54を介して一部重なるごとく
設けたＮ型のソース・ドレイン領域55と、メモリーゲー
ト電極52下とアドレスゲート電極51下のシリコン基板25
の境界部にＮ型の不純物領域18を設けた構造のメモリー
セルに層間絶縁膜22を形成し、コンタクト窓24を開孔し
た後配線金属23を形成したものである。
電極52と、このメモリーゲート電極52から絶縁されて設
けたアドレスゲート電極51と、メモリーゲート電極52下
の記憶使用を有する複数層のメモリーゲート絶縁膜層53
と、アドレスゲート電極51下の記憶作用を有しないアド
レスゲート絶縁膜層54と、Ｐ型のシリコン基板25と、こ
のＰ型のシリコン基板25を表面にアドレスゲート電極51
とアドレスゲート絶縁膜層54を介して一部重なるごとく
設けたＮ型のソース・ドレイン領域55と、メモリーゲー
ト電極52下とアドレスゲート電極51下のシリコン基板25
の境界部にＮ型の不純物領域18を設けた構造のメモリー
セルに層間絶縁膜22を形成し、コンタクト窓24を開孔し
た後配線金属23を形成したものである。
この実施例における不純物領域18も、第２の電極であ
るアドレスゲート電極51と第１の電極であるメモリーゲ
ート電極52とを絶縁するシリケートガラス膜15中に含ま
れる第２導電型の不純物のシリコン基板（半導体領域）
５への拡散により形成されている。
るアドレスゲート電極51と第１の電極であるメモリーゲ
ート電極52とを絶縁するシリケートガラス膜15中に含ま
れる第２導電型の不純物のシリコン基板（半導体領域）
５への拡散により形成されている。
次に第２図（ａ）乃至（ｅ）を用いて第２図（ｅ）に
示す構造を製造するための製造方法を説明する。
示す構造を製造するための製造方法を説明する。
第２図（ａ）に示すようにＰ型のシリコン基板25を酸
素雰囲気中で例えば温度900℃で熱処理を行うことによ
り、膜厚2.1mm程度の酸化シリコン膜12を形成し、さら
にCVD法により膜厚14nm程度の窒化シリコン膜13を形成
し、さらにこの窒化シリコン膜13表面を例えば温度1000
℃で水蒸気酸化処理して膜厚5nm程度のシリコン酸化膜1
4を形成する。この酸化シリコン膜12と窒化シリコン膜1
3とシリコン酸化膜14とによりメモリーゲート絶縁膜層5
3を構成する。さらにCVD法により膜厚450nm程度のポリ
シリッコン（多結晶シリコン）膜19を形成し、例えば不
活性ガス希釈の酸素とPH3の混合雰囲気中で熱処理を行
い、ポリシリコン膜19にＮ型の不純物のリンを高濃度に
導入する。さらに周知のホトエッチング技術によりポリ
シリコ膜19をエッチングしメモリーゲート電極52を形成
し、さらにこのメモリーゲート電極52をマスクとしてシ
リコン酸化膜14、窒化シリコン膜13を順次エッチング
し、必要ならば酸化シリコン膜12もエッチングする。た
だし、酸化シリコン膜12は残っていても構わない。
素雰囲気中で例えば温度900℃で熱処理を行うことによ
り、膜厚2.1mm程度の酸化シリコン膜12を形成し、さら
にCVD法により膜厚14nm程度の窒化シリコン膜13を形成
し、さらにこの窒化シリコン膜13表面を例えば温度1000
℃で水蒸気酸化処理して膜厚5nm程度のシリコン酸化膜1
4を形成する。この酸化シリコン膜12と窒化シリコン膜1
3とシリコン酸化膜14とによりメモリーゲート絶縁膜層5
3を構成する。さらにCVD法により膜厚450nm程度のポリ
シリッコン（多結晶シリコン）膜19を形成し、例えば不
活性ガス希釈の酸素とPH3の混合雰囲気中で熱処理を行
い、ポリシリコン膜19にＮ型の不純物のリンを高濃度に
導入する。さらに周知のホトエッチング技術によりポリ
シリコ膜19をエッチングしメモリーゲート電極52を形成
し、さらにこのメモリーゲート電極52をマスクとしてシ
リコン酸化膜14、窒化シリコン膜13を順次エッチング
し、必要ならば酸化シリコン膜12もエッチングする。た
だし、酸化シリコン膜12は残っていても構わない。
次に第２図（ｂ）に示すように第１図（ｂ）を用いて
説明したように、例えば700℃程度の温度で水蒸気酸化
処理することにより、ポリシリコン膜19表面に膜厚100n
m程度のPSG膜15、シリコン基板25表面に膜厚15nm程度の
二酸化シリコ膜17を形成する。
説明したように、例えば700℃程度の温度で水蒸気酸化
処理することにより、ポリシリコン膜19表面に膜厚100n
m程度のPSG膜15、シリコン基板25表面に膜厚15nm程度の
二酸化シリコ膜17を形成する。
次に第２図（ｃ）に示すように、シリコン基板25表面
が露出するまで二酸化シリコン膜17およびPSG膜15を例
えばフッ酸系のエッチング液でエッチングし、ポリシリ
コン膜19表面にPSG膜15を膜厚50nm程度残存させる。さ
らに、酸素雰囲気中で例えば温度1000℃で熱処理を行
い、膜厚35nm程度のゲート酸化膜20を形成するととも
に、PSG膜15中に含まれるリンをシリコン基板25表面に
拡散させ、Ｎ型の不純物領域18を形成する。さらにCVD
法により膜厚450nm程度の多結晶シリコン膜16を形成す
る。この場合はゲート酸化膜20がアドレスゲート絶縁膜
層54となる。すなわち、不純物領域18を形成する工程と
アドレスゲート絶縁膜層54を形成する工程とが同時進行
的に行われたが、二酸化シリコン膜17が形成された段階
で二酸化シリコン膜17をエッチングせずに更に分活性ガ
ス中で熱処理を行って不純物領域18を形成し、二酸化シ
リコン膜17をそのままアドレスゲート絶縁膜層54として
もよい。
が露出するまで二酸化シリコン膜17およびPSG膜15を例
えばフッ酸系のエッチング液でエッチングし、ポリシリ
コン膜19表面にPSG膜15を膜厚50nm程度残存させる。さ
らに、酸素雰囲気中で例えば温度1000℃で熱処理を行
い、膜厚35nm程度のゲート酸化膜20を形成するととも
に、PSG膜15中に含まれるリンをシリコン基板25表面に
拡散させ、Ｎ型の不純物領域18を形成する。さらにCVD
法により膜厚450nm程度の多結晶シリコン膜16を形成す
る。この場合はゲート酸化膜20がアドレスゲート絶縁膜
層54となる。すなわち、不純物領域18を形成する工程と
アドレスゲート絶縁膜層54を形成する工程とが同時進行
的に行われたが、二酸化シリコン膜17が形成された段階
で二酸化シリコン膜17をエッチングせずに更に分活性ガ
ス中で熱処理を行って不純物領域18を形成し、二酸化シ
リコン膜17をそのままアドレスゲート絶縁膜層54として
もよい。
次に第２図（ｄ）に示すように周知のホトエッチング
技術により多結晶シリコン膜16をエッチングし、アドレ
スゲート電極51とする。さらにアドレスゲート電極51を
マスクとしてゲート酸化膜20をエッチングする。さらに
アドレスゲート電極51をイオン注入のマスクとして周知
の技術により、Ｎ型のソース・ドレイン領域55を形成す
る。
技術により多結晶シリコン膜16をエッチングし、アドレ
スゲート電極51とする。さらにアドレスゲート電極51を
マスクとしてゲート酸化膜20をエッチングする。さらに
アドレスゲート電極51をイオン注入のマスクとして周知
の技術により、Ｎ型のソース・ドレイン領域55を形成す
る。
次に第２図（ｅ）に示すように、例えばリンを添加し
た酸化シリコン膜からなる層間絶縁膜22をCVD法で形成
する。さらに周知のホトエッチング技術により、この層
間絶縁膜22にコンタクト窓24を開孔し、例えばシリコン
を添加したアルミニウムからなる配線金属23を形成する
ことにより、本発明の構造のメモリーセルを得ることが
できる。
た酸化シリコン膜からなる層間絶縁膜22をCVD法で形成
する。さらに周知のホトエッチング技術により、この層
間絶縁膜22にコンタクト窓24を開孔し、例えばシリコン
を添加したアルミニウムからなる配線金属23を形成する
ことにより、本発明の構造のメモリーセルを得ることが
できる。
なお、上記実施例において、第１図（ａ）における多
結晶シリコン膜16へのリンの導入および第２図（ａ）に
おけるポリシリコン膜19へのリンの導入はPH3流量80ml/
min、酸素流量100ml/min、窒素流量5.9/minの混合基
体中で温度900℃で行い、リン導入後の多結晶シリコン
膜16、あるいはポリシリコン膜19の面積抵抗は20Ω／□
程度である。また、第１図（ｃ）および第２図（ｃ）に
おいてPSG膜15は膜厚50nm程度残存しているが、これは
Ｎ型の不純物層18を形成するための拡散源であることの
他にアドレスゲート電極51とメモリーゲート電極52間の
絶縁耐圧を向上させる働きも有している。
結晶シリコン膜16へのリンの導入および第２図（ａ）に
おけるポリシリコン膜19へのリンの導入はPH3流量80ml/
min、酸素流量100ml/min、窒素流量5.9/minの混合基
体中で温度900℃で行い、リン導入後の多結晶シリコン
膜16、あるいはポリシリコン膜19の面積抵抗は20Ω／□
程度である。また、第１図（ｃ）および第２図（ｃ）に
おいてPSG膜15は膜厚50nm程度残存しているが、これは
Ｎ型の不純物層18を形成するための拡散源であることの
他にアドレスゲート電極51とメモリーゲート電極52間の
絶縁耐圧を向上させる働きも有している。
第５図は、第１図（ｅ）に示した本発明の構造のメモ
リーセルと第４図（ａ）に示した従来のアドレスゲート
下とメモリーゲート下のシリコン基板表面境界領域にシ
リコン基板と逆導電型の不純物領域を持たない構造のメ
モリーセルの書込阻止性能を比較した図で、実線61で示
したものが本発明、破線62で示したものが従来例であ
る。第５図において103回書込阻止を行った場合、従来
例のメモリーセルではしきい値変化量が約1.3Vあるのに
対して本発明のメモリーセルではしきい値変化量は約0.
05Vであり、従来例と比較して大幅に信頼性が向上して
いる。
リーセルと第４図（ａ）に示した従来のアドレスゲート
下とメモリーゲート下のシリコン基板表面境界領域にシ
リコン基板と逆導電型の不純物領域を持たない構造のメ
モリーセルの書込阻止性能を比較した図で、実線61で示
したものが本発明、破線62で示したものが従来例であ
る。第５図において103回書込阻止を行った場合、従来
例のメモリーセルではしきい値変化量が約1.3Vあるのに
対して本発明のメモリーセルではしきい値変化量は約0.
05Vであり、従来例と比較して大幅に信頼性が向上して
いる。
上記実施例ではＮチャネル型について説明したが、Ｐ
チャネル型とするには半導体領域としてＮ型シリコン基
板を用いて多結晶シリコン膜あるいはポリシリコン膜に
例えばジボラン（B2H6）と酸素および窒素の混合雰囲気
中で熱処理を行うことによりボロンを多結晶シリコン膜
あるいはポリシリコン膜中に高濃度に導入すればよい。
チャネル型とするには半導体領域としてＮ型シリコン基
板を用いて多結晶シリコン膜あるいはポリシリコン膜に
例えばジボラン（B2H6）と酸素および窒素の混合雰囲気
中で熱処理を行うことによりボロンを多結晶シリコン膜
あるいはポリシリコン膜中に高濃度に導入すればよい。
なお、上記実施例では半導体領域としてシリコン基板
を用いたが、半導体領域としてはシリコン基板表面に形
成されたＰ型ウェルまたはＮ型ウェルでもよいし、ある
いは絶縁基板上に形成された島状半導体層でもよい。
を用いたが、半導体領域としてはシリコン基板表面に形
成されたＰ型ウェルまたはＮ型ウェルでもよいし、ある
いは絶縁基板上に形成された島状半導体層でもよい。
さらに上記実施例ではソース・ドレイン領域にコンタ
クト窓を設けて金属薄膜による配線を行い信号系に接続
する場合の例を示したが、信号系への接続は多結晶シリ
コン膜を用いる場合もある。また、メモリーセルをマト
リックス状に並べてアレー構成とする場合、メモリーセ
ル個々に配線をしない場合もある。したがって、メモリ
ーセル個々にコンタクト窓を設けないという場合もあ
る。
クト窓を設けて金属薄膜による配線を行い信号系に接続
する場合の例を示したが、信号系への接続は多結晶シリ
コン膜を用いる場合もある。また、メモリーセルをマト
リックス状に並べてアレー構成とする場合、メモリーセ
ル個々に配線をしない場合もある。したがって、メモリ
ーセル個々にコンタクト窓を設けないという場合もあ
る。
以上の説明で明らかなように本発明によれば不純物を
高濃度に含んだ多結晶シリコン膜あるいはポリシリコン
膜を酸化することにより得られるシリケートガラスをア
ドレスゲート電極下とメモリーゲート電極下の半導体基
板表面境界領域にソース・ドレイン領域と同一導電型の
不純物領域を形成するための拡散源、およびアドレスゲ
ート電極とメモリーゲート電極間の絶縁物として利用す
ることにより、微細化に対応でき、しかもメモリーセル
の書込阻止性能やアドレスゲートとメモリーゲート間の
絶縁耐圧を向上させることが可能となり、高信頼性のメ
モリーセル構造と製造方法を提供することができる。
高濃度に含んだ多結晶シリコン膜あるいはポリシリコン
膜を酸化することにより得られるシリケートガラスをア
ドレスゲート電極下とメモリーゲート電極下の半導体基
板表面境界領域にソース・ドレイン領域と同一導電型の
不純物領域を形成するための拡散源、およびアドレスゲ
ート電極とメモリーゲート電極間の絶縁物として利用す
ることにより、微細化に対応でき、しかもメモリーセル
の書込阻止性能やアドレスゲートとメモリーゲート間の
絶縁耐圧を向上させることが可能となり、高信頼性のメ
モリーセル構造と製造方法を提供することができる。
第１図（ａ）乃至（ｅ）および第２図（ａ）乃至（ｅ）
は本発明による半導体不揮発性記憶装置であるメモリー
セルを製造工程順に示す断面図、第３図は従来例におけ
るアドレストランジスタとメモリトランジスタ間にイオ
ン注入による第３の不純物領域を有するメモリーセルの
構造を示す断面図、第４図（ａ）および（ｂ）は従来例
におけるアドレスゲート下とメモリーゲート下の間に不
純物領域を有しないメモリーセルの構造を示す断面図、
第５図は従来例と本発明によるメモリーセルの書込阻止
特性を比較したグラフである。 15……ホスホシリケートガラス（PSG）膜 16……多結晶シリコン膜、17……二酸化シリコン膜 18……Ｎ型の不純物領域、19……ポリシリコン膜 20……ゲート酸化膜、25……シリコン基板 23……金属配線、51……アドレスゲート電極（第２の電
極） 52……メモリーゲート電極（第１の電極） 53……メモリーゲート絶縁膜層（第１の絶縁膜層） 54……アドレスゲート絶縁膜層（第２の絶縁膜層） 55……Ｎ型のソース・ドレイン領域
は本発明による半導体不揮発性記憶装置であるメモリー
セルを製造工程順に示す断面図、第３図は従来例におけ
るアドレストランジスタとメモリトランジスタ間にイオ
ン注入による第３の不純物領域を有するメモリーセルの
構造を示す断面図、第４図（ａ）および（ｂ）は従来例
におけるアドレスゲート下とメモリーゲート下の間に不
純物領域を有しないメモリーセルの構造を示す断面図、
第５図は従来例と本発明によるメモリーセルの書込阻止
特性を比較したグラフである。 15……ホスホシリケートガラス（PSG）膜 16……多結晶シリコン膜、17……二酸化シリコン膜 18……Ｎ型の不純物領域、19……ポリシリコン膜 20……ゲート酸化膜、25……シリコン基板 23……金属配線、51……アドレスゲート電極（第２の電
極） 52……メモリーゲート電極（第１の電極） 53……メモリーゲート絶縁膜層（第１の絶縁膜層） 54……アドレスゲート絶縁膜層（第２の絶縁膜層） 55……Ｎ型のソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土屋 達男 埼玉県所沢市大字下富字武野840 シチ ズン時計株式会社技術研究所内 審査官 正山 旭 (56)参考文献 特開 昭63−84167（ＪＰ，Ａ) 特表 昭60−501435（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 H01L 21/8247 H01L 27/115
Claims (3)
- 【請求項１】導電性の第１の電極と、該第１の電極から
絶縁されて設けた導電性の第２の電極と、前記第１の電
極下に設けた複数層の第１の絶縁膜層と、前記第２の電
極下に設けられた少くとも１層以上で前記第１の絶縁膜
層のどの層よりも厚い第２の絶縁膜層と、前記第１およ
び第２の電極下に前記第１の絶縁膜層または第２の絶縁
膜層を介して設けた第１導電型の半導体領域と、該半導
体領域に前記第２の絶縁膜層を介して前記第２の電極と
一部重なるように設けた第２導電型のソース・ドレイン
領域とを少なくとも有する半導体不揮発性記憶装置にお
いて、 前記第２の電極は、前記第１の電極から少なくとも前記
第２導電型の不純物を含むシリケートガラス膜により絶
縁して設けられ、 前記半導体領域の前記第１の電極下の領域と前記第２の
電極下の領域との境界部に、該半導体領域上の前記シリ
ケートガラス膜中の前記不純物の拡散による前記ソース
・ドレイン領域と同じ第２導電型の不純物領域を設けた
ことを特徴とする半導体不揮発性記憶装置。 - 【請求項２】第１導電型の半導体領域の表面上に記憶作
用を有しない１層以上のアドレスゲート絶縁膜層を形成
する工程と、 該アドレスゲート絶縁膜層上にアドレスゲート電極とし
て第２導電型の多結晶シリコン膜を形成する工程と、 該アドレスゲート電極を酸化することにより、前記アド
レスゲート電極を第２導電型の不純物を含むシリケート
ガラス膜で被覆する工程と、 該シリケートガラス膜中の不純物を前記半導体領域中に
拡散させて、前記アドレスゲート電極の端部に対応する
前記半導体領域の表面に、第２導電型の不純物領域を形
成するとともに、記憶作用を有する複数層のメモリーゲ
ート絶縁膜層を、前記半導体領域の表面上と前記アドレ
スゲート電極を被覆するシリケートガラス膜上に亘って
形成する工程と、 該メモリーゲート絶縁膜層上にメモリーゲート電極を形
成する工程と、前記アドレスゲート電極およびメモリー
ゲート電極をイオン注入のマスクとして前記半導体領域
の表面に第２導電型のソース・ドレイン領域を形成する
工程と を有することを特徴とする半導体不揮発性記憶装置の製
造方法。 - 【請求項３】第１導電型の半導体領域の表面上に記憶作
用を有する複数層のメモリーゲート絶縁膜層を形成する
工程と、 該メモリゲート絶縁膜層上にメモリーゲート電極として
第２導電型の多結晶シリコン膜を形成する工程と、 前記メモリーゲート電極を酸化することにより前記メモ
リーゲート電極を第２導電型の不純物を含むシリケート
ガラス膜で被覆する工程と、 前記シリケートガラス中の不純物を前記半導体領域中に
拡散させて、前記メモリーゲート電極の端部に対応する
前記半導体領域の表面に第２導電型の不純物領域を形成
するとともに、前記半導体領域の表面上および前記メモ
リゲート電極を被覆するシリケートガラス膜上に亘って
記憶作用を有しない１層以上のアドレスゲート絶縁膜層
の形成する工程と、 該アドレスゲート絶縁膜層上にアドレスゲート電極を形
成する工程と、 該アドレスゲート電極をイオン注入のマスクとして前記
半導体領域の表面に第２導電型のソース・ドレイン領域
を形成する工程とを 有することを特徴とする半導体不揮発性記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63335610A JP2829012B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体不揮発性記憶装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63335610A JP2829012B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体不揮発性記憶装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02180079A JPH02180079A (ja) | 1990-07-12 |
| JP2829012B2 true JP2829012B2 (ja) | 1998-11-25 |
Family
ID=18290512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63335610A Expired - Lifetime JP2829012B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体不揮発性記憶装置とその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2829012B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316709B1 (ko) | 1998-07-13 | 2001-12-12 | 윤종용 | 불휘발성 메모리 장치 제조 방법 |
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| JP4895823B2 (ja) * | 2004-12-28 | 2012-03-14 | スパンション エルエルシー | 半導体装置 |
-
1988
- 1988-12-29 JP JP63335610A patent/JP2829012B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02180079A (ja) | 1990-07-12 |
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